JPH0895800A - Ｃｐｕ制御回路 - Google Patents
Ｃｐｕ制御回路Info
- Publication number
- JPH0895800A JPH0895800A JP25629894A JP25629894A JPH0895800A JP H0895800 A JPH0895800 A JP H0895800A JP 25629894 A JP25629894 A JP 25629894A JP 25629894 A JP25629894 A JP 25629894A JP H0895800 A JPH0895800 A JP H0895800A
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- JP
- Japan
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- cpu
- processing
- access
- data
- interrupt
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- Pending
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Abstract
(57)【要約】
【目的】 割り込み処理時の外部デバイスへのアクセス
処理をＣＰＵの演算処理と並行して行わせ、処理能力を
高め、更にインストラクション・キャッシュのリプレー
ス量を低減し、データ／インストラクション待ちによる
ＣＰＵのウエイト時間を削減したＣＰＵ制御回路を提供
する。 【構成】 ＣＰＵからのアクセス要求に応じて、メモリ
素子等のハードウェア資源の制御を行うＣＰＵ制御回路
において、割り込み要求を受けた場合、ＣＰＵのアクセ
ス要求とは別にハードウェア資源へのアクセスを行うこ
とを可能とする。
処理をＣＰＵの演算処理と並行して行わせ、処理能力を
高め、更にインストラクション・キャッシュのリプレー
ス量を低減し、データ／インストラクション待ちによる
ＣＰＵのウエイト時間を削減したＣＰＵ制御回路を提供
する。 【構成】 ＣＰＵからのアクセス要求に応じて、メモリ
素子等のハードウェア資源の制御を行うＣＰＵ制御回路
において、割り込み要求を受けた場合、ＣＰＵのアクセ
ス要求とは別にハードウェア資源へのアクセスを行うこ
とを可能とする。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵ制御装置に関し、
特にプリンタ制御やスキャナ制御装置等割り込み処理を
行うＣＰＵ制御回路に関する。
特にプリンタ制御やスキャナ制御装置等割り込み処理を
行うＣＰＵ制御回路に関する。
【０００２】
【従来技術】ＲＩＳＣタイプのＣＰＵを使用し、また、
キャッシュ・メモリを使用することにより、演算速度が
著しく向上し、例えば、キャッシュにヒットした場合、
即ち、外部ハードウェア資源をアクセスすることなくキ
ャッシュからデータが供給される場合には、１命令を１
クロック・サイクルで実行することができる。
キャッシュ・メモリを使用することにより、演算速度が
著しく向上し、例えば、キャッシュにヒットした場合、
即ち、外部ハードウェア資源をアクセスすることなくキ
ャッシュからデータが供給される場合には、１命令を１
クロック・サイクルで実行することができる。
【０００３】しかしながら、キャッシュ・メモリにヒッ
トしなかった場合には、外部ハードウェア資源をアクセ
スする必要があり、一般に外部ハードウェア資源のアク
セス速度はＣＰＵの処理速度に比較して著しく低速であ
るため、キャッシュのヒット率が低いシステムではその
処理速度の大半が外部アクセスによる待ち時間であるこ
とが多い。
トしなかった場合には、外部ハードウェア資源をアクセ
スする必要があり、一般に外部ハードウェア資源のアク
セス速度はＣＰＵの処理速度に比較して著しく低速であ
るため、キャッシュのヒット率が低いシステムではその
処理速度の大半が外部アクセスによる待ち時間であるこ
とが多い。
【０００４】このため、キャッシュのヒット率を上昇さ
せることが処理速度を向上させる一手段であり、キャッ
シュメモリの容量を増加させることが最も簡単且つ直接
的な方法であるが、キャッシュメモリの容量増加はコス
トの上昇を招くという問題点があり、またＩ／Ｏデバイ
スのステータス・レジスタのように、その時点でのステ
ータスを知る必要のあるデータは、キャッシュを使用す
ることができず、キャッシュメモリの増加が必ずしも処
理速度の向上には結びつかない。例えば、割り込み要求
に対する割り込み処理などは上述したようにキャッシュ
を使用することができないものの一例であり、一般に割
り込み処理用のインストラクションがキャッシュメモリ
に記憶されていることは少なく、キャッシュメモリをリ
プレースしながら実行していくことになるので、処理自
体に時間がかかり、また割り込み処理から復帰したとき
には、インストラクション・キャッシュの内容がリプレ
ースされてしまっているためこの内容を再びリプレース
する必要があり、より一層処理速度が低下してしまうと
いう問題点がある。更に割り込み要求を発生した可能性
のある外部Ｉ／Ｏデバイスのステータス・レジスタを
『読み出し』という外部アクセスが必要となるため処理
時間が増大する。
せることが処理速度を向上させる一手段であり、キャッ
シュメモリの容量を増加させることが最も簡単且つ直接
的な方法であるが、キャッシュメモリの容量増加はコス
トの上昇を招くという問題点があり、またＩ／Ｏデバイ
スのステータス・レジスタのように、その時点でのステ
ータスを知る必要のあるデータは、キャッシュを使用す
ることができず、キャッシュメモリの増加が必ずしも処
理速度の向上には結びつかない。例えば、割り込み要求
に対する割り込み処理などは上述したようにキャッシュ
を使用することができないものの一例であり、一般に割
り込み処理用のインストラクションがキャッシュメモリ
に記憶されていることは少なく、キャッシュメモリをリ
プレースしながら実行していくことになるので、処理自
体に時間がかかり、また割り込み処理から復帰したとき
には、インストラクション・キャッシュの内容がリプレ
ースされてしまっているためこの内容を再びリプレース
する必要があり、より一層処理速度が低下してしまうと
いう問題点がある。更に割り込み要求を発生した可能性
のある外部Ｉ／Ｏデバイスのステータス・レジスタを
『読み出し』という外部アクセスが必要となるため処理
時間が増大する。
【０００５】上述したような割り込み処理において、処
理速度を高速化するものには、例えば、特開昭６３−１
２４１３７号公報によって開示されたものがあり、これ
は割り込み要因に対応して割り込み処理プログラムの先
頭番地を発生する回路を割り込み制御装置内に設けるこ
とにより、割り込み処理を短時間で行えるようにするも
のであるが、外部Ｉ／Ｏデバイスのアクセスまでを行わ
せるものでなく、依然として外部Ｉ／Ｏデバイスへのア
クセス処理は低速にならざるを得ないという問題点があ
る。
理速度を高速化するものには、例えば、特開昭６３−１
２４１３７号公報によって開示されたものがあり、これ
は割り込み要因に対応して割り込み処理プログラムの先
頭番地を発生する回路を割り込み制御装置内に設けるこ
とにより、割り込み処理を短時間で行えるようにするも
のであるが、外部Ｉ／Ｏデバイスのアクセスまでを行わ
せるものでなく、依然として外部Ｉ／Ｏデバイスへのア
クセス処理は低速にならざるを得ないという問題点があ
る。
【０００６】
【発明の目的】本発明は上述したような従来の問題点を
解決するために、割り込み処理において行わなければな
らない外部Ｉ／Ｏデバイスへのアクセス処理を通常のＣ
ＰＵの演算処理と平行して行わせることにより処理能力
を高め、更にこれを実行するためのインストラクション
を不要とすることによりインストラクション・キャッシ
ュのリプレース量を低減し、データ／インストラクショ
ン待ちによるＣＰＵのウエイト時間を削減したＣＰＵ制
御回路を提供することを目的としている。
解決するために、割り込み処理において行わなければな
らない外部Ｉ／Ｏデバイスへのアクセス処理を通常のＣ
ＰＵの演算処理と平行して行わせることにより処理能力
を高め、更にこれを実行するためのインストラクション
を不要とすることによりインストラクション・キャッシ
ュのリプレース量を低減し、データ／インストラクショ
ン待ちによるＣＰＵのウエイト時間を削減したＣＰＵ制
御回路を提供することを目的としている。
【０００７】
【発明の構成】上記目的を達成するため、本発明にかか
るＣＰＵ制御回路の第一の手段は、ＣＰＵからのアクセ
ス要求に応じて、メモリ素子等のハードウェア資源の制
御を行うＣＰＵ制御回路において、割り込み要求を受け
た場合、ＣＰＵのアクセス要求とは別にハードウェア資
源へのアクセスを行うことを可能とする。本発明にかか
るＣＰＵ制御回路の第二の手段は、上述した第一の手段
に加え、ＲＯＭに記憶されているデータによって、ハー
ドウェア資源へのアクセスの方法を決定する。本発明に
かかるＣＰＵ制御回路の第三の手段は、上述した第一の
手段に加え、揮発性記憶素子に記憶されているデータに
よって、ハードウェア資源へのアクセスの方法を決定す
る。本発明にかかるＣＰＵ制御回路の第四の手段は、上
述した第一の手段に加え、ハードウェア資源からのリー
ド・データに対して、特定のビットのみを記憶できるよ
うに構成する。
るＣＰＵ制御回路の第一の手段は、ＣＰＵからのアクセ
ス要求に応じて、メモリ素子等のハードウェア資源の制
御を行うＣＰＵ制御回路において、割り込み要求を受け
た場合、ＣＰＵのアクセス要求とは別にハードウェア資
源へのアクセスを行うことを可能とする。本発明にかか
るＣＰＵ制御回路の第二の手段は、上述した第一の手段
に加え、ＲＯＭに記憶されているデータによって、ハー
ドウェア資源へのアクセスの方法を決定する。本発明に
かかるＣＰＵ制御回路の第三の手段は、上述した第一の
手段に加え、揮発性記憶素子に記憶されているデータに
よって、ハードウェア資源へのアクセスの方法を決定す
る。本発明にかかるＣＰＵ制御回路の第四の手段は、上
述した第一の手段に加え、ハードウェア資源からのリー
ド・データに対して、特定のビットのみを記憶できるよ
うに構成する。
【０００８】
【作用】上記第一の手段により、割り込み要求を受けた
場合に、外部Ｉ／Ｏデバイスへのアクセス処理をＣＰＵ
の演算処理と並行して行わせ、ＣＰＵのウエイト時間を
削減することが可能となる。上記第二の手段により、ハ
ードウェア資源へのアクセス方法をＲＯＭに記憶されて
いるデータによって決定することにより、ハードウェア
若しくは仕様の変更に柔軟に対応することができる。上
記第三の手段により、ハードウェア資源へのアクセス方
法を揮発性記憶素子に記憶されているデータにより決定
するので、上述した第二の手段に比較して揮発性記憶素
子への書き込み処理が必要となるが、任意の時点で処理
内容を変更可能とし、柔軟性の高い装置を提供すること
ができる。上記第四の手段により、ハードウェア資源か
らのリード・データに対して、特定のビットのみを記憶
できるように構成することにより、記憶素子を有効に使
用することができ、且つＣＰＵ処理の負担を軽減した装
置を提供することができる。
場合に、外部Ｉ／Ｏデバイスへのアクセス処理をＣＰＵ
の演算処理と並行して行わせ、ＣＰＵのウエイト時間を
削減することが可能となる。上記第二の手段により、ハ
ードウェア資源へのアクセス方法をＲＯＭに記憶されて
いるデータによって決定することにより、ハードウェア
若しくは仕様の変更に柔軟に対応することができる。上
記第三の手段により、ハードウェア資源へのアクセス方
法を揮発性記憶素子に記憶されているデータにより決定
するので、上述した第二の手段に比較して揮発性記憶素
子への書き込み処理が必要となるが、任意の時点で処理
内容を変更可能とし、柔軟性の高い装置を提供すること
ができる。上記第四の手段により、ハードウェア資源か
らのリード・データに対して、特定のビットのみを記憶
できるように構成することにより、記憶素子を有効に使
用することができ、且つＣＰＵ処理の負担を軽減した装
置を提供することができる。
【０００９】
【実施例】以下、本発明を図面に示した実施例に基づい
て詳細に説明する。図１は本発明の一実施例を示すブロ
ック図である。同図において１０１はＣＰＵであり、内
部にインストラクションとデータのキャッシュ・メモリ
を備えている。１０２はＣＰＵからの外部アクセス要求
に対する制御を行っている制御ＡＳＩＣ、１０３はＣＰ
Ｕが実行するインストラクション等が記憶されたＲＯ
Ｍ、１０４はＤＲＡＭ等の揮発性記憶素子、１０５は通
信コントローラであり、これは他のマイコン装置との通
信を行うもので、外部からのデータを受け取ったり、通
信が終了した際に、コントローラの内部の状態に変化が
あった場合に割り込み信号を発生することでＣＰＵ１０
１に通知することができるように構成している。
て詳細に説明する。図１は本発明の一実施例を示すブロ
ック図である。同図において１０１はＣＰＵであり、内
部にインストラクションとデータのキャッシュ・メモリ
を備えている。１０２はＣＰＵからの外部アクセス要求
に対する制御を行っている制御ＡＳＩＣ、１０３はＣＰ
Ｕが実行するインストラクション等が記憶されたＲＯ
Ｍ、１０４はＤＲＡＭ等の揮発性記憶素子、１０５は通
信コントローラであり、これは他のマイコン装置との通
信を行うもので、外部からのデータを受け取ったり、通
信が終了した際に、コントローラの内部の状態に変化が
あった場合に割り込み信号を発生することでＣＰＵ１０
１に通知することができるように構成している。
【００１０】図２は制御ＡＳＩＣの内部のブロック構成
を示したものであって、２０１はＣＰＵ Ｉ／Ｆ ユニ
ット（ＣＰＵユニット）、２０２はローカル・バス Ｉ
／Ｆユニット（ローカル・バスユニット）、２０３はア
ービタ、２０４は内部制御ユニットである。ＣＰＵユニ
ット２０１はＣＰＵ１０１とのインターフェースであ
り、また、ローカル・バスユニット２０２はＲＯＭなど
が接続されているローカル・バスとのインターフェース
である。前記内部制御ユニット２０４は通信コントロー
ラからの割り込み要求を受け、割り込み要求受け付け可
能状態の場合に、ＲＯＭ若しくは揮発性記憶素子の割り
込み要求信号に応じた特定のアドレスからデータを読み
出し、その内容に応じてローカル・バス上のデバイスに
リード／ライトを行うようにアービタ２０３に要求を発
行し、一連の処理が終了した後、ＣＰＵに対して割り込
み要求を発行する動作を行う。尚、内部制御ユニット２
０４にはステータス・レジスタを備え、リードを行った
データの一部若しくは全部を保持できるような構成とな
っている。アービタ２０３はＣＰＵユニット２０１と内
部制御ユニット２０４からのローカル・バス使用要求を
調停し、ローカル・バスユニット２０２にアクセス要求
を発行し、またリード・データを要求源に転送する等の
動作を行うものである。
を示したものであって、２０１はＣＰＵ Ｉ／Ｆ ユニ
ット（ＣＰＵユニット）、２０２はローカル・バス Ｉ
／Ｆユニット（ローカル・バスユニット）、２０３はア
ービタ、２０４は内部制御ユニットである。ＣＰＵユニ
ット２０１はＣＰＵ１０１とのインターフェースであ
り、また、ローカル・バスユニット２０２はＲＯＭなど
が接続されているローカル・バスとのインターフェース
である。前記内部制御ユニット２０４は通信コントロー
ラからの割り込み要求を受け、割り込み要求受け付け可
能状態の場合に、ＲＯＭ若しくは揮発性記憶素子の割り
込み要求信号に応じた特定のアドレスからデータを読み
出し、その内容に応じてローカル・バス上のデバイスに
リード／ライトを行うようにアービタ２０３に要求を発
行し、一連の処理が終了した後、ＣＰＵに対して割り込
み要求を発行する動作を行う。尚、内部制御ユニット２
０４にはステータス・レジスタを備え、リードを行った
データの一部若しくは全部を保持できるような構成とな
っている。アービタ２０３はＣＰＵユニット２０１と内
部制御ユニット２０４からのローカル・バス使用要求を
調停し、ローカル・バスユニット２０２にアクセス要求
を発行し、またリード・データを要求源に転送する等の
動作を行うものである。
【００１１】図３にＲＯＭ若しくは揮発性記憶素子に記
憶される、割り込み要求信号の内容に応じて読み出され
るデータのフォーマットを示す。これらのデータは３２
ビットにて構成し、上位の２ビットによって、それがリ
ード要求のアドレスを示したものか、ライト要求のアド
レスを示しているものか或いは終了コードか、若しくは
演算内容を示すものなのかが識別できるようになってい
る。上述した終了コードを除き、６４ビットで一つの処
理内容を示すような構成を採り、リード／ライト・アド
レスの次のアドレス、即ち、３２ビット構成であるた
め、＋４バイト加算したアドレスには演算内容を示すデ
ータが記憶されている。リード要求の場合の演算内容
は、そのリード・データのうち、どのビットをどのよう
な形で記憶するかを示すようになっており、またライト
要求の場合の演算内容はライトすべきデータが示されて
いる。
憶される、割り込み要求信号の内容に応じて読み出され
るデータのフォーマットを示す。これらのデータは３２
ビットにて構成し、上位の２ビットによって、それがリ
ード要求のアドレスを示したものか、ライト要求のアド
レスを示しているものか或いは終了コードか、若しくは
演算内容を示すものなのかが識別できるようになってい
る。上述した終了コードを除き、６４ビットで一つの処
理内容を示すような構成を採り、リード／ライト・アド
レスの次のアドレス、即ち、３２ビット構成であるた
め、＋４バイト加算したアドレスには演算内容を示すデ
ータが記憶されている。リード要求の場合の演算内容
は、そのリード・データのうち、どのビットをどのよう
な形で記憶するかを示すようになっており、またライト
要求の場合の演算内容はライトすべきデータが示されて
いる。
【００１２】図４は本発明にかかるＣＰＵ制御装置のフ
ローチャートを示す図である。
ローチャートを示す図である。
【００１３】先ず、割り込み要求を受け付けると（ステ
ップ１）、その割り込みを受け付け可能か否かを判断し
（ステップ２）、可能であれば、割り込み要求に応じた
アドレスをＲＯＭ或いは揮発性記憶素子のリード・アド
レス・ポインタに代入する（ステップ３）。その後、Ｒ
ＯＭ若しくは揮発性記憶素子からの割り込み要求に応じ
たアドレスのデータをリードする（ステップ４）。ここ
で、割り込み要求に応じてとは、本実施例では通信コン
トローラ１０５から複数の割り込み要求線が制御ＡＳＩ
Ｃに入力されているので、その割り込み要求線のビット
によって、リード・アドレスを別々に設定可能となって
いるという意味である。
ップ１）、その割り込みを受け付け可能か否かを判断し
（ステップ２）、可能であれば、割り込み要求に応じた
アドレスをＲＯＭ或いは揮発性記憶素子のリード・アド
レス・ポインタに代入する（ステップ３）。その後、Ｒ
ＯＭ若しくは揮発性記憶素子からの割り込み要求に応じ
たアドレスのデータをリードする（ステップ４）。ここ
で、割り込み要求に応じてとは、本実施例では通信コン
トローラ１０５から複数の割り込み要求線が制御ＡＳＩ
Ｃに入力されているので、その割り込み要求線のビット
によって、リード・アドレスを別々に設定可能となって
いるという意味である。
【００１４】このリード・データが終了コードであれ
ば、ＣＰＵに割り込み要求を発行してスタートに戻る
（ステップ５及び６）。一方、このリード・データが終
了コードでない場合に、次段のステップにおいて、リー
ド・コードであるか否かを判定し（ステップ７）、リー
ド・コードの場合には要求アドレスからリードし（ステ
ップ８）、ＲＯＭ若しくは揮発性記憶素子のリード・ア
ドレス・ポインタを＋４にする（ステップ９）。その
後、そのアドレスから演算内容のコードを読み出し（ス
テップ１０）、その演算内容に応じた処理を実行（ステ
ップ１１）する。また、次のリード・データが終了コー
ドとなるまでは、上述したようにＲＯＭ若しくは揮発性
記憶素子のリード・アドレス・ポインタを＋４し、当該
アドレスから実行内容を順次読み出す。
ば、ＣＰＵに割り込み要求を発行してスタートに戻る
（ステップ５及び６）。一方、このリード・データが終
了コードでない場合に、次段のステップにおいて、リー
ド・コードであるか否かを判定し（ステップ７）、リー
ド・コードの場合には要求アドレスからリードし（ステ
ップ８）、ＲＯＭ若しくは揮発性記憶素子のリード・ア
ドレス・ポインタを＋４にする（ステップ９）。その
後、そのアドレスから演算内容のコードを読み出し（ス
テップ１０）、その演算内容に応じた処理を実行（ステ
ップ１１）する。また、次のリード・データが終了コー
ドとなるまでは、上述したようにＲＯＭ若しくは揮発性
記憶素子のリード・アドレス・ポインタを＋４し、当該
アドレスから実行内容を順次読み出す。
【００１５】一方、リード・データがライト・コードの
場合にはＲＯＭ若しくは揮発性記憶素子のリード・アド
レス・ポインタを＋４とし（ステップ１２）、当該アド
レスからデータを読み出すと共に、読み出したデータを
ライト・アドレスに書き込む処理を行う（ステップ１３
及び１４）。尚、本実施例ではライト・データはＲＯＭ
若しくは揮発性記憶素子に記憶されているデータのみを
前提に説明を行ったが、リードしたデータを用い、所定
の演算処理を行ったデータをライト・データとして用い
ても良い。
場合にはＲＯＭ若しくは揮発性記憶素子のリード・アド
レス・ポインタを＋４とし（ステップ１２）、当該アド
レスからデータを読み出すと共に、読み出したデータを
ライト・アドレスに書き込む処理を行う（ステップ１３
及び１４）。尚、本実施例ではライト・データはＲＯＭ
若しくは揮発性記憶素子に記憶されているデータのみを
前提に説明を行ったが、リードしたデータを用い、所定
の演算処理を行ったデータをライト・データとして用い
ても良い。
【００１６】以上説明したように、割り込み要求が発行
されても、直ちにＣＰＵに割り込み要求を発行せず、割
り込み処理に必要なデータの収集、クリア処理等のデー
タ・アクセスを行った後、ＣＰＵに割り込みを発行する
ため、ＣＰＵの処理が軽減され、またインストラクショ
ン・キャッシュのリプレース量が減少し、データ／イン
ストラクション待ちによるＣＰＵのウエイト時間を削減
し、更にデータ・アクセスをＣＰＵが内部のキャッシュ
・メモリにて実行しているときのローカル・バスの空き
時間を利用することができるので、大幅な処理時間を短
縮することが可能となる。
されても、直ちにＣＰＵに割り込み要求を発行せず、割
り込み処理に必要なデータの収集、クリア処理等のデー
タ・アクセスを行った後、ＣＰＵに割り込みを発行する
ため、ＣＰＵの処理が軽減され、またインストラクショ
ン・キャッシュのリプレース量が減少し、データ／イン
ストラクション待ちによるＣＰＵのウエイト時間を削減
し、更にデータ・アクセスをＣＰＵが内部のキャッシュ
・メモリにて実行しているときのローカル・バスの空き
時間を利用することができるので、大幅な処理時間を短
縮することが可能となる。
【００１７】
【発明の効果】上述したように、ＣＰＵからのアクセス
要求に応じてメモリ素子等のハードウェア資源の制御を
行うＣＰＵ制御回路において、割り込み要求を受けた場
合にＣＰＵのアクセス要求とは別にハードウェア資源へ
のアクセスを行うことができるので、割り込み処理にお
いて行わなければならない、外部Ｉ／Ｏデバイスへのア
クセス処理を通常のＣＰＵの演算処理と並行して行わ
せ、処理能力を高めると共に、これを実行するためのイ
ンストラクションを不要とすることで、インストラクシ
ョン・キャッシュのリプレース量を減少し、データ／イ
ンストラクション待ちによるＣＰＵのウエイト時間を削
減することができる。
要求に応じてメモリ素子等のハードウェア資源の制御を
行うＣＰＵ制御回路において、割り込み要求を受けた場
合にＣＰＵのアクセス要求とは別にハードウェア資源へ
のアクセスを行うことができるので、割り込み処理にお
いて行わなければならない、外部Ｉ／Ｏデバイスへのア
クセス処理を通常のＣＰＵの演算処理と並行して行わ
せ、処理能力を高めると共に、これを実行するためのイ
ンストラクションを不要とすることで、インストラクシ
ョン・キャッシュのリプレース量を減少し、データ／イ
ンストラクション待ちによるＣＰＵのウエイト時間を削
減することができる。
【００１８】更に、ＲＯＭに記憶されているデータによ
りハードウェア資源へのアクセスの方法を決定している
ので、様々なハードウェア若しくは仕様の変更に柔軟に
対応することができ、また揮発性記憶素子にデータを記
憶する場合においては、任意の時点で処理内容の変更が
可能となり、更に高い柔軟性を得ることが可能となる。
更に、ハードウェア資源からのリード・データに対し
て、特定のビットのみを記憶できる構成としたため、記
憶素子を有効に活用することができＣＰＵ処理の負担を
軽減する上で効果を発揮する。
りハードウェア資源へのアクセスの方法を決定している
ので、様々なハードウェア若しくは仕様の変更に柔軟に
対応することができ、また揮発性記憶素子にデータを記
憶する場合においては、任意の時点で処理内容の変更が
可能となり、更に高い柔軟性を得ることが可能となる。
更に、ハードウェア資源からのリード・データに対し
て、特定のビットのみを記憶できる構成としたため、記
憶素子を有効に活用することができＣＰＵ処理の負担を
軽減する上で効果を発揮する。
【図１】本発明の一実施例を示すブロック図。
【図２】制御ＡＳＩＣの内部のブロック構成を示した
図。
図。
【図３】ＲＯＭ、揮発性記憶素子に記憶される、割り込
み要求信号の内容に応じて読み出されるデータのフォー
マットを示す図。
み要求信号の内容に応じて読み出されるデータのフォー
マットを示す図。
【図４】本発明にかかるＣＰＵ制御装置のフローチャー
トを示す図。
トを示す図。
１０１・・・ＣＰＵ、 １０２・・・制御ＡＳＩＣ、
１０３・・・ＲＯＭ、 １０４・・・揮発性記憶素
子、１０５・・・通信コントローラ、 ２０１・・・ＣＰＵ Ｉ／Ｆ ユニット、 ２０２・・・ローカル・バス Ｉ／Ｆ ユニット、 ２０３・・・アービタ、 ２０４・・・内部制御ユニット。
１０３・・・ＲＯＭ、 １０４・・・揮発性記憶素
子、１０５・・・通信コントローラ、 ２０１・・・ＣＰＵ Ｉ／Ｆ ユニット、 ２０２・・・ローカル・バス Ｉ／Ｆ ユニット、 ２０３・・・アービタ、 ２０４・・・内部制御ユニット。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込一丁目３番６号 株式 会社リコー内
Claims (4)
- 【請求項１】 ＣＰＵからのアクセス要求に応じて、メ
モリ素子等のハードウェア資源の制御を行うＣＰＵ制御
回路において、 割り込み要求を受けた場合、ＣＰＵのアクセス要求とは
別にハードウェア資源へのアクセスを行うことを可能に
したことを特徴とするＣＰＵ制御回路。 - 【請求項２】 ＲＯＭに記憶されているデータによっ
て、ハードウェア資源へのアクセスの方法を決定したこ
とを特徴とする請求項１記載のＣＰＵ制御回路。 - 【請求項３】 揮発性記憶素子に記憶されているデータ
によって、ハードウェア資源へのアクセスの方法を決定
したことを特徴とする請求項１記載のＣＰＵ制御回路。 - 【請求項４】 ハードウェア資源からのリード・データ
に対して、特定のビットのみを記憶できるように構成し
たことを特徴とする請求項１記載のＣＰＵ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25629894A JPH0895800A (ja) | 1994-09-26 | 1994-09-26 | Ｃｐｕ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25629894A JPH0895800A (ja) | 1994-09-26 | 1994-09-26 | Ｃｐｕ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895800A true JPH0895800A (ja) | 1996-04-12 |
Family
ID=17290722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25629894A Pending JPH0895800A (ja) | 1994-09-26 | 1994-09-26 | Ｃｐｕ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895800A (ja) |
-
1994
- 1994-09-26 JP JP25629894A patent/JPH0895800A/ja active Pending
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