JP3168845B2 - ディジタル信号処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル・シグナ
ル・プロセッサ（ＤＳＰ）等の演算動作を規定するプロ
グラムを外部装置から内部のプログラムメモリにダイレ
クト・メモリ・アクセス（ＤＭＡ）転送するディジタル
信号処理装置に関する。

【０００２】

【従来の技術】画像処理装置や音源装置等で使用される
ＤＳＰは、内部に備えられたデータＲＡＭ（ランダム・
アクセス・メモリ）に外部から供給される係数データ及
び信号データを一旦格納し、内部の乗算器及びＡＬＵ
（算術論理ユニット）でこれらのデータの演算処理を実
行したのち、その演算結果をデータＲＡＭに格納し外部
に出力することにより、フィルタリング等の各種処理を
実行する。これらの演算処理を規定する演算プログラム
は、実行前にＣＰＵからＤＳＰ内部のプログラムＲＡＭ
に前もって格納される。

【０００３】

【発明が解決しようとする課題】この種のＤＳＰでは、
基本的にはプログラム実行中のプログラムＲＡＭに対す
るアクセスは不可能であるため、長いプログラムを実行
する場合、十分な容量のプログラムＲＡＭをＤＳＰの内
部に持つか、一旦、ＤＳＰの実行を強制的に停止して、
ＣＰＵから新たなプログラムを書き込む必要がある。し
かしながら、前者はハードウェアのコスト上昇を招き、
後者は非効率的でＣＰＵの負担が増す。

【０００４】この発明は、このような問題点に鑑みなさ
れたもので、小容量のプログラムメモリでも効率良く長
いプログラムを実行させることができ、ＣＰＵに負担を
かけることもないディジタル信号処理装置を提供するこ
とを目的とする。

【０００５】

【課題を解決するための手段】この発明に係るディジタ
ル信号処理装置は、外部の記憶装置に格納されたプログ
ラムのうちの一部のプログラムを格納するプログラムメ
モリと、このプログラムメモリから前記一部のプログラ
ムに含まれる各命令を順次読み出して解読する命令解読
手段と、この命令解読手段によって制御されてデータの
演算処理を実行する演算処理手段とを備えたディジタル
信号処理装置において、前記プログラムメモリに格納さ
れる演算命令を含む前記一部のプログラムの途中に、前
記外部の記憶装置に格納されたプログラムのうち前記プ
ログラムメモリに格納された一部のプログラムとは異な
る他の一部のプログラムの転送を要求するダイレクト・
メモリ・アクセス実行用のＤＭＡ命令を含ませておき、
前記命令解読手段は、前記プログラムメモリから前記一
部のプログラムの各命令を順次読み出して各部を制御す
ると共に、この一部のプログラムの実行過程で前記他の
一部のプログラムの転送を要求するＤＭＡ命令が解読さ
れた場合に、プログラム・カウンタの値を退避させたの
ち前記外部の記憶装置から前記プログラムメモリに前記
他の一部のプログラムをダイレクト・メモリ・アクセス
により転送させる制御手段を起動して、転送終了後に前
記プログラム・カウンタの値を復帰させて前記プログラ
ムメモリに転送された他の一部のプログラムの実行を開
始させることを特徴とする。

【０００６】

【作用】この発明に係るディジタル信号処理装置によれ
ば、内部のプログラムに、演算命令と共にプログラムの
ＤＭＡ命令を含ませておき、プログラムの実行過程で、
プログラムのＤＭＡ命令が解読された場合に、プログラ
ム・カウンタ値を退避させたのち、外部のＤＭＡ制御手
段等を起動して内部のプログラムメモリに新たなプログ
ラムを転送補充して、プログラム・カウンタ値を復帰さ
せたのち、プログラムを再開させるようにしているの
で、ディジタル信号処理装置が自らのプログラムで自ら
のプログラムを補充していくように動作する。このた
め、ホストＣＰＵが新たなプログラムの書き込みに全く
関与する必要がなく、ＣＰＵの負担は大幅に軽減される
と共に、容量の小さなプログラムメモリであっても、効
率良く長いプログラムの実行が可能になる。また、この
発明によれば、ＣＰＵが介在する初期セット時において
も、必要最小限度のプログラムだけを転送しておけば良
く、これによるＣＰＵの負担軽減も図れる。

【０００７】

【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。図１は、この発明の一実施例に係るゲ
ーム機器のシステム構成を示すブロック図である。この
システムは、システム・コントロール・ユニット（以
下、ＳＣＵと呼ぶ）１によって調停される３つのバス
２，３，４に、各種の機能要素を接続して構成されてい
る。バス２には、システム全体の制御を司るＣＰＵ５
と、このＣＰＵ５の作業領域を提供するワークＲＡＭ６
と、システム起動時の処理プログラムを記憶したブート
ＲＯＭ（リード・オンリー・メモリ）７とが接続されて
いる。バス３には、ゲームＲＯＭ９等のゲームソースが
接続されている。バス４には、画像プロセッサ１１と音
源プロセッサ１２とが接続されている。

【０００８】ＳＣＵ１には、バス２，３，４の切換え制
御を実行するバスコントローラ２１と、内部のメモリと
外部の回路との間でデータ、プログラム等をＤＭＡ転送
するＤＭＡコントローラ２２と、内部のメモリに格納さ
れた係数データと信号入力データとの積和演算処理を実
行するＤＳＰ２３とが設けられている。

【０００９】図２は、ＤＳＰ２３の更に詳細な構成を示
すブロック図である。このＤＳＰ２３には、図面上では
０，１，２，３の番号が付加された４つのデータＲＡＭ
３０，３１，３２，３３が備えられている。これらのデ
ータＲＡＭ３０〜３３は、４つの独立したバス３４，３
５，３６，３７からそれぞれ独立にアクセスが可能にな
っている。即ち、４つのバス３４〜３７のうち、Ｄ０バ
ス３４は、双方向バッファ３８を介してバスコントロー
ラ２１に接続されており、バスコントローラ２１を介し
て外部のバス２，３，４との間でデータのやりとりが行
えるようになっている。Ｄ１バス３５、Ｘバス３６、Ｙ
バス３７は、ＤＳＰ２３の内部の演算用バスであるが、
そのうちＤ１バス３５は、ＤＭＡコントローラ２２にも
接続されている。

【００１０】各データＲＡＭ３０〜３３のアドレス端子
には、各データＲＡＭ３０〜３３毎に設けられてＤ１バ
ス３５に共通に接続されたアドレスカウンタ（ＣＴ）４
０，４１，４２，４３からのアドレスと、Ｄ０バス３４
に接続された外部からの共通メモリアクセスに使用され
るアドレスレジスタ（ＲＡ）４４からのアドレスのいず
れか一方が、それぞれ選択回路４５，４６，４７，４８
で選択されて与えられる。また、各データＲＡＭ３０〜
３３には、Ｄ０バス３４上のデータとＤ１バス３５上の
データのうち、選択回路５０，５１，５２，５３で選択
されたいずれか一方のデータが格納される。また、各デ
ータＲＡＭ３０〜３３からは、４つのバス３４〜３７の
うち、ゲート回路５４，５５，５６，５７を介して選択
された任意のバスにデータが読み出される。

【００１１】プログラムＲＡＭ６０は、このＤＳＰ２３
の実行を規定するプログラムを記憶するメモリで、外部
の例えばワークＲＡＭ６からバス２、バスコントローラ
２１、双方向バッファ３８及びＤ０バス３４を介してＤ
ＭＡ転送されたプログラムを記憶する。プログラムＲＡ
Ｍ６０のアドレスは、プログラムカウンタ（ＰＣ）６１
によって与えられる。ＰＣ値は、初期設定時には、外部
のＣＰＵ５からＤ０バス３４及び選択回路６８を介して
ＴＯＰレジスタ６３に格納され、プログラムのＤＭＡ転
送時は、Ｄ１バス３５及び選択回路６８を介して格納さ
れ、ＤＭＡ実行に先だって選択回路６２を介してＴＯＰ
レジスタ６３に退避される。

【００１２】ＰＣ値に従ってプログラムＲＡＭ６０から
読み出された命令コードは、フェッチ回路６４でフェッ
チされ、命令デコーダ６５で解読される。命令デコーダ
６５は、この解読結果に基づいてＤＳＰ２３の各部を制
御すると共に、Ｅ，Ｖ，Ｃ，Ｓの各種フラグ６６を書き
換える。また、命令デコーダ６５は、ＤＭＡコントロー
ラ２２に対するパラメータの設定やＤＭＡの起動制御も
実行する。この場合、フェッチ回路６４にフェッチされ
たパラメータは、ゲート回路６７及びＤ１バス３５を介
してＤＭＡコントローラ２２に転送される。また、ＰＣ
値及び各種のフラグ６６は、選択回路６８を介してＴＯ
Ｐレジスタ６３及びＤ０，Ｄ１バス３４，３５から供給
されたり、書き換えられたりすると共に、ゲート回路６
９及びＤ０バス３４を介して外部に転送される。

【００１３】乗算器７１は、選択回路７２で選択され、
ＲＸレジスタ７３に格納されたＤ１バス３５上又はＸバ
ス３６上のデータと、ＲＹレジスタ７４に格納されたＹ
バス３７上のデータとを乗算する。その乗算結果は、上
位ビットがＰＨレジスタ７５、下位ビットが選択回路７
６を介してＰＬレジスタ７７に格納される。ＰＬレジス
タ７７には、Ｄ１バス３５、Ｘバス３６上のデータも選
択回路７６で選択されて格納されるようになっている。
ＡＬＵ７８は、ＰＨ，ＰＬレジスタ７５，７７に格納さ
れたデータと、ＡＣＨ，ＡＣＬレジスタ７９，８０に格
納されたデータとを加算する。その加算結果は、上位ビ
ットがＡＣＨレジスタ７９に、下位ビットが選択回路８
１を介してＡＣＬレジスタ８０に格納されると共に、シ
フトレジスタ８２及びゲート回路８３介してＤ１データ
に出力される。この構成により、積和演算等の演算処理
を実行することができる。

【００１４】次に、このシステムの動作について説明す
る。ＣＰＵ５が、先ず、ワークＲＡＭ６に格納されてい
るＤＳＰ２３の実行用のプログラムをＤＳＰ２３のプロ
グラムＲＡＭ６０に転送する。このとき、ＤＳＰ２３の
プログラムＲＡＭ６０の容量には制限があるので、プロ
グラムＲＡＭ６０が記憶可能な量だけプログラムが転送
される。次に、ＣＰＵ５は、ＤＳＰ２３のプログラムを
起動するＰＣ値をＰＣ６１に転送する。更に、実行フラ
グＥＸを１にして、プログラムを開始させる。

【００１５】ＤＳＰ２３のプログラムが起動されたら、
以後はＣＰＵ５の制御によらず、ＤＳＰ２３が独立して
以下の処理を実行する。図３は、プログラムＲＡＭ６０
に格納されたプログラムの一例を示す図、図４はそのプ
ログラムにより実行される処理の内容を示すフローチャ
ートである。

【００１６】まず、起動直後においては、データＲＡＭ
３０〜３３に係数パラメータ、演算用信号データ等のＤ
ＳＰ処理に必要なデータが全く格納されていない状態で
あるため、これらのデータをデータＲＡＭ３０〜３３に
格納する必要がある。このため、プログラムの先頭番地
“０”に、ＤＭＡＣパラメータ設定命令を配置し、続い
てＤＭＡ命令、ＤＭＡ終了確認命令を配置する。命令デ
コーダ６５は、ＤＭＡＣパラメータ設定命令を解読する
と、続くＤＭＡＣパラメータをＤ１バス３５に出力する
と共に、ＤＭＡコントローラ２２にレジスタライト信号
を出力する。ＤＭＡＣパラメータは、例えば、転送元ア
ドレス、転送先アドレス及び転送ワード数からなり、転
送元アドレスとして例えばワークＲＡＭ６の係数データ
の格納領域の先頭番地、転送ワード数として係数データ
数がＤＭＡコントローラ２２に設定され、転送先アドレ
スとしてデータＲＡＭ３０の先頭番地がアドレスカウン
タ４０に設定される。そして、命令デコーダ６５がＤＭ
Ａ命令を解読すると、ＤＭＡコントローラ２２にＤＭＡ
スタート信号が出力される。これにより、ＤＭＡコント
ローラ２２は、外部のワークＲＡＭ６から内部のデータ
ＲＡＭ３０へ係数データのＤＭＡ転送を実行する（Ｓ
１）。

【００１７】ＤＭＡが開始されると、ＴＯフラグは
“１”になり、以後、ＤＭＡコントローラ２２からＤＭ
Ａ終了信号が出力されるまで、ＴＯフラグは“１”を維
持する。続く、ＤＭＡ終了確認命令では、このＴＯフラ
グが“０”になるまで、待ち状態となる（Ｓ２）。同様
の処理により、データＲＡＭ３１に外部から演算入力デ
ータをＤＭＡ転送する（Ｓ３，Ｓ４）。

【００１８】更に、同様の処理により、データＲＡＭ３
２に外部から演算入力データをＤＭＡ転送するが（Ｓ
５）、この状態では、既にデータＲＡＭ３０，３１に係
数データ及び演算入力データがそれぞれ格納されている
ので、これらのデータ間の演算処理は実行可能である。
そこで、データＲＡＭ３２に対するＤＭＡ転送が開始さ
れたら、直ちにデータＲＡＭ３０に格納された係数デー
タと、データＲＡＭ３１に格納された演算入力データと
を、乗算器７１及びＡＬＵ７８を使用して積和演算処理
し、その演算結果をデータＲＡＭ３３に格納する処理を
実行する（Ｓ６）。この場合、図５（ａ）に示すよう
に、バス上でデータが衝突しないように、データＲＡＭ
３２へのＤＭＡ転送はＤ０バス３４を介して行い、デー
タＲＡＭ３０からの係数データの読み出しはＸバス３
６、データＲＡＭ３１からの演算入力データの読み出し
はＹバス３７をそれぞれ介して行い、データＲＡＭ３３
への演算結果の書き込みはＤ１バス３５を介して行うと
いうように、各データの転送経路をそれぞれ独立させ
る。これにより、データＲＡＭ３２へのＤＭＡ転送とデ
ータＲＡＭ３０，３１，３３による演算処理とを並列に
実行することができる。

【００１９】一連の演算処理が終了した時点で、ＤＭＡ
終了確認命令が実行される（Ｓ７）。図３に示すよう
に、ＤＭＡ終了確認時Ｔ１では、ＤＭＡ処理が終了（Ｔ
２で終了）しているケースが殆どであり、次の命令の待
ち時間は実質的に無くなる。次に、データＲＡＭ３３に
格納された演算結果を、Ｄ０バス３４を介して外部にＤ
ＭＡ転送する（Ｓ８）。この様子を図５（ｂ）に示す。
ＤＭＡ終了確認がなされたら（Ｓ９）、データＲＡＭ３
１への演算入力データのＤＭＡ転送を開始し（Ｓ１
０）、続いてデータＲＡＭ３０の係数データとデータＲ
ＡＭ３２の演算入力データとの演算処理を実行し、その
演算結果をデータＲＡＭ３３に格納する（Ｓ１１）。こ
の様子を図５（ｃ）に示す。演算処理終了後、ＤＭＡ終
了の確認がなされたら（Ｓ１２）、データＲＡＭ３３に
格納された演算結果を外部にＤＭＡ転送する（Ｓ１
３）。ＤＭＡ終了確認がなされたら（Ｓ１４）、以後、
ステップＳ５〜Ｓ１４を繰り返す。

【００２０】また、例えば、図６に示すように、データ
ＲＡＭ３３から外部へのＤＭＡ転送時に、データＲＡＭ
３０に格納された係数データとデータＲＡＭ３２に格納
された演算入力データとを演算処理し、その演算結果を
データＲＡＭ３１に格納する処理を並行させる。そし
て、データＲＡＭ３３のＤＭＡ転送が終了する時点Ｔ３
を見計らって、ＤＭＡ終了確認命令を配置させ、続いて
外部からデータＲＡＭ３３に新たな演算入力データをＤ
ＭＡ転送するようにしてもよい。このときの、データの
流れを図７に示す。演算処理の時間に比べてＤＭＡ転送
時間が十分に短い場合、図７（ｂ），（ｃ）でそれぞれ
示すデータＲＡＭ３３に対する２回のＤＭＡ転送と演算
処理とを並行させることにより、更に効率の良い処理が
可能である。この場合、次の演算処理は、データＲＡＭ
３０とデータＲＡＭ３３とで行い、その間、データＲＡ
Ｍ３１のデータを入れ替えることになる。

【００２１】なお、以上の処理では、ＤＭＡ終了を確認
する命令をプログラム中に挿入したが、特にＤＭＡ転送
と演算処理とを同時に実行させる場合、ＤＭＡに要する
時間が予め分かっていれば、ＤＭＡ開始からＤＭＡ転送
に要する時間だけ経過した時点で指していると予想され
るＰＣ値よりも後に、次のＤＭＡ転送命令や演算命令を
配置しておくことにより、ＤＭＡ終了確認命令を省くこ
ともできる。

【００２２】ところで、以上の処理を実現するために
は、各データＲＡＭ３０〜３３にアドレスを与えるアド
レスカウンタ（ＣＴ）４０〜４３の値は、ＤＳＰ２３の
内部の命令によって書換可能であり、この内部及びＤＭ
Ａコントローラ２２の双方からインクリメント可能であ
ることが必要である。このようにＤＳＰ２３とＤＭＡコ
ントローラ２２の双方からＣＴ４０〜４３の値を制御可
能であると、ＤＭＡ転送と演算処理とを並行させるとい
うシステムの性格上、ソフトウェアの記述によっては、
ＤＭＡ転送中のデータＲＡＭと、演算命令でアクセスさ
れるデータＲＡＭとの重複（オーバーヘッド）が発生す
ることがある。そこで、各データＲＡＭ３０〜３３にア
ドレスを与えるＣＴ４０〜４３のそれぞれに、そのデー
タＲＡＭがＤＭＡ転送のために選択されたことを示すＳ
ＥＬ０〜ＳＥＬ３フラグを設けると共に、図２に示した
回路に図８に示すようなオーバーヘッド防止回路を追加
することが望ましい。

【００２３】このオーバーヘッド防止回路では、ＤＭＡ
Ｃパラメータから得られるＤＡＴＡＲＡＭ選択信号と、
命令デコーダ６５からのＤＭＡ開始信号とのＡＮＤ出力
をゲート回路９０〜９３で得、各ゲート回路９０〜９３
の“１”出力でフリップフロップ回路９４〜９７をセッ
トし、ＤＭＡコントローラ２２から出力されるＤＭＡ終
了信号でフリップフロップ回路９４〜９７をリセットす
る。これにより、データＲＡＭ３０〜３３のうち、ＤＭ
Ａ実行中のデータＲＡＭに対応したフリップフロップ９
４〜９７から“１”出力が得られる。このフリップフロ
ップ９４〜９７の出力であるＳＥＬ０〜ＳＥＬ３に基づ
き、ゲート回路１００〜１０３で、命令デコーダ６５か
ら出力される各データＲＡＭ３０〜３３のアクセス信号
をゲートすれば、ＤＭＡ実行中に命令デコーダ６５から
アクセス指示されたデータＲＡＭに対応するゲート回路
１００〜１０３から“１”が出力される。これをゲート
回路１０４で検出したら、ＰＣ待機信号を出力してプロ
グラムカウンタ６１を停止させ、プログラムの実行を待
機させる。これにより、ＤＭＡ実行中のデータＲＡＭに
対応するアドレスカウンタ４０〜４３の書換も含めて、
そのデータＲＡＭに対するいかなるアクセスも不可能に
なる。この構成によれば、オーバーヘッドを意識せずに
プログラムを記述することができる。

【００２４】次に、プログラムのＤＭＡ転送について説
明する。前述したように、ＤＳＰ２３に内蔵されたプロ
グラムＲＡＭ６０に容量的な制限があると、ＤＳＰ２３
が実行すべき全てのプログラムを一度にプログラムＲＡ
Ｍ６０に格納することができない。そこで、ＤＳＰ２３
のプログラム中に、図９に示すような、プログラムＲＡ
Ｍ６０へのプログラムのＤＭＡ転送命令を記述する。こ
のプログラムのＤＭＡ命令が実行された場合の処理を図
１０に示す。

【００２５】プログラムのＤＭＡ命令が実行されると、
まず、現在のＰＣ値がＴＯＰレジスタ６３に退避される
（Ｓ２１）。即ち、このＤＭＡ命令実行時点でフェッチ
回路６４には、次のＤＭＡＣパラメータ設定命令がプリ
フェッチされているので、ＰＣ値は、ＤＭＡＣパラメー
タ設定命令の次のアドレス（図９のＮ）を指している。
ＴＯＰレジスタ６３には、このＮが格納されることにな
る。続くＤＭＡＣパラメータ設定命令によって、転送元
アドレス、転送先アドレス及び転送命令数がＤＭＡコン
トローラ２２に設定され、プログラムカウンタ６１に転
送先アドレスが設定される（Ｓ２２）。次に、設定され
た命令数が外部からＤ０バス３４を介してプログラムＲ
ＡＭ６０にＤＭＡ転送される（Ｓ２３）。例えば、転送
先アドレスを図９に示すように、ＤＭＡＣパラメータ設
定命令の次の番地Ｎに設定した場合には、ＤＭＡＣパラ
メータ設定命令の次の番地から新たな命令Ａ，Ｂ，…が
順番に格納されていくことになる。そして、設定された
数のＤＭＡ転送が終了したら、ＴＯＰレジスタ６３に退
避されていたＰＣ値をプログラムカウンタ６１にセット
する（Ｓ２４）。以後、ＤＭＡＣパラメータ設定命令の
次の命令Ａからプログラムの実行が再開されることにな
る。

【００２６】このように、ＤＳＰ２３自身のプログラム
によって、自分のプログラムをＤＭＡ転送することによ
り、プログラムＲＡＭ６０の容量に拘らず、ＣＰＵ５の
負担を全く増すことなしに、どのような長いプログラム
でも連続して実行させることができる。

【００２７】

【発明の効果】以上述べたように、この発明によれば、
内部のプログラムに、演算命令と共にプログラムのＤＭ
Ａ命令を含ませておき、プログラムの実行過程で、プロ
グラムのＤＭＡ命令が解読された場合に、プログラム・
カウンタ値を退避させたのち、外部のＤＭＡ制御手段等
を起動して内部のプログラムメモリに新たなプログラム
を転送補充して、プログラム・カウンタ値を復帰させた
のち、プログラムを再開させるようにしているので、デ
ィジタル信号処理装置が自らのプログラムで自らのプロ
グラムを補充していくように動作し、ホストＣＰＵが新
たなプログラムの書き込みに全く関与する必要がなく、
ＣＰＵの負担は大幅に軽減されると共に、容量の小さな
プログラムメモリであっても、効率良く長いプログラム
の実行が可能になるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の一実施例に係るゲーム機器のシス
テム構成を示すブロック図である。

【図２】 同システムにおけるＤＳＰの詳細ブロック図
である。

【図３】 同システムにおけるプログラムＲＡＭに格納
されるプログラムの一例を示す図である。

【図４】 同プログラムにより実行される処理の内容を
示すフローチャートである。

【図５】 同処理におけるデータの流れを説明するため
の図である。

【図６】 同システムにおけるプログラムＲＡＭに格納
されるプログラムの他の例を示す図である。

【図７】 同プログラムにより実行される処理における
データの流れを説明するための図である。

【図８】 同システムにおけるオーバーヘッド防止回路
の回路図である。

【図９】 同システムにおけるプログラムのＤＭＡ転送
命令を用いたプログラムの例を示す図である。

【図１０】 同プログラムによって実行される処理を示
すフローチャートである。

【符号の説明】

１…システム・コントロール・ユニット、２，３，４…
バス、５…ＣＰＵ、６…ワークＲＡＭ、７…ブートＲＯ
Ｍ、９…ゲームＲＯＭ、１１…画像プロセッサ、１２…
音源プロセッサ、２１…バスコントローラ、２２…ＤＭ
Ａコントローラ、２３…ディジタル・シグナル・プロセ
ッサ、３０〜３３…データＲＡＭ、３４…Ｄ０バス、３
５…Ｄ１バス、３６…Ｘバス、３７…Ｙバス、４０〜４
３…アドレスカウンタ、４４…アドレスレジスタ、６０
…プログラムＲＡＭ、６１…プログラムカウンタ、６４
フェッチ回路、６５…デコーダ、７１…乗算器、７８…
ＡＬＵ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−265932（ＪＰ，Ａ) 特開 平８−115291（ＪＰ，Ａ) 特開 平５−73475（ＪＰ，Ａ) 特開 平４−140873（ＪＰ，Ａ) 特開 昭61−239348（ＪＰ，Ａ) 特開 昭58−8338（ＪＰ，Ａ) 特開 昭63−118969（ＪＰ，Ａ) 特開 平２−143360（ＪＰ，Ａ) 米国特許5765025（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/42 G06F 13/28 G06F 15/78

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 外部の記憶装置に格納されたプログラム
   のうちの一部のプログラムを格納するプログラムメモリ
   と、 このプログラムメモリから前記一部のプログラムに含ま
   れる各命令を順次読み出して解読する命令解読手段と、 この命令解読手段によって制御されてデータの演算処理
   を実行する演算処理手段とを備えたディジタル信号処理
   装置において、 前記プログラムメモリに格納される演算命令を含む前記
   一部のプログラムの途中に、前記外部の記憶装置に格納
   されたプログラムのうち前記プログラムメモリに格納さ
   れた一部のプログラムとは異なる他の一部のプログラム
   の転送を要求するダイレクト・メモリ・アクセス実行用
   のＤＭＡ命令を含ませておき、 前記命令解読手段は、前記プログラムメモリから前記一
   部のプログラムの各命令を順次読み出して各部を制御す
   ると共に、この一部のプログラムの実行過程で前記他の
   一部のプログラムの転送を要求するＤＭＡ命令が解読さ
   れた場合に、プログラム・カウンタの値を退避させたの
   ち前記外部の記憶装置から前記プログラムメモリに前記
   他の一部のプログラムをダイレクト・メモリ・アクセス
   により転送させる制御手段を起動して、転送終了後に前
   記プログラム・カウンタの値を復帰させて前記プログラ
   ムメモリに転送された他の一部のプログラムの実行を開
   始させることを特徴とするディジタル信号処理装置。