JPS63292355A - Ｄｍａ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えば通信装置等におけるＤＭＡ（ダイレク
トメモリアクセス）転送制御方式に関する。

［従来の技術］ 従来、例えば通信装置においてＤＭＡ転送を行う場合、
マイクロプロセッサ等のＣＰＵによってＤＭＡコントロ
ーラ（ＤＭＡＣ）に各種パラメータをセットし、ＤＭＡ
の開始が指示されると、ＤＭＡＣの制御のもとに送受信
バッファとメモリとの間でＤＭＡによりデータ転送を行
っている。具体的には、例えば１ワードの通信データを
受信すると、受信部よりＤＭＡＣに受信バッファよりメ
モリへのＤＭＡデータ転送の要求が出される。これによ
りＤＭＡＣはＣＰＵにシステムバスの使用を要求し、例
えばサイクルスチール方式等により受信データをメモリ
にＤＭＡ転送する。このようなりＭＡ転送動作を繰り返
すことにより、複数ワードの通信データをメモリに転送
し、更に１フレーム長の通信データの転送が終了すると
ＣＰＵに１フレームの受信終了を通知する。ＣＰＵはこ
の１フレームの受信終了により、次の受信に備えてＤＭ
ＡＣの各パラメータの再設定を行って次のフレームの受
信に備える。

「発明が解決しようとする問題点］ 従って、ＣＰＵは１フレーム受信終了後から次のフレー
ム受信開始までの間に、少なくとも次のステップを実行
する必要がある。

ステップ１　割込み応答時のタスク切換ステップ２　次
フレーム受信用の記憶領域の確保 ステップ３　　ＤＭＡＣの内部レジスタの再設定しかし
ながら、これらのステップに要する時間はプログラム制
御故に遅くなり、特にステップ２では記憶領域自体を管
理する別タスクの介入が必要になる。これは通信システ
ムの設計を行う時、上記全ステップの所要時間に多くの
マージン時間を見込んだ設計を行わねばならぬことを意
味しており、通信システムの受信能力の制約、即ち連続
する高速フレームを確実に受信処理できる能力を制約す
るという問題かがあった。

本発明は上記従来例に鑑みなされたもので、ＤＱＡ制御
部への各種パラメータの再設定を高速に行うことができ
るとともに、各種パラメータの最設定が実行されるまで
は次のＤＭＡ転送を禁止するようにしたＤＭＡ制御方式
を提供することを目的とする。

［問題点を解決するための手段］ 上記目的を達成するために本発明のＤＭＡ転送制御方式
は以下の様な構成からなる。即ち、ＣＰＵと共通のバス
に接続されたＤＭＡ制御手段と、該ＤＭＡ制御手段への
各種パラメータを前記ＣＰＵより入力して記憶する記憶
手段と、前記各種パラメータの前記ＤＭＡ制御手段への
セットアドレスを出力するアドレス手段と、前記ＣＰＵ
の基本クロックに同期して前記各種パラメータを前記記
憶手段より前記ＤＭＡ制御手段に出力して設定する設定
手段と、前記ｃｐυによる前記記憶手段のパラメータの
更新以前に前記設定手段の動作を禁止する禁止手段とを
備える。

［作用］ 以上の構成において、ｃｐｕと共通のバスに接続された
ＤＭＡ制御手段への各種パラメータを、ＣＰＵより入力
して記憶手段に記憶する。ＤＭＡ転送開始前に、ＣＰＵ
の制御によらず、ＣＰＵの基本クロックに同期して各種
パラメータを記憶手段より読み出し、アドレス手段によ
りアドレスされたＤＭＡ制御手段のレジスタに出力して
、各種パラメータの設定を行う、ＣＰＵによるパラメー
タの更新が実行されていないときは、記憶手段よりＤＭ
Ａ制御手段へのパラメータの設定動作を禁止するように
動作する。

［実施例］ 以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。

［通信装置の説明　（第２図）］ 第２図は本実施例の通信装置の主要部の構成図である。

図中、１はプログラムメモリ２に格納された制御プログ
ラムやデータ等に従って各種論理演算や制御信号の入出
力を行い、装置全体の動作制御を行うＣＰＵで、例えば
８ビツトのマイクロプロセッサである。３は送受信デー
タを格納するメモリである。４は設定されたパラメータ
に従ってメモリ３と通信制御部（ｃｃｕ）ｓとの間でＤ
ＭＡ転送を行うＤＭＡコントローラ（ＤＭＡＣ）である
、５は通信回線１０に接続され、例えばＣＣＩＴＴ勧告
のｘ、２５レベル２の下位機能をサポートする通信制御
部（ＣＣＵ）で、この下位機能とは具体的にＨＤＬＣ（
ハイ・レベル・データ・リンク・コントロール）フレー
ムにおけるフラグ同期、タイムフィル、ゼロ挿入／削除
等の機能をいう。

６は第１図にその詳細を示す受信フレーム制御部で、後
述するようにＤＡｌｌＡＣ４への各種パラメータのセッ
トを行う、これら１〜６の各部はアドレスバス７、デー
タバス８（８ビツト）、制御線９（以下、これらをまと
めてシステムバスと呼ぶ）を介して相互に接続されてお
り、制御線９は各装置間の動作を制御するり−ド／ライ
ト線やクロック信号線あるいはバス要求信号線等の全て
の制御信号線の集合体である。

以上の構成において、ＤＭＡＣ４の制御によりシステム
バスを介してＣＣＵ３とメモリ３との間でＤＭＡ転送を
行うとともに、ＣＣＵ３は通信回線１０との間で例えば
ｘ、２１インタフエース等にて、ＨＤＬＣフレームデー
タの送受信を行う。

ＣＣＵ　５が通信回線１０から受信したデータをメモリ
３へＤＭＡ転送するとき、このＤＭＡチャネルを受信Ｄ
ＭＡチャネルという、受信ＤＭＡチャネルはＤＭＡＣ４
の内部レジスタで制御されるが、少なくとも２つのレジ
スタが必要である。１つは受信データの転送先のメモリ
アドレスを記憶している１６ビツトの受信アドレスレジ
スタ（Ｒ，ＡＤＲ）　、もう１つは受信フレームの最大
長を記憶する１６ビツトの受信バイトカウントレジスタ
（Ｒ，ＢＣＲ）である。

［受信フレーム制御部の説明　（第１図）］第１図は本
実施例の受信フレーム制御部の構成を示すブロック図で
ある。

１００は受信フレーム制御部６の制御を行うコントロー
ル回路で、制御線９を介してＣＣＵ３からの受信終了信
号を検知すると、制御線９にバス要求信号（ＢＵＳＲＱ
）を出力してバス要求を行ったり、またＣＰＵ１よりの
制御信号やデコーダ１０２よりのアドレスデコード信号
１１０を入力して、ｃｐｕｔの動作をチェックし、ＣＰ
ＵＩの動作に同期してレジスタ１０４．１０５への書き
込み信号１１１．１１２を出力する。これによりＣＰＵ
　１よりの各種パラメータが、アドレスデコード信号１
１０に対応するレジスタにセットされる。またレジスタ
１０６への書込み信号１１３は、ＤＭＡＣ４のＲＸＢＣ
Ｒの読出しタイミングに同期して出力される。尚、１０
２はアドレスデコード信号１１０を出力するデコーダで
ある。

アドレスシーケンサ１０３の出力は３ステート出力バツ
フアを介してアドレスバス７に接続されており、ＣＰｔ
１１の基本クロック１１４をシーケンスクロックとして
入力し、特定のアドレスデータ（ＤＭＡＣ４のデバイス
アドレス）をシーケンシャルにアドレスバス７に出力す
る。

１０４〜１０６はいずれも１６ビツトのレジスタで、そ
れぞれのレジスタは２個の８ビツトレジスタで構成され
、各レジスタは３ステート入出力バツフアを介してデー
タバス８に接続されている。これら６個の８ビツトレジ
スタはデコーダ１０２よりのアドレスデコード信号１１
０によって選択される。タイミングシーケンサ１０１は
基本クロック１！４とコントローラ回路１００よりの信
号１１９を入力してタイミング信号１１５〜１１８を出
力し、上記６個の８ビツトレジスタ（レジスタ１０４〜
１０６）の出力及びアドレスシーケンサ１０３よりのア
ドレスデータの出力タイミングの制御を行っている。

以上の構成により、ＣＰｔＪｌよりの各パラメータがレ
ジスタ１０４，１０５のそれぞれの８ビツトレジスタに
書き込まれ、各レジスタの８ビツトデータが、基本クロ
ック１１４の１クロツクサイクルでＤＭＡＣ４のそれぞ
れ対応する内部レジスタへ書き込まれ、あるいはＤＭＡ
Ｃ４の内部レジスタよりレジスタ１０６への読み出しが
行われることになる。

エネーブル判定部１０７はデコーダ１０２よりのアドレ
スデコード信号１１０と制御線９０制御信号及びタイミ
ングシーケンサ１０１よりのデスエネーブル信号１０９
を入力し、エネーブル信号１０Ｂを制御線９に出力して
いる。ＣＰＵＩよりレジスタ１０４への書き込みが行わ
れると、エネーブル判定部１０７はレジスタ１０４のア
ドレス信号と制御線９上の書き込み信号とをチェックし
、上位バイト（下位バイト）の書き込みが行われるとエ
ネーブル信号１０８をオフにし、次に下位バイト（上位
バイト）の書き込みが行われるとエネーブル信号１０８
をオンにする。

またタイミングシーケンサ１０１はＤＭＡＣ４への書き
込みが終了するとデスエネーブル信号１０９を出力して
、エネーブル判定部１０７のエネーブル信号１０８をオ
フにする。エネーブル信号は受信フレーム制御部のステ
ィタス信号でもあり、この信号がオフのとき、受信フレ
ーム制御部の動作は禁止されていることを示している。

［動作説明　　（第３図〜第６図）］ 第３図はプログラムメモリ２に格納されているＣＰＵＩ
のデータ受信処理の制御プログラムのフローチャートで
ある。

本プログラムは装置の電源オンによって開始され、まず
ステップＳ１で第４図のフローチャートに示す初期化処
理を行う。ステップＳ２でＣＣＵ３からの１フレームの
データ終了通知を待つ。この通知は通常、割込信号より
行われる。

一方、ＤＭＡが開始さ・れるとシステムバスのパスマス
タはＣＰＵＩよりＤＭＡＣ４に移る（ステップＳ４）。

ステップＳ４ではＣＣＵ３より受信データを入力してメ
モリ３に１バイトずつのＤＭＡデータ転送を行い、１フ
レ一ム分の受信データのデータ転送が終了するまで、Ｃ
ＣＵ３よりメモリ３へのＤＭＡデータ転送を繰り返し、
１フレ一ム分のデータ転送が終了するとそのＤＭＡ転送
を終了する。

ステップＳ５は１フレームのデータ受信終了時における
受信フレーム制御部６の動作ステップで、詳細を第５図
のフローチャートに示す、この処理フローによって、Ｄ
ＭＡＣ４のレジスタ再設定が終了し、かつステップＳ５
の再動作が禁止される。

一方、ｃｐｕｔはＤＭＡ転送が終了するとステップＳ３
で再びバスマスタとなりエネーブル信号１０８を調べる
。オフの時、その次のフレーム受信のためにレジスタ１
０４の更新を開始する。まずステップＳ６にて、メモリ
３に次フレームの受信エリアを確保する。ステップＳ７
ではメモリ３に確保した受信エリアの先頭アドレスの上
位８ビツトをレジスタ１０４の上位バイトに書き込み、
ステップＳ８で先頭アドレスの下位８ビツトをレジスタ
１０４の下位バイトに書き込む、これによりエネーブル
判定部１０７はエネーブル信号１０８をオンにするため
、次のフレーム受信終了に伴なうステップＳ５の実行が
エネーブルとなる。この後、再びステップＳ２に戻り、
ＣＣＵ３による次のフレームのデータ受信が終了すると
、前述の動作を繰り返し実行する。

またステップＳ３にてエネーブル信号がオンのときは、
ステップＳ５が実行されなかったことを意味し、ＣＰＵ
ＩはステップＳ９にてＤＭＡＣ４をデスエネーブルにし
た後、ステップＳ１０にて初期化処理を再実行し、ステ
ップＳ２に戻る。

尚、本フローチャートでは１フレームの最大データ数は
固定として、ステップＳ２以降でレジスタ１０５の受信
フレームの最大転送バイト数の書き換えを行っていない
が、１フレームの最大データ数が変動するときは、レジ
スタ１０５のデータを変更するステップをステップＳ８
以降に追加してもよいことはもちろんである。

こうすることにより、レジスタ１０４のパラメータの更
新以後にステップＳ５が行われるため、ＤＭＡＣ４への
パラメータが更新されないで次のＤＭＡ動作に入るとい
う問題がなくなる。

第４図はｃｐｕｔによる初期化処理のフローチャートで
ある。

ステップＳ２０では１フレームデータの受信エリアをメ
モリ３に確保し、ステップＳ２１でＤＭＡＣ４の受信ア
ドレスレジスタＲ，ＡＤＲに、ステップＳｈｏで確保し
たメモリエリアの先頭番地を書き込む、ステップ３２２
ではＤＭＡＣ４の受信バイトカウントレジスタＲ１１Ｂ
ＣＲに、受信フレームの最大転送バイト数を書き込む、
ステップＳ２３では次の受信フレーム用のメモリエリア
をメモリ３に確保し、ステップＳ２４でレジスタ１０４
にステップＳ２３で確保したメモリエリアの先頭番地を
書き込む０次にステップ３２５ではレジスタ１０５に受
信フレームの最大転送バイト数を書き込む、ステップ３
２６でＣＣＵ５及びＤＭＡＣ４の受信をエネーブルにし
て、初期化処理を終了する。

［受信フレーム制御部の塾作説明 （第５図、第６図）］ 第５図は受信フレーム制御部６のコントロール回路１０
０とタイミングシーケンサ１０１及びアドレスシーケン
サ１０３の連係によるＤＭＡＣ４へのパラメータセット
処理のフローチャートである。

ステップＳ３０でＣＣＵ３から１フレーム長のＤＭＡの
転送終了が検知されるとステップ３３１に進み、システ
ムバスのバスマスタになるべくバス要求信号を制御線９
に出力する。バス要求が受けつけられてバスマスタにな
るとステップ３３３に進み、タイミングシーケンサ１０
１及びアドレスシーケンサ１０３を起動する。ステップ
Ｓ３４ではレジスタ１０４の上位バイトをＤＭＡＣ４の
受信アドレスレジスタＲ，ＡＤＲの上位バイトに書き込
み、ステップＳ３５でレジスタ１０４の下位バイトをＤ
ＭＡＣ４のＲ１１ＡＤＲの下位バイトに書き込む。

次にステップＳ３６でＤＭＡＣ４のＲｘＢＣＲレジスタ
の値をレジスタ１０６の上位バイトに書き込み、ステッ
プ５３７でＲ，ＢＣＲの下位バイトをレジスタ１０６の
下位バイトに書き込む。これによりＣＰＵＩは実際の受
信バイト数（語数）を計算することができる。例えば、
第３図に示したフローチャートのステップＳ６の受信用
メモリエリアの確保処理等に利用して、次のメモリエリ
アの先頭アドレスを、前の（メモリの先頭アドレス）＋
（語数）より求めてもよい。

次にステップ３３８，３９でレジスタ１０５の上位バイ
ト及び下位バイトをＤＭＡＣ４の受信バイトカウントレ
ジスタＲ１１ＢＣＲに書き込む。

尚、これらのＤ　Ｍ　Ａ　Ｃ４’への書き込み及びＤＭ
ＡＣ４からの読み出し処理は基本クロック１１４の１ク
ロツクサイクルでシーケンシャルに実施される。

ステップ５４０ではタイミングシーケンサ１０１よりデ
スエネーブル信号１０９をエネーブル判定部１０７に出
力して、エネーブル判定部１０７のエネーブル信号１０
８をオフにし、ステップＳ４１ではタイミングシーケン
サ１０１及びアドレスシーケンサ１０３の動作を停止し
、ステップＳ４２でシステムバスの使用を放棄して処理
を終了する。

第６図は実施例のｃｐｔｙｔの動作タイミングと受信フ
レーム制御部６の動作タイミングを比較した図である。

６０はアドレスバスとデータバスの基本タイミングを示
す波形で、６１はＣＰＵ１より制御線９に出力される書
き込み信号（ＷＲ）である、このように通常のマイクロ
プロセッサでは、アキュームレータに既に書き込みデー
タがセットされていても、ＤＭＡＣ４の各レジスタへの
１バイトデータの書き込み（Ｉ１０ライト命令）には、
少なくとも基本クロック１１４の４サイクル分の時間が
必要である。

それに比べて本実施例ではＤＭＡＣ４への４バイトのデ
ータ書き込みは、基本クロック１１４の４クロツクサイ
クルで行えるため、ＤＭＡＣ４の各パラメータのセット
が高速に実施できる。ＤＭＡＣ４への書き込み信号及び
ＤＭＡＣ４よりの読み出し信号は、第６図のタイミング
でコントロール回路１００より制御線９に出力され、レ
ジスタ１０６への書込み信号１１３はＤＭＡＣ４よりの
読出信号に同期してコントロール回路１００よりレジス
タ１０６に出力される。

尚、本実施例ではＤＭＡＣ４の内部レジスタＲ，ＡＤＲ
，Ｒ，ＢＣＲのデータセットについて説明したがこれに
限定されるものでなく、ＤＭＡＣ４の書き込み可能な内
部レジスタの全てに対して受信フレーム制御部６に仮想
レジスタを設けて書き込みを行うようにしてもよい。

また本実施例は通信装置のＤＭＡ転送について説明した
がこれに限定されるものでなく、通常のメモリあるいは
Ｉ１０装置とのＤＭＡ転送にも応用で縫ることはもちろ
んである。

以上説明したように本実施例によれば、ＤＭＡＣの転送
準備を高速に行うことができるため、高速で連続する通
信フレームを確実に受信できるという効果がある。また
ＤＭＡ転送終了後に行われるＣＰＵのパラメータセット
処理の負担を軽減できる効果がある。

［発明の効果］ 以上述べた如く本発明によれば、ＤＭＡＣへの各種パラ
メータのセットを高速かつ確実に行うことができるため
、連続して高速にＤＭＡ転送を行うことができるという
効果がある。

【図面の簡単な説明】

第１図は本実施例の受信フレーム制御部の概略構成を示
す図、 第２図は本実施例の通信装置の主要部の構成を示す図、 第３図はＣＰＵによるフレームデータのＤＭＡ転送処理
のフローチャート、 第４図はＣＰＵによる初期化処理を示すフローチャート
、 第５図は受信フレーム制・開部によるＤＭＡｃへのパラ
メータセット動作のフローチャート、第６図はＤＭＡＣ
への書き込み及びＤＭＡＣよりの読出しタイミングとＣ
ＰＵの動作との比較を示すタイミングチャートである。 °図中、１・・・ＣＰＵ、２・・・プログラムメモリ、
３・・・メモリ、４・・−ＤＭＡＣ，５・・・ＣＣＵ、
６・・・受信フレーム制御部、７・・・アドレスバス、
８・・・データバス、９・・・制御線、１０・・・通信
回線、１００・・・コントロール部、１０１・・・タイ
ミングシーケンサ、１０２・・・デコーダ、１０３・・
・アドレスシーケンサ、１０４〜１０６・・・レジスタ
、１０７・・・エネーＪプル判定部、１０８・・・エネ
ーブル信号、１０９・、・デスエネーブル信号、１１０
・・・アドレスデコード信号、１１１〜１１３・・・書
込信号、１１４・・・基本クロックである。

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵと共通のバスに接続されたＤＭＡ制御手段
   と、該ＤＭＡ制御手段への各種パラメータを前記ＣＰＵ
   より入力して記憶する記憶手段と、前記各種パラメータ
   の前記ＤＭＡ制御手段へのセットアドレスを出力するア
   ドレス手段と、前記ＣＰＵの基本クロックに同期して前
   記各種パラメータを前記記憶手段より前記ＤＭＡ制御手
   段に出力して設定する設定手段と、前記ＣＰＵによる前
   記記憶手段のパラメータの更新以前に前記設定手段の動
   作を禁止する禁止手段とを備えることを特徴とするＤＭ
   Ａ転送制御方式
2. （２）記憶手段よりＤＭＡ制御手段への各種パラメータ
   の転送は基本クロックの１サイクルの前半で前記記憶手
   段より前記パラメータを読み出し、前記１サイクルの後
   半で前記ＤＭＡ制御手段に書込むようにしたことを特徴
   とする特許請求の範囲第１項に記載のＤＭＡ転送制御方
   式。