JPH06180681A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPH06180681A JPH06180681A JP28498692A JP28498692A JPH06180681A JP H06180681 A JPH06180681 A JP H06180681A JP 28498692 A JP28498692 A JP 28498692A JP 28498692 A JP28498692 A JP 28498692A JP H06180681 A JPH06180681 A JP H06180681A
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- JP
- Japan
- Prior art keywords
- data
- bit
- data width
- cpu
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 デバイスのデータ幅による違いにより起き
る、プログラマへのプログラミング負担を軽くする。 【構成】 ＣＰＵにデバイスによるデータ幅を判断する
機構、および前記データ幅に合わせて入出力処理する機
構を備える。
る、プログラマへのプログラミング負担を軽くする。 【構成】 ＣＰＵにデバイスによるデータ幅を判断する
機構、および前記データ幅に合わせて入出力処理する機
構を備える。
Description
【０００１】
【産業上の利用分野】本発明はデータ幅が異なるデバイ
スを有するコンピュータ装置で用いられる中央処理装置
（ＣＰＵ）に関する。
スを有するコンピュータ装置で用いられる中央処理装置
（ＣＰＵ）に関する。
【０００２】
【従来の技術】ＣＰＵにデータ幅の異なるデバイスを接
続した場合、図１に示すように従来はソフトウェアでそ
の違いに対応する必要があった。たとえば、８ビットの
デバイスから読み取ったデータを１６ビット幅のデバイ
スに書き出す場合には、８ビットデータの下位８ビット
に０を埋めてから出力していた。
続した場合、図１に示すように従来はソフトウェアでそ
の違いに対応する必要があった。たとえば、８ビットの
デバイスから読み取ったデータを１６ビット幅のデバイ
スに書き出す場合には、８ビットデータの下位８ビット
に０を埋めてから出力していた。
【０００３】逆に１６ビット幅のデータを８ビット幅の
デバイスに書き出す場合は、図２に示すようにプログラ
ムで上位、下位８ビットずつに分けてデータを出力しな
ければならなかった。この処理はプログラムで対応しな
ければならないから、プログラマが常にデータ幅を意識
してプログラミングを行う必要があった。
デバイスに書き出す場合は、図２に示すようにプログラ
ムで上位、下位８ビットずつに分けてデータを出力しな
ければならなかった。この処理はプログラムで対応しな
ければならないから、プログラマが常にデータ幅を意識
してプログラミングを行う必要があった。
【０００４】
【発明が解決しようとする課題】このため、プログラム
を組むときに、常に使用するデバイスとデータ幅を意識
する必要があり、プログラム開発に支障をきたしてい
た。当然のことながら、プログラムエラーも起こしやす
く、またデバッグをより一層難しいものしていた。
を組むときに、常に使用するデバイスとデータ幅を意識
する必要があり、プログラム開発に支障をきたしてい
た。当然のことながら、プログラムエラーも起こしやす
く、またデバッグをより一層難しいものしていた。
【０００５】本発明はデバイスのデータ幅による違いに
より起きる、プログラマへのプログラミング負担を軽く
し、開発時間の短縮化が図れるハードウェアを開発する
ことを目的とする。
より起きる、プログラマへのプログラミング負担を軽く
し、開発時間の短縮化が図れるハードウェアを開発する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記課題を解決
するために、ＣＰＵにデバイスによるデータ幅を判断す
る機構、および前記データ幅に合わせて入出力処理する
機構を備えたものである。
するために、ＣＰＵにデバイスによるデータ幅を判断す
る機構、および前記データ幅に合わせて入出力処理する
機構を備えたものである。
【０００７】たとえば、ＣＰＵが８ビット（ＳＩＺＥ
８）か１６ビット（ＳＩＺＥ８以外）かを判断すると、
それに合わせてデータの入出力を行う。具体的にはダブ
ルバスサイジングは各クロックサイクルで決定され、ス
レーブ（接続されるデバイス）またはアドレスデコード
論理回路が８ビットデバイスを判断し、ＳＩＺＥ８を返
すという具合に作動する。
８）か１６ビット（ＳＩＺＥ８以外）かを判断すると、
それに合わせてデータの入出力を行う。具体的にはダブ
ルバスサイジングは各クロックサイクルで決定され、ス
レーブ（接続されるデバイス）またはアドレスデコード
論理回路が８ビットデバイスを判断し、ＳＩＺＥ８を返
すという具合に作動する。
【０００８】
【実施例】本発明のＣＰＵについて実施例に基づいて説
明する。図３は実施例のＣＰＵが管理するＩ／Ｏマップ
である。図３中、＊１のマークが付いたピン（ＣＥ＜０
＞、ＣＥ＜１＞など）は８ビットデバイスが対応し、そ
の他のピン（ＣＥ＜４＞、ＣＥ＜５＞など）は１６ビッ
トデバイスに対応している。各ピンに接続されるバスは
ダイナミックバスサイジングをサポートしており、８ビ
ットと１６ビットの周辺デバイスが接続できる。
明する。図３は実施例のＣＰＵが管理するＩ／Ｏマップ
である。図３中、＊１のマークが付いたピン（ＣＥ＜０
＞、ＣＥ＜１＞など）は８ビットデバイスが対応し、そ
の他のピン（ＣＥ＜４＞、ＣＥ＜５＞など）は１６ビッ
トデバイスに対応している。各ピンに接続されるバスは
ダイナミックバスサイジングをサポートしており、８ビ
ットと１６ビットの周辺デバイスが接続できる。
【０００９】ダブルバスサイジングは各クロックサイク
ルで決定する。スレーブ（接続されるデバイス）または
アドレスデコード論理回路が８ビットデバイスを判断
し、ＳＩＺＥ８を返す。
ルで決定する。スレーブ（接続されるデバイス）または
アドレスデコード論理回路が８ビットデバイスを判断
し、ＳＩＺＥ８を返す。
【００１０】実施例のＣＰＵは８ビット（ＳＩＺＥ８）
か１６ビット（ＳＩＺＥ８以外）かを判断すると、それ
に合わせてデータの入出力を行う。たとえば、図４に示
すように出力先のデバイスが１６ビットデータ幅のとき
は、８ビットデータに対しては２つをつなげて１６ビッ
トにして出力し、３２ビットデータに対しては１６ビッ
トデータに分けて２回にして出力する。
か１６ビット（ＳＩＺＥ８以外）かを判断すると、それ
に合わせてデータの入出力を行う。たとえば、図４に示
すように出力先のデバイスが１６ビットデータ幅のとき
は、８ビットデータに対しては２つをつなげて１６ビッ
トにして出力し、３２ビットデータに対しては１６ビッ
トデータに分けて２回にして出力する。
【００１１】また出力先が８ビットデバイスのときは、
図５に示すように１６ビットデータに対しては８ビット
ずつ２回に分けて出力し、３２ビットデータに対しては
８ビットずつ４回に分けて出力する。
図５に示すように１６ビットデータに対しては８ビット
ずつ２回に分けて出力し、３２ビットデータに対しては
８ビットずつ４回に分けて出力する。
【００１２】これらの処理はすべてＣＰＵが判断して自
動的に行う。したがって、ユーザーが入出力先のデータ
幅を意識することなくデバイスを利用できる。
動的に行う。したがって、ユーザーが入出力先のデータ
幅を意識することなくデバイスを利用できる。
【００１３】実際にどのようなタイミングでデータがア
クセスされるかを見てみよう。図６は、１６ビットデバ
イスから３２ビットデータを読む場合のリードサイクル
を示している。ＲＤＹがロー（ＬＯＷ）レベルなら転送
は引き延ばされ、次にハイ（ＨＩＧＨ）レベルが読まれ
るまで、転送は引き延ばされる。
クセスされるかを見てみよう。図６は、１６ビットデバ
イスから３２ビットデータを読む場合のリードサイクル
を示している。ＲＤＹがロー（ＬＯＷ）レベルなら転送
は引き延ばされ、次にハイ（ＨＩＧＨ）レベルが読まれ
るまで、転送は引き延ばされる。
【００１４】３２ビットのデータは１６ビットに分割さ
れ、２回に分けて読み取られる。このように、アクセス
デバイスが、転送動作のデータ幅より狭い場合は、何回
かに分けてリードが行われる。これをマルチサイクルと
いう。
れ、２回に分けて読み取られる。このように、アクセス
デバイスが、転送動作のデータ幅より狭い場合は、何回
かに分けてリードが行われる。これをマルチサイクルと
いう。
【００１５】図７は、８ビットデバイスから１６ビット
データを読む場合のリードサイクルを示している。バス
サイクル中にＳＩＺＥ８ピンを使用することによって、
８ビットデバイスと１６ビットデバイスを接続できる。
図６と同様に、アクセスデバイスが転送動作のデータ幅
より狭いからマルチサイクルが発生し、１６ビットデー
タは８ビットずつに分けらて読み取られる。これらの処
理はいずれもＣＰＵに組み込まれた機能であり、ユーザ
ーが意識する必要はない。
データを読む場合のリードサイクルを示している。バス
サイクル中にＳＩＺＥ８ピンを使用することによって、
８ビットデバイスと１６ビットデバイスを接続できる。
図６と同様に、アクセスデバイスが転送動作のデータ幅
より狭いからマルチサイクルが発生し、１６ビットデー
タは８ビットずつに分けらて読み取られる。これらの処
理はいずれもＣＰＵに組み込まれた機能であり、ユーザ
ーが意識する必要はない。
【００１６】
【発明の効果】本発明のＣＰＵを用いることで、異なる
データ幅を有するデバイスが混在しても、ＣＰＵが判断
して入出力データの幅調整を行う。このためプログラミ
ングにおいて以下のような利点が得られる。
データ幅を有するデバイスが混在しても、ＣＰＵが判断
して入出力データの幅調整を行う。このためプログラミ
ングにおいて以下のような利点が得られる。
【００１７】（１）データ幅を意識することなく、異な
ったデータ幅のデバイスが扱える。 （２）従来データ幅の違うデバイスへのアクセスは、ユ
ーザーがデバイスに合わせてプログラムでデータを調整
し、アクセスしなければならなかった。本発明を用いる
とこれらのプログラムでの対処が不要となるために、プ
ログラムステップ数が少なくてすむ。
ったデータ幅のデバイスが扱える。 （２）従来データ幅の違うデバイスへのアクセスは、ユ
ーザーがデバイスに合わせてプログラムでデータを調整
し、アクセスしなければならなかった。本発明を用いる
とこれらのプログラムでの対処が不要となるために、プ
ログラムステップ数が少なくてすむ。
【００１８】すなわち、従来非常に厄介だったデータ幅
の調整がなくなり、プログラミングが容易になることで
ある。またデータ幅の違いによって発生していたエラー
もなくなり、この種のデバッグも行う必要がなく、プロ
グラム開発期間の短縮化が図れる。
の調整がなくなり、プログラミングが容易になることで
ある。またデータ幅の違いによって発生していたエラー
もなくなり、この種のデバッグも行う必要がなく、プロ
グラム開発期間の短縮化が図れる。
【００１９】従来、１６ビットデバイスに８ビットデー
タを出力するときに下位８ビットにダミー（０のデー
タ）を付加するなどの無駄なエリアを必要としたが、本
発明化ではそれがなくなる。またＣＰＵが直接対応する
ために、ソフトウェアでの処理に比べて実行速度の高速
化も望める。
タを出力するときに下位８ビットにダミー（０のデー
タ）を付加するなどの無駄なエリアを必要としたが、本
発明化ではそれがなくなる。またＣＰＵが直接対応する
ために、ソフトウェアでの処理に比べて実行速度の高速
化も望める。
【図１】データ幅の違いによる、従来のデータ出力処理
の説明図である。
の説明図である。
【図２】データ幅の違いによる、従来のデータ出力処理
の説明図である。
の説明図である。
【図３】本発明の実施例のＣＰＵのＩ／Ｏメモリマップ
である。
である。
【図４】本発明の実施例のＣＰＵがデータ幅の違うデー
タを１６ビットデバイスへ出力するときのデータ転送時
のデータ形式の説明図である。
タを１６ビットデバイスへ出力するときのデータ転送時
のデータ形式の説明図である。
【図５】本発明の実施例のＣＰＵがデータ幅の違うデー
タを８ビットデバイスへ出力するときのデータ転送時の
データ形式の説明図である。
タを８ビットデバイスへ出力するときのデータ転送時の
データ形式の説明図である。
【図６】本発明の実施例のＣＰＵが１６ビットデバイス
から３２ビットデータをリードする場合のリードサイク
ルのタイムチャートである。
から３２ビットデータをリードする場合のリードサイク
ルのタイムチャートである。
【図７】本発明の実施例のＣＰＵが８ビットデバイスか
ら１６ビットデータをリードする場合のリードサイクル
のタイムチャートである。
ら１６ビットデータをリードする場合のリードサイクル
のタイムチャートである。
Claims (1)
- 【請求項１】 デバイスによるデータ幅を判断する手
段、および前記データ幅に合わせて入出力処理する手段
を備えたことを特徴とする中央処理装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28498692A JPH06180681A (ja) | 1992-10-01 | 1992-10-01 | 中央処理装置 |
| TW085200112U TW390446U (en) | 1992-10-01 | 1993-09-08 | Information processing system |
| DE69322051T DE69322051T2 (de) | 1992-10-01 | 1993-09-29 | Wartezustandsteuerung auf einem Informationverarbeitungssystembus |
| EP93307737A EP0590967B1 (en) | 1992-10-01 | 1993-09-29 | Wait-state control in an information processing system bus |
| CA002107437A CA2107437A1 (en) | 1992-10-01 | 1993-09-30 | Information processing system |
| US08/971,405 US5822753A (en) | 1992-10-01 | 1997-11-17 | Information processing system with a memory control unit for refreshing a memory |
| US09/084,385 US6065132A (en) | 1992-10-01 | 1998-05-27 | Information processing system having a CPU for controlling access timings of separate memory and I/O buses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28498692A JPH06180681A (ja) | 1992-10-01 | 1992-10-01 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06180681A true JPH06180681A (ja) | 1994-06-28 |
Family
ID=17685661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28498692A Pending JPH06180681A (ja) | 1992-10-01 | 1992-10-01 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06180681A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338150A (ja) * | 2005-05-31 | 2006-12-14 | Ricoh Co Ltd | 制御装置及び画像処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340161A (ja) * | 1989-07-07 | 1991-02-20 | Hitachi Ltd | バス制御方式 |
-
1992
- 1992-10-01 JP JP28498692A patent/JPH06180681A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340161A (ja) * | 1989-07-07 | 1991-02-20 | Hitachi Ltd | バス制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006338150A (ja) * | 2005-05-31 | 2006-12-14 | Ricoh Co Ltd | 制御装置及び画像処理装置 |
| JP4690115B2 (ja) * | 2005-05-31 | 2011-06-01 | 株式会社リコー | 制御装置及び画像処理装置 |
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