JPH02259932A - 割り込み処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はコンピュータの割り込み処理方式に関するも
のである。

〔従来の技術〕

第３図は従来のシングルチップマイクロコンピュータの
ブロック図の一例である。図において、（１目よシング
ルチップマイクロコンピユー々、（２）は内蔵されてい
るＲＯＭ　／　ＲＡＭ　、　＋ａ＋は内蔵さねでいる周
辺機能及びＩ／Ｑポート、（４）は内蔵されているＣＰ
Ｕ％（５）はアドレス線、（６）はデータ線、（７）は
クロック、読み出し／書き込み信号１割り込み要求信号
などの制御信号線、（８）はＲＯＭ　／　ＲＡＭ　１２
＋　、周辺機能及びＩ／Ｑポート１３＋　、　ＣＰＵ　
１４１間のアドレス線（５Ｉ。

データ線（６１，制御信号線（７）を結ぶバス、（９）
は上位アドレスＰＣＨと下位アドレスＰＣＬからなるプ
ログラムカウンタ、αＯはプロセッサステイ々スレジス
タ、（ロ）はスタックポインタである。

銅４図は第３図のシングルチップマイクロコンピュータ
のメモリマツプであり、図において、３　ＦＦＡ　、６
〜３ＦＦＦｌ１１番地は割り込みベクトルテーブルに割
り当てられている。

第５図は第３図のシングルチップマイクロコンピュータ
の割り込み受け付け後における各部信号を示すタイミン
グチャートである。

次に動作について説明する。シングルチップマイクロコ
ンピュータ（υにおいて、ＣＰＵ１４＋内のプログラム
カウンタ（９）から実行すべき命令のアドレスが出さね
、アドレス線（５）、バス（８）を通じてＲＯＭ　／Ｒ
ＡＭ　（２１のＲＯＭに至り、ＣＰＵ　Ｔ４１から同時
に出力さねている読み出し／＠き込みの制御を行なうＲ
／ｗ信号が読み出してある１１ルベルになっており、こ
ねもバス（８１を通じてＲＯＭ　／　ＲＡＭ　＋２＋の
ＲＯＭに至り、ＲＯＭ　／　ＲＡＭ　＋２＋のＲＯＭか
ら、しかるべき８ビツト長のオペコードがデータ線（６
）に出力され、バス（８）を通じ、ＣＰＵ　（４１に読
みとられる。これが命令フェッチサイクルであり、命令
フェッチサイクルであることを示す信号として、Ｓ　Ｙ
ＮＣ信号というものがある。命令の種類に応じて次のＣ
ＰＵ（４）の動作が決定される。次のサイクルでＣＰＵ
　（４１はプログラムカウンタ（９）の値を１増加させ
、ＲＯＭ　／ＲＡＭ　１２１のＲＯＭの次の番地の内容
を読み出し、更に次のサイクルで先の命令の種類によっ
て、更にＲＯＭ　／　ＲＡＭ　Ｔ２１のＲＯＭの次の番
地の内容を読み出したり、ＲＯＭ　／　ＲＡＭ（２）の
ＲＡＭ　、ｉするいは周辺機器及びＩ／Ｑポート（３）
のＩ１０ボートの内容を読み出し、あるいは書き込んだ
り、次の命令フェッチサイクルになったりする。

こうしてＣＰＵ　１４１はＲＯＭ　／　ＲＡＭ　＋２１
のＲＯＭに格納されている命令を次々に実行する。ＣＰ
Ｕ　（４）が割り込み受け付け可能状態にあるとき、周
辺機能及びＩ／Ｑポート（３）から割り込み要求が発生
すると、割り込み要求の制御信号線（７）を通じてＣＰ
Ｕ　１４１に割り込み要求信号が伝わる。

ＣＰＵ　（４１はそのとき行っている命令が完了した後
、次の命令フェッチサイクルが始まる代りに、割り込み
受け付け処理が始まる。これが第３図のタイミングチャ
ートのＴ、に相当する。第３図において横軸は時間であ
る。実際は命令フェッチは行われないが、アドレスバス
（ＡＤＤＲ’ｊの値はフェッチすべきであったＲＯＭア
ドレスを示すプログラムカウンタ（９）の内容であるＰ
Ｃであり、これがＣＰＵ　（４１から出力され、Ｓ　Ｙ
ＮＣ信号もＮ′となっている。読み出し／＠き込み信号
（Ｒ／ｗ）は１１′となっており、ＣＰＵ　＋４＋から
の書き込みは行われず、ＲＯＭ　／　ＲＡＭ　１２１の
ＲＯＭ命令データがデー々バス上に表れるが、ＣＰＵ　
（４１は特にこれを読み込むわけではない。また。

このＴ、サイクルの始まりから、ＣＰＵ　［４１は割り
込み受け付け不可状態になる。次のＴ２サイクルはＣＰ
Ｕ（４）の内部処理ばかりで、５ＹＮＣ信号が１０′に
なる他はＴ１サイクルと外部から見て変わりはない。そ
の次のＴ３サイクルはアドレスバス（ＡＤＤＲ１の値ハ
スタックポインタ（９）の値となる。仮にスタックポイ
ンタ（９）の値がｏｏｓｏ、６であるとすると、アドレ
スバス（ＡＤＤＲ）の値も００８０１．となる。また読
み出し／書き込み信号（Ｒ／ｗ）は０′となり、ＣＰＵ
　（４１からデータ線（６）に出されるデー々はＴ１サ
イクル中に出力されていたアドレスの上位バイトの値（
ＰＣＢ）であり、これがｏｏｓｏ、６番地にあるＲＯＭ
　／　ＲＡＭ　＋２１のＲＡＭに書き込まれる。その次
のＴ、サイクルは、スタックポインタ（９１の値が１減
少され、アドレスバス（ＡＤＤＲ）に出力される値も０
０７Ｆ１６となる。読み出し／書き込み信号ｉＲ／ｗｌ
　　は引き続き１０＃となり、ＣＰＵ　Ｔ４１からデー
タ線（６）に出されるデータはＴ。

サイクル中に出力されていたアドレスの下位バイトの値
（ＰＣＬ）であり、これが００７Ｆ’、、番地にあるＲ
ＡＭ　１２月ζ書き込１れる。次のＴ、サイクルは、ス
タックポインタ（９）の値が更に１減少され、アドレス
バス（ＡＤＤＲ）に出力される伯も００７Ｅ、６と７：
Ｃる。読み出し／＠き込み信号（Ｒ／讐）は引き続き′
Ｏ′となり、ＣＰＵ（４１からデータ線（６）に出され
るデー々はＣＰＵ　ｎ＋　内のプロセッサスティタスレ
ジスタ００の値であり、これがｏｏ７ｇＭ１番地にある
ＲＯＭ　／　ＲＡＭ　１２＋のＲＡＭに書き込まれる。

次のＴ、サイクルとＴアサイクルは割り込み処理ルーチ
ンの開始アドレスである割り込みベクトルの取り出しを
行なうサイクルであり、割り込み要因によって割り込み
ベクトルテーブルのどこからベクトルを取り出すかが決
まっている。この例では今回の割り込み要因の場合、３
ＦＦＣ１，番地と３ＦＦＤ、番地からベクトルを取り出
すことになっている。３ＦＦＣｔｓ番地の内容が８０．
６で３ＦＦＤＩ、番地の内容が３０１６であると、割り
込み処理ルーチンの開始アドレスは３０８０８．番地と
いうことになる。次のＴ８サイクルは割り込み処理ルー
チンの最初の命令フェッチサイクルであり、以降割り込
み処理プログラムがＣＰＵ　１４１により実行される。

通常、割り込み処理の最初に行われることはプロセッサ
スティタスレジスタ（１Ｇの中の必要なビットの設定操
作であり、これがＴ８サイクルからのプログラム処理に
より行われる。

〔発明が解決しようとする課題〕

従来のシングルチップマイクロコンピュータは以上のよ
うに割り込み受け付け処理が行われるので、動作モード
あるいはＣＰＵのフラグの設定操作を割り込み処理プロ
グラムで行わねばならず、したがってメモリを多く消費
する。設定に時間が掛かり、割り込み要求発生から実際
の割り込み処理着手まで長く掛かるなどの問題点があっ
た。

この発明は上記のような問題点を解消するためになされ
たもので、動作モードあるいはＣＰＵのフラグの設定を
高速化でき、割り込み要求発生から実際の割り込み処理
着手までの時間を短縮できる方式を提供することを目的
とする。

［課題を解決するための手段］ この発明の請求項１記載のシングルチップマイクロコン
ピュータは割り込みベクトルテーブル上の各割り込み処
理アドレスを格納してある番地内の一部ビットをコンピ
ユー々の動作モードあるいはＣＰＵのフラグの初期値を
指示するために用いるようにしたものである。

この発明の請求項２記載の係るシングルチップマイクロ
コンピユー々は、メモリ空間上の割り込み処理プログラ
ムの始まりの直前部分に割り込み処理時のコンピユー々
の動作モードあるいはＣＰＵのフうグの初期値を記述す
る領域を設けたものである。

〔作用〕

コノ発明の！求項１記載のシングルチップマイクロコン
ピュータは、割り込み受け付け時、割り込みベクトルテ
ーブルから割り込み処理アドレスを読み込む際、同時に
、コンピュータの動作モードあるいはＣＰＵのフラグの
設定値を読み込む。

この発明の請求項２記載のシングルチップマイクロコン
ピュータは、割り込み受け付け時、割り込み処理の開始
アドレスにあるコンピユー々の動作モ、−ドあるいはＣ
ＰＵのフラグの設定値の情報を含むデー々を読み込む。

〔実施例〕

以下、この発明に係る割り込み処理方式の請求項１記載
の一実施例について説明する。第１図はシングルチップ
マイクロコンピュータの割り込み受け付け後における各
部信号を示すタイミングチャートである。

次に動作について説明する。

この発明に係る割り込み処理方式を適用するシングルチ
ップマイクロコンピユー々の構成及びメモリマツプは第
３図及び第４図の従来例に示すものと同等であるので説
明を省略する。また第１図のＴ１サイクルから始ま゛す
、Ｔ５サイクルに至る動作は第５図の従来例のＴｌ〜Ｔ
、サイクルにおける動作と同じであり、第１図のＴ６及
びＴ７サイクルにおいて３ＦＦＣ，、番地及び３ＦＦＤ
１．番地から割り込みベクトルを取り出すことも従来例
にて説明したとおりであるので説明の重複を避ける。

第４図においてＸ、、Ｔ２の値が％１＃１％Ｏ＃で、３
ＦＦＣ，６番地の内容が８０１６．３ＦＦＤ　番地の内
容がＢＯ，、であるとき、Ｔ６サイクルでＣＰＵ　＋４
＋がＲＯＭ／ＲＡＭ＋２）のＲＡＭから読み込むデータ
は５ｏｔｓ　ｌ　’ｒ、サイクルでＣＰＵ　（４１がＲ
ＯＭ　／　Ｒ店（２１のＲＯＭから読み込むデータはＢ
０１６となる。割り込み処理ルーチンの開始アドレスは
Ｔアサイクルで読み込まねたデータの下位６ビツトとＴ
６サイクルで読み込まれたデータから３０８０、、番地
となる。また、Ｔ７サイクルで読み込まれたデータの上
位２ビットＸ、、Ｔ２の値″ｌ＃％ｏ＃はＣＰＵ　Ｔ４
）内のプロセッサスティタスレジスタαＯ中の所定のビ
ットの設定、例えば２進演算モードか２進化１０進演算
モードかの選択などに用いられる。

次のＴ８サイクルは割り込み処理ルーチンの最初のフェ
ッチサイクルであり、ＣＰＵ　１４１内のプログラムカ
ウンタ（９１の値は３０８０．、となっておｈ５これが
アドレス線（５）に出さね、プロセッサスティタスレジ
スタａＯの所定のビットも設定される。このサイクル以
降、ｖｌ　Ｆ）込み処理プログラムがＣＰＵ　（４１に
より実行される。

次に特許請求の範囲第２項の一実施例について説明する
。第２図はシングルチップマイクロコンピュータの割り
込み受け付け後における各部信号を示す々イミングチヤ
ードである。

次に動作について説明する。この実施例を適用するシン
グルチップマイクロコンピュータの構成及びメモリマツ
プは第３図及び第４図の従来例に示すものと同等である
ので説明を省略する。また、ｇＡ２図のＴ、サイクルか
ら始り、Ｔ、サイクルに至る動作は第５図の従来例のＴ
、〜Ｔ５サイクルにおける動作と同じであり、枦２図の
Ｔ６及びＴ７サイクルにおいて３ＦＦｃ、、番地及び３
ＦＦＤ　ｔａ番地から割り込みベクトルを取り出すこと
も従来例にて説明したとおりであるので説明を省略する
。３ＦＦＣｓｓ番地の内容が８０１６で３ＦＦＤ、６番
地の内容が３０１．であると割り込み処理記述の開始ア
ドレスは３０８０．６番地ということになる。

次のＴ８サイクルは３０８０１６番地のデータの読み出
しであり、銅４図においてＸ、、Ｙ４の値が４１＃Ｉ″
０＃であるとき、データ線（６）のｂｉｔ７　、　ｂｉ
Ｌ６の値も月′、″″Ｏ＃となる。これがＣＰＵ　ｉ４
１に読み込まれるが、これは命令ではないため、命令解
読はなされない。

読み込まれたｘ、、ｙ、の値によって次のＴ９サイクル
で、ＣＰＵ（４＋内のプロセッサステイタスレシス々σ
Ｏ中の所定のビットの設定、例えば２進演算モードか２
進化１０進演算モードかの選択などがなされる。

また同時に５ＹＮＣ信号が％１＃レベルとなり、プログ
ラムカウンタ（９）の内容は３０８０．６より１大きい
３０８１．６となっていて、アドレス線（５）の値もこ
の３０８１、、になる。これが割り込み処理ルーチンの
最初の命令フェッチサイクルであり、以降、割り込み処
理プログうムがＣＰＵ　ｉ４１により実行される。

なお、請求項１記載の実施例ではベクトルアドレスの上
位の空いている２ビツトを用いたが、割り込み処理開始
アドレスを限定することにより。

アドレスのビットが空いていなくても全く同様に使用す
ることができる。

また、請求項２記載の実施例では割り込みベクトルテー
ブルを有するシングルチップマイクロコンピユー々（１
１について説明したが、割り込みベクトルテーブルを有
しないシングルチップマイクロコンピュータ（１）にお
いてもこの発明の割り込み処理方式を用いてもよく、上
記実施例と同様の効果を奏する。

また、請求項２記載の実施例では割れ込み処理記述の先
頭番地にモード／フラグの設定情報があり、次の番地に
割り込み処理の最初の命令コードがあったが、最初の命
令コードはもつと後の番地にあっても良く、その場合、
モード／フラグの設定情報は割り込み処理記述の先頭番
地から割り込み処理の最初の命令コードの直前までの領
域中どこにあっても良い。

また、請求項１及び２記載の実施例ともデータ１１１６
１幅８ビツトのシングルチップマイクロコンピュータ（
１）で、２ビツト分、すなわち４通りのフラグあるいは
モード設定を行い得るものについて説明したが、データ
線（６）幅、アドレス線＋５）幅とも上記実施例と異な
っていても良く、またバーバードアーキテクチャなどの
シングルチップマイクロコンピュータ（１）であっても
良く、また、動作モードあるいはＣＰＵのフラグの設定
のためのビット数は２ビツトでなくても良く、そのビッ
トの位置も上位に並んでいなくても良い。

〔発明の効果〕

以上のように、この発明によれば、割り込み受け付け処
理において、動作モードあるいはＣＰＵのフラグをメモ
リのデータに従って、かつソフトウェアによらずに設定
することができるので、フレキシブルかつ高速に動作モ
ードあるいはＣＰＵのフラグを設定でき、割り込み要求
発生から実際の割り込み処理着手までの時間を短縮でき
る効果がある。

【図面の簡単な説明】

第１図はこの発明の請求項１記載の一実施例によるシン
グルチップマイクロコンピュータの割り込み受け付け後
の各部信号のタイミングチャート。 第２図はこの発明の請求項２記載の一実施例によるシン
グルチップマイクロコンピュータの割り込み受け付け後
の各部徊号のタイミングチャート、第３図は従来のシン
グルチップマイクロコンピユー々のブロック図、第４図
は第３図のシングルチップマイクロコンピュータのメモ
リマツプを示す図、第５図は第３図のシングルチップマ
イクロコンピュータの割り込み受け付け後における各部
信号のタイミングチャートである。 （υはシングルチップマイクロコンピュータ、１２）は
ＲＯＭ　ｉ　ＲＡＭ　、　（：１１は周辺機能およびＩ
／Ｑポート、（４１はＣＰＵ　、　＋６）はアドレス線
、（６１はデータ線、（７）は制御信号線、（８１はバ
ス、（９）はプログラムカウンタ、ＯＧはプロセッサス
テイ々スレジスタ、αＤはスタックポイン々である。

Claims (2)

【特許請求の範囲】
1. （１）メモリ空間上に割り込み処理のアドレスを示す割
   り込みベクトルテーブルを有するシングルチップマイク
   ロコンピュータにおいて、上記ベクトル上で各割り込み
   処理のアドレスを格納してある番地内の一部ビットを上
   記割り込み処理のアドレスを示すのに使用せず、代りに
   割り込み処理時のコンピュータの動作モードあるいはＣ
   ＰＵのフラグの初期値を指示する上記ビットを有するこ
   とを特徴とするシングルチップマイクロコンピュータの
   割り込み処理方式。
2. （２）メモリ空間上の割り込み処理の先頭部分に割り込
   み処理時のコンピュータの動作モードあるいはＣＰＵの
   フラグの初期値を指示する領域を有し、割り込み受け付
   け処理時に、ＣＰＵがこれを読み込み、ソフトウェアに
   よらずに上記の領域内のデータに従つて上記動作モード
   あるいはフラグを設定する手段を有することを特徴とす
   るシングルチップマイクロコンピュータの割り込み処理
   方式。