JPH0194437A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、命令先取り制御を行う中央処理装置を備えた
情報処理装置に関する。

〈従来の技術） 従来、この種の情報処理装置の例を第３図及び第４図の
フローチャートを用いて説明する。

現在実行している命令を加算命令とし、次に実行する命
令を命令カウンタ相対モードのブランチ命令とする。こ
の加算命令のフローチャートを第３図に、ブランチ命令
のフローチャートを第４図にそれぞれ示す。図中、ＩＴ
は１クロック周期を表す。

第３図において、まずオペランドのアドレス計算を行い
、オペランドをメモリからリードする。

リードされたオペランドを被加算レジスタ（ＧＲ）に加
算し、加算結果を再びＧＲに格納する４次に、加算結果
を格納したことによりＧＲにオーバフローが発生してい
ないかどうかを判定し、発生していればオーバフロービ
ットをセットし、発生していなければコンデイションス
テータスをセットして加算命令を終了する０以上のよう
に、加算命令は通常５クロック周期で実行される。

続いて、ブランチ命令が実行されるが、このブランチ命
令は、第４図に示すように、まずブランチ先のアドレス
計算が行われて、ブランチ先の命令がリードされる６次
に、ブランチ条件が成立するかどうかが判定され、成立
しないときは命令カウンタに１を加算し、成立したとき
は命令カウンタにブランチ先アドレスをセットしてリー
ドしたブランチ先の命令を実行する。以上のように、命
令力ウシタ相対モードのブランチ命令は、次の命令（ブ
ランチ先命令または次アドレスの命令）を実行するまで
に、通常３クロック周期かかる。

（発明が解決しようとする問題点） 上述した従来の情報処理装置は、次に実行する命令が命
令カウンタ相対モードのブランチ命令の場合に、ブラン
チ先のアドレス計算とブランチ先命令のリードとを該ブ
ランチ命令を開始した後に行うので、処理に時間がかか
るという問題点があった。

（問題点を解決するための手段） 上述の問題点を解決するために本発明が提供する情報処
理装置は、現在実行中の命令を保持する命令レジスタと
、前記現在実行中の命令のアドレスを保持する命令カウ
ンタと、次に実行する命令を格納する命令先取りレジス
タと、前記命令先取りレジスタの内容が命令カウンタ相
対モードのブランチ命令かどうかを判定し、命令カウン
タ相対モードのブランチ命令でかつ前記命令レジスタの
内容が前記命令カウンタを操作しない命令である場合に
、前記現在実行中の命令が終了した時点で内部のフリッ
プフロップをセットし、前記ブランチ命令が終了した時
点で前記フリップフロップをリセツトし、前記フリップ
フロップがセットされかつ前記ブランチ命令のブランチ
条件が成立した場合に、制御信号を出力する制御回路と
、前記命令カウンタ及び命令先取りレジスタの内容を入
力し、前記命令先取りレジスタの内容が命令カウンタ相
対モードのブランチ命令の場合に、このブランチ命令の
ブランチ先アドレスを計算するアドレス計算回路と、こ
のアドレス計算回路が計算したブランチ先アドレスを保
持するメモリアドレスレジスタと、このメモリアドレス
レジスタに保持されているブランチ先アドレスにアクセ
スしてメモリからブランチ先命令を続出して保持するブ
ランチ先命令レジスタと、このブランチ命令レジスタ及
び命令先取りレジスタの内容を入力し、前記制御回路か
ら出力される制御信号を受けた場合に、前記ブランチ命
令レジスタの内容をセレクトし、前記制御回路から送出
される制御信号を受けない場合に、前記命令先取りレジ
スタの内容をセレクトして前記命令レジスタへ出力する
２−１セレクタとを有する中央処理装置を備えているこ
とを特徴とする。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の情報処理装置のブロック図
である。

命令先取りレジスタ１は、次に実行する命令を格納する
１６ビツトのレジスタである。命令カウンタ２は、現在
実行中の命令のアドレスを保持する１６ビツトのレジス
タである。アドレス計算回路３は、命令先取りレジスタ
１及び命令カウンタ２の内容を入力し、命令先取りレジ
スタ１の内容が命令カウンタ相対モードのブランチ命令
の場合に、ブランチ先アドレスを計算する。メモリアド
レスレジスタ４は、アドレス計算回路３により計算され
たブランチ先アドレスを保持する１６ビツトのレジスタ
である。ブランチ先命令レジスタ６は、メモリアドレス
レジスタ４に保持されたブランチ先アドレスに格納され
ているブランチ先命令をメモリ５から読出して保持する
１６ビツトのレジスタである。２−１セレクタ７は、命
令先取りレジスタ１及びブランチ先命令レジスタ６の内
容を入力し、制御回路９から制御信号線２９を通して出
力される制御信号の値が“１”のときにブランチ先命令
レジスタ６の内容をセレクトし、０″のときに命令先取
りレジスタ１の内容をセレクトして出力する１６ビツト
のセレクタである。命令レジスタ８は、現在実行中の命
令を保持する１６ビツトのレジスタである。

制御回路９は、命令先取りレジスタ１のオペコード部分
と命令レジスタ８のオペコード部分とを入力し、命令先
取りレジスタ１の内容が命令カウンタ相対モードのブラ
ンチ命令であり、かつ命令レジスタ８の内容が命令カウ
ンタ２を操作する命令でない場合に、命令レジスタ８の
内容が命令カウンタ相対モードのブランチ命令に切替わ
るタイミングで内部のフリップフロップを“１″にセッ
トし、該ブランチ命令が終了するタイミングでこのフリ
ップ７０ツ１を“０″にリセットする。また、制御回路
９は、このフリップフロップの出力が“１″で、かつ該
ブランチ命令のブランチ条件が成立したときに、２−１
セレクタ７に対して制御信号を１″として送出する。

２０は１０ビツトのアドレス信号線、２１．２２は１６
ビツトのアドレス信号線である。２３は１６ビツトのア
ドレスバス、２４．２５．２６は１６ビツトのデータ信
号線、２７．２８は６ビツトのデータ信号線、２９は１
ビツトの制御信号線である。

次に、本実施例の情報処理装置の動作について説明する
。

第２図は本実施例の情報処理装置において加算命令及び
命令カウンタ相対モードのブランチ命令を続けて実行す
る場合のフローチャートである。

このような場合においては、命令レジスタ８には加算命
令、命令先取りレジスタ１には命令カウンタ相対モード
のブランチ命令がそれぞれ格納されていることとなる。

このブランチ命令は、上位６ビツトがオペコード、下位
１０ビツトがアドレスを示すものとする。

まず、命令レジスタ８に格納されている加算命令が実行
される。加算されるオペランドのアドレス計算が行われ
（ステップ１０１）、続いてオペランドがリードされる
（ステップ１０２　）　、リードされたオペランドは、
ＧＲに加算され、加算結果が再びＧＲに格納される。こ
のとき同時に、アドレス計算回路３は、命令先取りレジ
スタ１に格納されているブランチ命令のアドレス部分１
０ビツトと命令カウンタ２の内容とを入力してブランチ
先アドレスを計算し、メモリアドレスレジスタ４に格納
する。これがステップ１０３の処理である。

本実施例では、ブランチ先アドレスのアドレス計算を行
うタイミングは、現在実行中の命令のオペランドが終了
した時点で行うこととしているが、これはオペランドの
アドレス計算を行うアドレス計算回路３及びメモリアド
レスレジスタ４の共有化を意識したものであり、さらに
早いタイミングでのブランチ先アドレスのアドレス計算
の開始も可能である。

メモリアドレスレジスタ４に入力されたブランチ先アド
レスは、アドレスバス２３を通してメモリ５へ入力され
、このブランチ先アドレスに格納されているブランチ先
命令がメモリ５から読出されて、ブランチ先命令レジス
タ６へ入力される（ステップ１０４　）　、ステップ１
０５では、ステップ１０４のブランチ先命令リードのタ
イミングと同じタイミングで、加算命令の結果を格納し
たことによりＧＲにオーバフローが発生したかどうかを
チエツクする。オーバフローが発生しなかった場合は、
ステップ１０６でコンデイションステータスがセットさ
れる。また、オーバフローが発生した場合は、ステップ
１０７でオーバフロービットがセットされる。

以上で加算命令は終了するが、この加算命令の間は、制
御回路９の内部のフリップフロッグは“０”にリセット
されているので、制御信号線２９上の制御信号は“０”
となり、２−１セレクタ７は、命令先取りレジスタ１の
内容をセレクトしてデータ信号線２６を通して命令レジ
スタ８へ出力する。

また、制御回路９は、命令レジスタ８の内容が加算命令
からブランチ命令に切替わるタイミングでフリップフロ
ッグを“１″にセットする。

次に、命令カウンタ相対モードのブランチ命令が実行さ
れる。まず、ブランチ条件が成立するかどうかが判定さ
れ（ステップ１０８　）　、条件が成立しないときは、
ステップ１０って、制御回路９から出力される制御信号
が“０″となり、２−１セレクタ７は、命令先取りレジ
スタ１の内容をセレクトしてデータ信号線２６を通して
命令レジスタ８へ出力する。このとき、命令カウンタ２
の内容を１加算して命令カウンタ相対モードのブランチ
命令を終了する。これにより、ブランチ条件が成立しな
い場合は、該ブランチ命令の次アドレスの命令が次に実
行されることとなる。また、条件が成立したときは、ス
テップ１１０で、制御回路９から出力される制御信号は
“１”となるので、２−１セレクタ７は、ブランチ先命
令レジスタ６の出力をセレクトしてデータ信号線２６を
通して命令レジスタ８へ出力する。このとき、命令カウ
ンタ２の内容にブランチ先アドレスをセットして命令カ
ウンタ相対モードのブランチ命令を終了する。これによ
り、ブランチ条件が成立した場合は、該ブランチ命令の
次にブランチ先命令が実行されることとなる。

（発明の効果） 以上に説明したように本発明は、命令カウンタ相対モー
ドのブランチ命令のアドレス計算とブランチ先命令のリ
ードとを、直前の命令の実行中に行うので、命令カウン
タ相対モードのブランチ命令の処理を高速化できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の情報処理装置のブロック図
、第２図は本実施例の情報処理装置において加算命令及
び命令カウンタ相対モードのブランチ命令を続けて実行
する場合のフローチャート、第３図は従来の情報処理装
置において加算命令を実行する場合のフローチャート、
第４図は従来の情報処理装置において命令カウンタ相対
モードのブランチ命令を実行する場合のフローチャート
である。 １・・・命令先取りレジスタ、２・・・命令カウンタ、
３・・・アドレス計算回路、４・・・メモリアドレスレ
ジスタ、５・・・メモリ、６・・・ブランチ先命令レジ
スタ、７・・・２−１セレクタ、８・・・命令レジスタ
、９・・・制御回路、２０．２１．２２・・・アドレス
信号線、２３・・・アドレスバス、２４．２５．２６．
２７．２８・・・データ信号線５２９・・・制御信号線
。

Claims (1)

1. 【特許請求の範囲】 現在実行中の命令を保持する命令レジスタと、前記現在
   実行中の命令のアドレスを保持する命令カウンタと、 次に実行する命令を格納する命令先取りレジスタと、 前記命令先取りレジスタの内容が命令カウンタ相対モー
   ドのブランチ命令かどうかを判定し、命令カウンタ相対
   モードのブランチ命令でかつ前記命令レジスタの内容が
   前記命令カウンタを操作しない命令である場合に、前記
   現在実行中の命令が終了した時点で内部のフリップフロ
   ップをセットし、前記ブランチ命令が終了した時点で前
   記フリップフロップをリセットし、前記フリップフロッ
   プがセットされかつ前記ブランチ命令のブランチ条件が
   成立した場合に、制御信号を出力する制御回路と、 前記命令カウンタ及び命令先取りレジスタの内容を入力
   し、前記命令先取りレジスタの内容が命令カウンタ相対
   モードのブランチ命令の場合に、このブランチ命令のブ
   ランチ先アドレスを計算するアドレス計算回路と、 このアドレス計算回路が計算したブランチ先アドレスを
   保持するメモリアドレスレジスタと、このメモリアドレ
   スレジスタに保持されているブランチ先アドレスにアク
   セスしてメモリからブランチ先命令を読出して保持する
   ブランチ先命令レジスタと、 このブランチ命令レジスタ及び命令先取りレジスタの内
   容を入力し、前記制御回路から出力される制御信号を受
   けた場合に、前記ブランチ命令レジスタの内容をセレク
   トし、前記制御回路から送出される制御信号を受けない
   場合に、前記命令先取りレジスタの内容をセレクトして
   前記命令レジスタへ出力する２−１セレクタとを有する
   中央処理装置を備えていることを特徴とする情報処理装
   置。