JP2000172629A

JP2000172629A - データ転送方法およびデータ転送装置

Info

Publication number: JP2000172629A
Application number: JP10344310A
Authority: JP
Inventors: Motoyoshi Nagai; 元芳永井
Original assignee: Matsushita Graphic Communication Systems Inc
Current assignee: Panasonic System Solutions Japan Co Ltd
Priority date: 1998-12-03
Filing date: 1998-12-03
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】ＤＭＡコントローラのハードウエア量を
削減して、ＩＣ化に適したデータ転送装置を実現するこ
と。【解決手段】ＤＭＡ転送のシーケンス制御は、プロセ
ッサ４８のマイクロＲＯＭ２３に格納されているマイク
ロプログラムにより行う。ＤＭＡコントローラ１は、Ｄ
ＭＡ要求の受け付けと、転送元（ソース）および転送先
(ディステネーション)のアドレスの供給のみを行う。読
み出されたデータの一時的な蓄積も、プロセッサ側のデ
ータレジスタ２６が行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ転送方法およ
びデータ転送装置に関し、特に、ＤＭＡコントローラが
マイクロプログラム制御のプロセッサにバスの使用権を
要求してＤＭＡによるデータ転送を実行するデータ転送
方法およびデータ転送装置に関する。

【０００２】

【従来の技術】ＤＭＡ転送は、ＤＭＡコントローラとプ
ロセッサとの間でバスリクエスト（BUS REQUEST）信号
およびバスアクノレッジ(BUS ACK)信号の授受を行った
後、ＤＭＡコントローラがバスの使用権を得てプロセッ
サとは独立にデータ転送動作を実行するものである。

【０００３】また、ＤＳＰ（Digital Signal Processo
r）のようなデジタル信号処理専用のプロセッサでは、
計算機アーキテクチャの簡素化等をねらってバスインタ
フェース（データのＩ／Ｏ）をマイクロプログラムで制
御するものがある。

【０００４】なお、マイクロプログラムは、ＲＯＭに格
納されたファームウエアとしてのマイクロ命令を、シー
ケンサ（一種のカウンタ）によって実行するマイクロプ
ロセッサ機能の一種であり、大きく複雑な命令セットを
ハードワイヤード化されたプログラムと単純なマイクロ
プロセッサによって、柔軟に実現することができるとい
う利点がある。

【０００５】

【発明が解決しようとする課題】ＤＳＰや他のＣＰＵと
共に、ＤＭＡコントローラを集積回路化（ワンチップ
化）する場合には、ＤＭＡコントローラのハードウエア
量の削減が求められる。

【０００６】しかし、ＤＭＡコントローラには、プロセ
ッサから独立してＩ／Ｏのシーケンス制御を行うシーケ
ンス制御部や、転送データを一時的に蓄積するデータバ
ッファが必要であり、ハードウエア量の削減には限界が
あった。

【０００７】本発明は、ＤＭＡコントローラのハードウ
エア量をさらに削減し得るデータ転送方法およびデータ
転送装置を実現することを目的とする。

【０００８】

【課題を解決するための手段】本発明のデータ転送装置
では、ＤＭＡ転送の基本的なシーケンスは、プロセッサ
の動作を制御するマイクロプログラムが行う。一方、Ｄ
ＭＡコントローラは、ＤＭＡ転送に必要な情報（転送元
や転送先のアドレス等）の出力を行う。

【０００９】これにより、ＤＭＡコントローラの負荷が
削減されて回路量が削減される。また、マイクロプログ
ラム制御によるプロセッサが本来的に有しているＩ／Ｏ
機能を利用してＤＭＡ転送を実行するので、プロセッサ
側に特別な回路を付加する必要がない。また、マイクロ
命令を少し追加，変更するだけでよいので、実現が容易
である。

【００１０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００１１】本発明のデータ転送方法の第１の態様で
は、ＤＭＡコントローラがマイクロプログラム制御のプ
ロセッサにバス使用権を要求してＤＭＡによるデータ転
送を行う場合に、ＤＭＡ転送のシーケンスを前記プロセ
ッサにおける前記マイクロプログラムで制御すると共
に、ＤＭＡ転送に必要なアドレス情報の供給は前記ＤＭ
Ａコントローラが行うようにした。

【００１２】マイクロプログラム制御のプロセッサは、
基本的なバスアクセス（メモリアクセス）機能を有して
いるので、ＤＭＡコントローラと機能が重複しているこ
とになる。この点に着目し、本発明では、ＤＭＡは専用
のコントローラが行うという従来の考え方を破り、ＤＭ
Ａ転送においても、プロセッサにＤＭＡの基本的なバス
アクセスのシーケンスを担当させる。これにより、ＤＭ
Ａコントローラの負荷が軽減され、ハードウエア量の低
減が実現される。

【００１３】また、本発明のデータ転送方法の第２の態
様では、第１の態様において、前記ＤＭＡコントローラ
は、所定のバイト数のデータの転送が終了したことを示
す信号を前記プロセッサに供給し、この信号を受けて前
記プロセッサは、ＤＭＡ転送の終了を前記マイクロプロ
グラムにより判断するようにした。

【００１４】ＤＭＡ転送するべきデータのバイト数の情
報は、ＤＭＡコントローラ側から供給し、プロセッサ側
には基本的なバスアクセス機能のみを分担させるもので
ある。これによって、プロセッサに過度の負担をかける
ことがない。

【００１５】また、本発明のデータ転送方法の第３の態
様では、第１または第２の態様において、前記ＤＭＡコ
ントローラは、バーストモードによるデータ転送を複数
回に分割して行う場合の、１回分のバースト転送の終了
を示す信号をプロセッサに供給し、この信号を受けて前
記プロセッサは、ＤＭＡ転送処理の一時的中断を前記マ
イクロプログラムにより判断するようにした。

【００１６】バースト転送モードの場合、プロセッサが
ＤＭＡ処理のために占有される時間が過度に長くなるの
を避けるために複数回に分割したＤＭＡを行うのが有効
である。このような分割転送を行う場合の、１回分の転
送量のように、ＤＭＡ処理に特有のデータはＤＭＡコン
トローラから供給し、プロセッサ側に過度の負担をかけ
ないようにしたものである。

【００１７】また、本発明の第４の態様では、第１の態
様〜第３の態様のいずれかにおいて、前記ＤＭＡコント
ローラは、複数のＤＭＡ転送要求がある場合に、各要求
の優先順位を決定して、その優先順位にしたがって前記
アドレス情報を供給するようにした。

【００１８】複数のＤＭＡ要求が競合した場合に、どの
要求を優先させるか、といったＤＭＡ処理に特有の事項
については、ＤＭＡコントローラ側で判断することとし
て、プロセッサに過度の負担をかけないようにしたもの
である。

【００１９】また、本発明のデータ転送方法の第５の態
様では、転送元のメモリ領域から読み出された転送デー
タは、一旦、前記プロセッサのデータレジスタに蓄積さ
れ、その後、転送先のメモリ領域に書き込まれる。

【００２０】転送データの一時的蓄積用のレジスタも、
プロセッサ側のレジスタを使用するようにした。これに
より、ＤＭＡコントローラからレジスタを削除すること
ができ、ハードウエア量の削減が図れる。一方、プロセ
ッサは本来、データバッファを有していてこれを活用す
るので、ＤＭＡ処理のために特別に回路を付加する必要
もない。

【００２１】また、本発明のデータ転送装置の第１の態
様では、ＤＭＡ転送に必要なアドレス情報を出力するＤ
ＭＡコントローラと、ＤＭＡ転送のシーケンスをマイク
ロプログラムで制御するプロセッサと、を具備する構成
とした。

【００２２】マイクロプログラム制御のプロセッサの柔
軟性を利用して、プロセッサ側に特別な回路を付加する
ことなく、ＤＭＡ転送の基本的なメモリアクセス機能を
付与するものである。したがって、ＤＭＡコントローラ
とプロセッサの機能の重複を回避して、ＤＭＡコントロ
ーラのハードウエア量の削減を実現できる。

【００２３】また、本発明のデータ転送装置の第２の態
様では、第１の態様において、前記ＤＭＡコントローラ
は、ＤＭＡ要求を受けて前記プロセッサに割り込み要求
を送出するＤＭＡ要求受付手段と、転送元のアドレスお
よび転送先のアドレスを格納するアドレスレジスタとを
有し、前記プロセッサは、マイクロ命令を格納するＲＯ
Ｍと、前記マイクロ命令の実行を制御するシーケンサ
と、前記マイクロ命令にしたがって、転送元からの転送
データのリードおよび転送先へのライトに関するバスア
クセスを制御するバス制御手段と、転送元からリードさ
れた前記転送データを一時的に格納するデータレジスタ
と、を有する。

【００２４】ＤＭＡコントローラは、基本的には、ＤＭ
Ａ要求の受付けとＤＭＡ転送におけるアドレスの出力の
みを行う。一方、プロセッサは、転送元からのデータの
リード，データの蓄積および転送先へのデータのライト
アクセスという、基本的なメモリアクセス動作を実行す
る。これにより、ＤＭＡコントローラとプロセッサの両
者に負担をかけることなく、ＤＭＡデータ転送機能を分
担することが可能となり、無理なくＤＭＡコントローラ
のハードウエア量の削減を達成できる。

【００２５】また、本発明のデータ転送装置の第３の態
様では、前記ＤＭＡコントローラはさらに、転送データ
のバイト数を設定するバイト数カウンタを有し、このバ
イト数カウンタのカウント値は、ＤＭＡ転送の継続判定
用の信号として前記プロセッサの前記シーケンサに供給
される構成とした。

【００２６】この構成により、ＤＭＡ転送の開始前に、
あらかじめＤＭＡコントローラのバイト数カウンタに転
送バイト数を設定しておけば、プロセッサ側でソフトウ
エア的にＤＭＡデータ転送の終了を判定することができ
る。

【００２７】また、本発明のデータ転送装置の第前記Ｄ
ＭＡコントローラはさらに、バーストモードによるデー
タ転送を複数回に分割して行う場合の、１回分の転送量
を設定する転送量設定カウンタを有し、この転送量設定
カウンタのカウント情報に基づいて、前記プロセッサは
１回分のバースト転送が終了する毎にＤＭＡ転送処理を
一時的に終了する構成とした。

【００２８】バースト転送モードの場合、プロセッサが
ＤＭＡ処理のために占有される時間が過度に長くおそれ
がある。そこで、ＤＭＡコントローラ内に転送量設定カ
ウンタを設け、このカウンタに所望の転送量をあらかじ
め設定することにより、その転送量を単位としてＤＭＡ
転送を分割して行うことができるようにした。プロセッ
サは、１回分の転送が終了する毎に一旦、ＤＭＡ転送処
理を中断し、通常のプログラムシーケンスに戻り、その
後、ＤＭＡ転送を許可できるタイミングでＤＭＡ転送処
理を再開する。これにより、プログラム実行の占有率と
ＤＭＡ転送の占有率とを調整することが可能となる。

【００２９】また、本発明のデータ転送装置の第５の態
様では、第１〜第４の態様のいずれかにおいて、前記Ｄ
ＭＡコントローラはさらに、複数のＤＭＡ転送要求があ
った場合に、それらの要求の実行順を決定する優先順位
決定手段と、実行しようとするＤＭＡ要求に対応した転
送元および転送先アドレスを選択的に出力するセレクタ
と、を具備する構成とした。

【００３０】複数のＤＭＡ要求の競合に対応する機能
を、ＤＭＡコントローラ側に設けたものである。プロセ
ッサ側は、本来もっている基本的なメモリアクセス機能
をＤＭＡ転送時にも発揮するだけなので、特別な負担は
発生しない。

【００３１】また、本発明のデータ転送装置の第６の態
様では、第１〜第６の態様において、前記ＤＭＡコント
ローラおよび前記プロセッサをワンチップ化した構成を
採用した。

【００３２】ＤＭＡコントローラのハードウエア量が削
減されている分、チップ面積の縮小が達成される。

【００３３】また、本発明のモデム装置の一態様は、第
１の態様〜第６の態様のいずれかのデータ転送装置を搭
載している。

【００３４】これにより、従来よりも小型のモデム装置
が得られる。

【００３５】以下、より具体的な本発明の実施の形態に
ついて、図面を参照して説明する。

【００３６】（実施の形態１）図１は本実施の形態にか
かるデータ転送装置のブロック図であり、図６はそのデ
ータ転送装置が使用されるモデム装置のブロック図であ
る。図１および図６において、同じ部分には同じ参照符
号を付してある。

【００３７】まず、図６に示されるモデム装置の構成の
概要について説明する。モデム装置４０は、シリアルイ
ンタフェース（Ｉ／Ｆ）４１と、ＣＰＵ４２と、ＤＳＰ
４３と、メモリ２８と、Ｄ／ＡコンバータおよびＡ／Ｄ
コンバータ４４と、回線制御ユニット（ＮＣＵ）４５
と、を有する。ＣＰＵ４２とＤＳＰ４３はＩＣ化（ワン
チップ化）されている。

【００３８】ＤＳＰ４３は、タイマ４４と、入出力イン
タフェース（Ｉ／Ｏ）４５，４６と、割り込み要求受付
部４７と、マイクロプログラム（μプログラム）により
制御されるプロセッサであるＤＳＰコア４８と、シリア
ルデータインタフェース（Ｉ／Ｆ）２７と、ＤＭＡコン
トローラ１と、を具備する。メモリ２８は、アドレスバ
ス２９およびデータバス３０を介して、ＤＳＰコア４８
およびＤＭＡコントローラ１が共にアクセスできるメモ
リである。

【００３９】以下、ＤＭＡコントローラ１がＤＭＡ転送
要求を受けて、シリアルデータインタフェース（Ｉ／
Ｆ）２７の予め決められている領域（メモリ領域）から
データを読み出し、メモリ２８に書き込むことで、シリ
アルデータインタフェース（Ｉ／Ｆ）２７からメモリ２
８へのデータ転送を行う場合を想定して、説明する。

【００４０】図１に示すように、ＤＭＡコントローラ１
は、ＤＭＡ要求を受けて割り込み信号をプロセッサ（Ｄ
ＳＰコア）４８に送出するＤＭＡ要求受付部１１と、ソ
ースアドレス（転送元アドレス）を格納するソースアド
レスレジスタ１２と、ディステネーションアドレス（転
送先アドレス）を格納するディステネーションアドレス
レジスタ１３と、を有している。

【００４１】ここでは、「ソースアドレス（転送先アド
レス）」は、シリアルデータインタフェース（Ｉ／Ｆ）
２７における予め定められた領域のアドレスであり、
「ディステネーションアドレス（転送先アドレス）」
は、メモリ２８上の所定のアドレスである。

【００４２】一方、プロセッサ（ＤＳＰコア）４８は、
割り込み要求受付部２１と、シーケンサ２２と、マイク
ロＲＯＭ（ファームウエアとしてのマイクロプログラ
ム）２３と、マイクロ命令を一時的にストアするマイク
ロレジスタ２４と、バス制御部２５と、データレジスタ
２６と、を有している。

【００４３】マイクロＲＯＭ２３には、ＤＭＡ転送処理
を行うためのマイクロ命令も書き込まれている。マイク
ロプログラムは柔軟性に富み、かつプロセッサは本来的
にデータのＩ／Ｏ機能をもつので、このようなマイクロ
命令の追加は極めて少量ですみ、しかも簡単に行うこと
ができる。

【００４４】また、バス制御部２５は、マイクロレジス
タ２４から出力されるマイクロ命令に従ってソースアド
レスレジスタ１２およびディステネーションアドレスレ
ジスタ１３に、データの転送タイミングを示す信号を送
出する。このバス制御部２５は、自らアドレスバス２９
にアドレスを出力することもできる。

【００４５】次に、このような構成をもつデータ転送装
置の動作を説明する。

【００４６】ＤＭＡ要求は、ＤＭＡコントローラ１１の
ＤＭＡ要求受付部１１に入力される。このＤＭＡ要求受
付部１１にはコントロールレジスタ（不図示）が設けら
れていて、ＤＭＡ要求を受け付けるか否かを適宜設定で
きるようになっている。コントロールレジスタがＤＭＡ
転送を受け付けるモードに設定されている場合には、外
部からの要求に応じて割り込み要求をオンさせる。

【００４７】割り込み要求を受けた、プロセッサ４８の
割り込み要求受付部２１は、その他の要求との間で優先
順位の比較を行い、シーケンサ２２に対して割り込み要
求をオンする。

【００４８】シーケンサ２２は、通常の命令シーケンス
の処理における、割り込み許可可能なタイミングでＤＭ
Ａ転送処理ルーチンにジャンプする。マイクロＲＯＭ２
３に格納されているＤＭＡ転送処理を行うマイクロプロ
グラムは、まず、ソースアドレスレジスタ１２に対して
アドレスの出力を許可し、続いて、データ読み出しのた
めのバスサイクル（リードサイクル）を実行して、シリ
アルデータインタフェース（Ｉ／Ｆ）２７から出力され
たデータを、一旦、データレジスタ２６に蓄積する。

【００４９】所定のリードサイクルが終了すると、バス
制御部２５は、続いて、ディステネーションアドレスレ
ジスタ１３に対してアドレスの出力を許可し、一連のデ
ータ書き込みのためのバスサイクル（ライトアクセス）
を実行して、データレジスタ２６に蓄積されていたデー
タを、メモリ２８に書き込む。このようにして、シリア
ルデータインタフェース（Ｉ／Ｆ）２７からメモリ２８
へのデータ転送が実行される。

【００５０】以上の説明で明らかなように、本実施の形
態では、ＤＭＡコントローラ１は、基本的にはアドレス
を生成するだけであり、ＤＭＡの一連のシーケンスを制
御する必要がなく、また、転送データを一時的にストア
するためのデータバッファも不要である。すなわち、Ｄ
ＭＡコントローラの負荷が小さくなってハードウエア量
の削減が可能となり、ＩＣ化に有利となる。

【００５１】図７に比較例として、従来構成のＤＭＡコ
ントローラを示す。図７において、図１と共通する箇所
には同じ符号を付してある。図７の比較例の場合、ＤＭ
Ａコントローラには、シーケンス制御部（シーケンサ）
１４と、バス制御部１５と、データレジスタ１６が必要
であり、ハードウエア量がかなり多い。実際には、この
ような機能はプロセッサ側にもあり、機能の重複が生じ
る。

【００５２】本実施の形態では、ＤＭＡ転送時にも、プ
ロセッサのマイクロプログラムに基本的なＩ／Ｏシーケ
ンスを制御させることにより、ＤＭＡコントローラの負
荷がかなり軽減し、ＩＣのチップ面積の削減に有効であ
る。そして、ＩＣのスケールダウンにより、図６のモデ
ム装置４０のスリム化も達成される。

【００５３】（実施の形態２）図２は、本発明の実施の
形態２にかかるデータ転送装置の特徴的構成を示すブロ
ック図である。

【００５４】本実施の形態では、図１の構成に加えて、
ＤＭＡ転送の終了を、マイクロプログラムを用いてソフ
トウエア的に判断するための構成を追加してある。図２
では、図１の主要な構成は省略されている。

【００５５】本実施の形態では、ＤＭＡ転送に先立ち、
ＤＭＡコントローラ１内の転送バイト数カウンタ３０に
転送データのバイト数を設定しておく。

【００５６】プロセッサ４８内のマイクロレジスタ２４
にＤＭＡ処理の命令が出現することによってＤＭＡが実
行されるが、その実行のたびに、ＤＭＡコントローラ１
に設けられた転送バイト数カウンタ３０がデクリメント
される。デクリメントの結果、転送バイト数が終了する
と、転送バイト数カウンタ３０のカウント値がゼロにな
ったことをプロセッサ側のシーケンサ２２が検知し、Ｄ
ＭＡ転送を終了する。

【００５７】つまり、シーケンサ２２は、割り込み要求
受付部２１からの割り込み要求が継続していることと、
転送バイト数カウンタ３０が終了していないことを確認
してＤＭＡ転送を継続し、ＤＭＡ要求が無くなるか、転
送バイト数カウンタ３０のカウント値がゼロになったこ
とを確認すると、ＤＭＡ転送を終了する。

【００５８】ＤＭＡ転送のモードには、シングル転送モ
ード（所定の転送サイクル１回でデータ転送が終了する
モード）とバースト転送モード（複数回の転送サイクル
を繰り返すモード）があるが、いずれのモードの場合に
も、基本的な転送の継続／終了の判断は同じであり、本
実施の形態の方法を適用できる。

【００５９】どれだけのバイト数のデータを転送するか
はＤＭＡ転送処理に固有の事項であり、転送の継続／終
了をすべてマイクロプログラムに任せると、ソフトウエ
アの負担が大きくなる。したがって、本実施の形態で
は、簡単なカウンタをＤＭＡコントローラ１側に付加
し、そのカウント値の変化をソフトウエアで検知するこ
とによってＤＭＡの継続／終了を判断する構成としてい
る。

【００６０】（実施の形態３）図３は、実施の形態３に
かかるデータ転送装置の特徴的構成を示すブロック図で
ある。

【００６１】本実施の形態の特徴は、図２におけるＤＭ
Ａコントローラ側に継続回数カウンタ３１を追加し、ま
た、プロセッサ側に、転送バイト数カウンタ３０および
継続転送回数カウンタ３１の出力をシーケンサ２２に伝
達するためのゲート（オアゲート）３２を設けたことで
ある。

【００６２】バーストモードのＤＭＡ転送の場合、プロ
セッサがＤＭＡ処理に占有される期間が過度に長くな
り、その間、通常のプログラムの処理がまったくなされ
ないという弊害が生じる可能がある。そこで、本実施の
形態では、バーストモードの利点を活かしつつ、他のプ
ログラムの実行を確保するべく、ＤＭＡ転送を複数回に
分割して行うことができるようにした。

【００６３】継続転送回数カウンタ３１には、分割され
た１回分のバースト転送において、基本の転送サイクル
を何回実行するかを示す数値を設定する。つまり、継続
転送回数カウンタ３１の設定値によって、継続して転送
できるデータ量の上限が決まることになる。そして、継
続転送回数レジスタ３１に設定された回数の転送が行わ
れると、ＤＭＡ転送が一旦、終了する。

【００６４】すなわち、前掲の実施の形態で説明したよ
うに、プロセッサ４８におけるシーケンサ２２は、基本
的にはＤＭＡ要求がなくなるか、転送バイト数カウンタ
３０に設定されたバイト数のデータ転送が終了か、のい
ずかの場合にＤＭＡ処理を終了する。但し、本実施の形
態では、ＤＭＡ転送処理の実行と共に、継続転送カウン
タ３１もデクリメントされていき、この継続転送カウン
タのカウント値がゼロとなると、１回分の転送が終了
し、シーケンサ２２はＤＭＡ転送の処理ルーチンを脱し
て、一旦、ＤＭＡ処理を終了する。

【００６５】そして、他のプログラムの実行に移行し、
その後、ＤＭＡ要求を受けつけることができるタイミン
グで、再び、ＤＭＡ処理のルーチンにジャンプしてＤＭ
Ａ処理を実行する。

【００６６】継続転送回数カウンタ３１に設定する回数
を多くすると、ＤＭＡ転送は効率よく行われるが、他の
プログラムの処理が止まる時間が長くなる。少ない回数
を設定した場合には、ＤＭＡ転送の効率は低下するが、
他のプログラムの処理が止まる時間が短くなる。したが
って、継続転送回数レジスタ３１の設定値を調整するこ
とによって、通常のプログラムによるプロセッサの占有
率とＤＭＡ転送処理のためのプロセッサの占有率とを調
整することが可能となる。

【００６７】以上説明した、３つの実施の形態から明ら
かなように、ＤＭＡ転送処理は大別して、転送元からの
データのリード，転送先へのデータのライトおよび転送
の継続／終了判断の、３つのサイクルからなることがわ
かる。

【００６８】図１〜図３に記載のデータ転送装置におけ
る、ＤＭＡ転送の基本的な動作タイミングを図４に示
す。

【００６９】すなわち、ＤＭＡコントローラ１がＤＭＡ
要求を受け付けると（時刻ｔ１）、プロセッサ４８にお
いて割り込み要求が発生する（時刻ｔ２）。続いて、ソ
ースアドレスレジスタ１２から読み出しアドレスが出力
されてデータのリードサイクルが実行される（時刻ｔ３
〜ｔ４）。次に、ディステネーションアドレスレジスタ
１３からライトアドレスが出力されてデータのライトサ
イクルが実行される（時刻ｔ４〜ｔ５）。その後、プロ
セッサ側のシーケンサ２２は、ＤＭＡコントローラ１が
内蔵するカウンタのカウント値の信号（継続判定用信
号）に基づき、ＤＭＡ転送を継続するか否を判定する
（時刻ｔ５〜ｔ６）。

【００７０】このようなＤＭＡ転送処理によれば、ＤＭ
Ａコントローラは主に、ＤＭＡ処理に必要な情報の提供
をし、一方、プロセッサ側は、メモリの基本的なリード
・ライトシーケンスを忠実に実行するようになってお
り、ＤＭＡコントローラとプロセッサの双方の能力がバ
ランスよく発揮されている。さらに、ＤＭＡ転送の継続
判定も、カウンタを用いた簡素化された構成によって容
易に行える。よって、装置の小型化が無理なく達成され
る。

【００７１】（実施の形態４）図５は、実施の形態４に
かかるデータ転送装置のブロック図である。

【００７２】本実施の形態の特徴は、ＤＭＡコントロー
ラ１側に、複数のＤＭＡ要求が競合した場合における調
整機能を設けたことである。

【００７３】すなわち、ＤＭＡコントローラ１のＤＭＡ
要求受付部１１には、優先順位判定回路２９が設けられ
ている。この優先順位判定回路２９は、複数のＤＭＡ要
求（DREQ1〜DREQ4）が競合する場合には、あらかじめ定
められている優先順位に従って処理順をハードウエア的
に決定する。

【００７４】また、本実施の形態では、複数のＤＭＡ要
求（DREQ1〜DREQ4）に対応して、ソースアドレスレジス
タおよびディステネーションアドレスレジスタが複数チ
ャネル用意されている（参照符号１２ａ〜１２ｄおよび
参照符号１３ａ〜１３ｄ）。そして、各チャネルのアド
レス信号のうちの一つがセレクタ１７ａ，１７ｂによっ
て選択されるようになっている。セレクタ１７ａ，１７
ｂはそれぞれ、優先順位判定回路２９の判定結果に対応
したチャネルを選択する。なお、参照符号１８，１９は
タイミング調整用のバッファ回路（例えば、トライステ
ートバッファ）である。このバッファ回路１８，１９の
データ出力タイミングは、プロセッサ４８側のバス制御
部２５によって制御される。

【００７５】ＤＭＡ要求が競合した場合のチャネルの切
り替えは、ＤＭＡコントローラ側のハードウエアで実現
されるため、プロセッサ側のマイクロプログラムのステ
ップ数は増大せず、また、プロセッサ側に特別な回路を
付加する必要もない。したがって、本実施の形態によれ
ば、ＤＭＡコントローラのハードウエア量の削減に加え
て、ＤＭＡ要求の競合にも対処できるようになり、シス
テム全体として効率的な処理を行える。

【００７６】本発明のデータ転送装置は、ＤＭＡコント
ローラのハードウエア量が少ないことからプロセッサと
共にＩＣ化した場合にチップ面積を削減でき、図６のモ
デム装置に搭載することによって、モデム装置のいっそ
うの小型化が実現される。

【００７７】

【発明の効果】以上説明したように本発明によれば、Ｄ
ＭＡに必要な情報をＤＭＡコントローラから供給すると
共に、ＤＭＡ転送のための基本的なシーケンスはプロセ
ッサ側のマイクロプログラムにより制御するようにした
ことによって、プロセッサ側に特別な回路を付加するこ
となく、ＤＭＡコントローラのハードウエア量を削減で
き、装置を小型化できるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかるデータ転送装置
のブロック図

【図２】本発明の実施の形態２にかかるデータ転送装置
のブロック図

【図３】本発明の実施の形態３にかかるデータ転送装置
のブロック図

【図４】本発明のデータ転送装置における基本的なＤＭ
Ａ転送動作のタイミング図

【図５】本発明の実施の形態４にかかるデータ転送装置
のブロック図

【図６】モデム装置の基本的な構成を示すブロック図

【図７】比較例のデータ転送装置のブロック図

【符号の説明】

１ＤＭＡコントローラ１１ＤＭＡ要求受付部１２ソースアドレスレジスタ１３ディステネーションアドレスレジスタ２１割り込み要求受付部２２シーケンサ２３マイクロＲＯＭ２４マイクロレジスタ２５バス制御部２６データレジスタ２７シリアルインタフェース２８メモリ４８プロセッサ（ＤＳＰコア）

Claims

【特許請求の範囲】

【請求項１】ＤＭＡコントローラがマイクロプログラ
ム制御のプロセッサにバスの使用権を要求してＤＭＡ転
送を行う場合に、ＤＭＡ転送のシーケンスを前記プロセ
ッサにおける前記マイクロプログラムで制御すると共
に、ＤＭＡ転送に必要なアドレス情報の供給は前記ＤＭ
Ａコントローラが行うことを特徴とするデータ転送方
法。
【請求項２】前記ＤＭＡコントローラは、所定のバイ
ト数のデータの転送が終了したことを示す信号を前記プ
ロセッサに供給し、この信号を受けて前記プロセッサ
は、ＤＭＡ転送の終了を前記マイクロプログラムにより
判断することを特徴とする請求項１記載のデータ転送方
法。
【請求項３】前記ＤＭＡコントローラは、バーストモ
ードによるデータ転送を複数回に分割して行う場合の、
１回分のバースト転送の終了を示す信号をプロセッサに
供給し、この信号を受けて前記プロセッサは、ＤＭＡ転
送処理の一時的中断を前記マイクロプログラムにより判
断することを特徴とする請求項１または請求項２記載の
データ転送方法。
【請求項４】前記ＤＭＡコントローラは、複数のＤＭ
Ａ転送要求がある場合に、各要求の優先順位を決定して
その優先順位にしたがって前記アドレス情報を供給する
ことを特徴とする請求項１〜請求項３のいずれかに記載
のデータ転送方法。
【請求項５】転送元のメモリ領域から読み出された転
送データは、一旦、前記プロセッサのデータレジスタに
蓄積され、その後、転送先のメモリ領域に書き込まれる
ことを特徴とする請求項１〜請求項４のいずれかに記載
のデータ転送方法。
【請求項６】ＤＭＡ転送に必要なアドレス情報を出力
するＤＭＡコントローラと、ＤＭＡ転送のシーケンスを
マイクロプログラムで制御するプロセッサとを具備する
ことを特徴とするデータ転送装置。
【請求項７】前記ＤＭＡコントローラは、ＤＭＡ要求
を受けて前記プロセッサに割り込み要求を送出するＤＭ
Ａ要求受付手段と、転送元のアドレスおよび転送先のア
ドレスを記憶するアドレスレジスタとを有し、前記プロ
セッサは、マイクロ命令を格納するＲＯＭと、前記マイ
クロ命令の実行を制御するシーケンサと、前記マイクロ
命令にしたがって、転送元からの転送データのリードお
よび転送先へのライトに関するバスアクセスを制御する
バス制御手段と、転送元からリードされた前記転送デー
タを一時的に格納するデータレジスタと、を有すること
を特徴とする請求項６記載のデータ転送装置。
【請求項８】前記ＤＭＡコントローラはさらに、転送
データのバイト数を設定するバイト数カウンタを有し、
このバイト数カウンタのカウント値は、ＤＭＡ転送の継
続判定用の信号として前記プロセッサの前記シーケンサ
に供給されることを特徴とする請求項６または請求項７
記載のデータ転送装置。
【請求項９】前記ＤＭＡコントローラはさらに、バー
ストモードによるデータ転送を複数回に分割して行う場
合の、１回分の転送量を設定する転送量設定カウンタを
有し、この転送量設定カウンタのカウント情報に基づい
て、前記プロセッサは１回分のバースト転送が終了する
毎にＤＭＡ転送処理を一時的に終了することを特徴とす
る請求項６〜請求項８のいずれかに記載のデータ転送装
置。
【請求項１０】前記ＤＭＡコントローラはさらに、複
数のＤＭＡ転送要求があった場合に、それらの要求の実
行順を決定する優先順位決定手段と、実行しようとする
ＤＭＡ要求に対応した転送元および転送先アドレスを選
択的に出力するセレクタと、を具備することを特徴とす
る請求項６〜請求項９のいずれかに記載のデータ転送装
置。
【請求項１１】前記ＤＭＡコントローラおよび前記プ
ロセッサはワンチップ化されていることを特徴とする請
求項６〜請求項１０のいずれかに記載のデータ転送装
置。
【請求項１２】請求項６〜請求項１１のいずれかに記
載のデータ転送装置を搭載したモデム装置。