JPH0619817A - 通信プロセッサ - Google Patents
通信プロセッサInfo
- Publication number
- JPH0619817A JPH0619817A JP4195857A JP19585792A JPH0619817A JP H0619817 A JPH0619817 A JP H0619817A JP 4195857 A JP4195857 A JP 4195857A JP 19585792 A JP19585792 A JP 19585792A JP H0619817 A JPH0619817 A JP H0619817A
- Authority
- JP
- Japan
- Prior art keywords
- data
- dma
- communication
- data transfer
- communication processor
- Prior art date
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- Pending
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- Bus Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【目的】 データ転送における通信スループットが高い
通信プロセッサを提供する。 【構成】 通信制御プログラムを実行することにより通
信制御動作を行なう通信プロセッサにおいて、前記プロ
グラムの介在無しに、ダイレクト・メモリ・アクセス
（ＤＭＡ）によるデータ転送を制御するＤＭＡタイミン
グ・コントローラ１７を設ける。このＤＭＡタイミング
・コントローラ１７では、ＤＭＡの実行に必要な管理デ
ータを通信プロセッサのメモリ５に読み込み、その管理
データに基づきアドレス・バスおよびコントロール・バ
スを制御してデータ転送を行ない、データ転送に連動し
て、メモリ５に読み込んだ管理データの更新を行ない、
データ転送の終了を判断して、必要な管理データの保存
を制御する。
通信プロセッサを提供する。 【構成】 通信制御プログラムを実行することにより通
信制御動作を行なう通信プロセッサにおいて、前記プロ
グラムの介在無しに、ダイレクト・メモリ・アクセス
（ＤＭＡ）によるデータ転送を制御するＤＭＡタイミン
グ・コントローラ１７を設ける。このＤＭＡタイミング
・コントローラ１７では、ＤＭＡの実行に必要な管理デ
ータを通信プロセッサのメモリ５に読み込み、その管理
データに基づきアドレス・バスおよびコントロール・バ
スを制御してデータ転送を行ない、データ転送に連動し
て、メモリ５に読み込んだ管理データの更新を行ない、
データ転送の終了を判断して、必要な管理データの保存
を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送において通
信制御の役割を果す通信プロセッサに関し、特に、デー
タ転送のスループットを高めるように構成したものであ
る。
信制御の役割を果す通信プロセッサに関し、特に、デー
タ転送のスループットを高めるように構成したものであ
る。
【０００２】
【従来の技術】通信プロセッサは、データ伝送におい
て、データ処理系で処理されたデータを伝送系に送り込
んだり、伝送系から受信したデータをデータ処理系に送
り込んだりする場合に、通常の通信制御の他に、伝送誤
り制御やＣＰＵのメモリ上へのデータ転送制御等、各種
の通信制御機能を果している。
て、データ処理系で処理されたデータを伝送系に送り込
んだり、伝送系から受信したデータをデータ処理系に送
り込んだりする場合に、通常の通信制御の他に、伝送誤
り制御やＣＰＵのメモリ上へのデータ転送制御等、各種
の通信制御機能を果している。
【０００３】この通信プロセッサは、動作命令プログラ
ムを格納するＲＯＭ、ワークエリアとなるＲＡＭ、およ
び、データ処理系の８ビット・パラレル信号を伝送系の
１ビット・シリアル信号に直−並列変換する通信ＬＳＩ
等とバスを介して結合し、通信装置として機能する。
ムを格納するＲＯＭ、ワークエリアとなるＲＡＭ、およ
び、データ処理系の８ビット・パラレル信号を伝送系の
１ビット・シリアル信号に直−並列変換する通信ＬＳＩ
等とバスを介して結合し、通信装置として機能する。
【０００４】従来の通信プロセッサは、図７に示すよう
に、現在取り込んで実行中の命令（または次回に取り込
んで実行すべき命令）の格納されているＲＯＭアドレス
を示すプログラム・カウンタ（ＰＣ）１と、取り込んだ
命令を格納するインストラクション・レジスタ（ＩＲ）
２と、プロセッサの状態を示すステータス・レジスタ
（ＳＲ）３と、ＲＡＭに最後に入れたデータを最初に取
り出すことを可能とするスタック・ポインタ（ＳＰ）４
と、プロセッサ内部のワーク・エリアである複数の汎用
レジスタ５と、加算・減算・論理演算を行なう算術論理
演算装置（ＡＬＵ）６と、インストラクション・レジス
タ２の読み込んだ命令を解釈するインストラクション・
デコーダ（ＩＤ）７と、インストラクション・デコーダ
７のデコード信号に応じてプロセッサ内部の各ブロック
に対してコントロール信号を出力するタイミング・コン
トローラ８と、アドレス・データを格納するアドレス・
バッファ９とを備えている。
に、現在取り込んで実行中の命令（または次回に取り込
んで実行すべき命令）の格納されているＲＯＭアドレス
を示すプログラム・カウンタ（ＰＣ）１と、取り込んだ
命令を格納するインストラクション・レジスタ（ＩＲ）
２と、プロセッサの状態を示すステータス・レジスタ
（ＳＲ）３と、ＲＡＭに最後に入れたデータを最初に取
り出すことを可能とするスタック・ポインタ（ＳＰ）４
と、プロセッサ内部のワーク・エリアである複数の汎用
レジスタ５と、加算・減算・論理演算を行なう算術論理
演算装置（ＡＬＵ）６と、インストラクション・レジス
タ２の読み込んだ命令を解釈するインストラクション・
デコーダ（ＩＤ）７と、インストラクション・デコーダ
７のデコード信号に応じてプロセッサ内部の各ブロック
に対してコントロール信号を出力するタイミング・コン
トローラ８と、アドレス・データを格納するアドレス・
バッファ９とを備えている。
【０００５】さらに、信号の伝送系統として、内部バス
10と、通信ＬＳＩやＲＡＭに対し、データのリードやラ
イトを行なうための信号（リード信号、ライト信号）を
出力するコントロール・バス・インタフェース11と、ア
ドレス信号を出力するアドレス・バス・インタフェース
12と、外部からの割り込み信号を検出し、それをタイミ
ング・コントローラ８へ通知する割り込み端子13と、バ
スのアビトレーション（バス調停：バスの占有権の制
御）を行なうバス制御インタフェース14と、データを出
力するデータ・バス・インタフェース15と、クロック等
その他の入出力信号のインタフェース16とを備えてい
る。
10と、通信ＬＳＩやＲＡＭに対し、データのリードやラ
イトを行なうための信号（リード信号、ライト信号）を
出力するコントロール・バス・インタフェース11と、ア
ドレス信号を出力するアドレス・バス・インタフェース
12と、外部からの割り込み信号を検出し、それをタイミ
ング・コントローラ８へ通知する割り込み端子13と、バ
スのアビトレーション（バス調停：バスの占有権の制
御）を行なうバス制御インタフェース14と、データを出
力するデータ・バス・インタフェース15と、クロック等
その他の入出力信号のインタフェース16とを備えてい
る。
【０００６】この装置では、通信制御プログラムを格納
するＲＯＭから、プログラム・カウンタ１の表示するア
ドレスの命令をインストラクション・レジスタ２に取り
込み、その命令をインストラクション・デコーダ７で解
釈し、タイミング・コントローラ８から、命令に基づく
制御信号を各種レジスタ、算術論理演算装置６およびバ
ス等に送ることにより通信制御プログラムの実行を行な
っている。
するＲＯＭから、プログラム・カウンタ１の表示するア
ドレスの命令をインストラクション・レジスタ２に取り
込み、その命令をインストラクション・デコーダ７で解
釈し、タイミング・コントローラ８から、命令に基づく
制御信号を各種レジスタ、算術論理演算装置６およびバ
ス等に送ることにより通信制御プログラムの実行を行な
っている。
【０００７】こうした手順は、データ転送の制御におい
ても同じであり、通信ＬＳＩで受信し、直−並列変換し
たデータをＲＡＭにデータ転送したり、逆に、ＲＡＭに
一時記憶しているデータを送信するために通信ＬＳＩに
データ転送する場合にも、通信ＬＳＩからのデータ転送
の要求に応じて、データ転送のプログラムが実行され、
転送先のアドレスの算出やデータ転送の終了の判断等、
全て各プログラムの実行を通じて決められる。
ても同じであり、通信ＬＳＩで受信し、直−並列変換し
たデータをＲＡＭにデータ転送したり、逆に、ＲＡＭに
一時記憶しているデータを送信するために通信ＬＳＩに
データ転送する場合にも、通信ＬＳＩからのデータ転送
の要求に応じて、データ転送のプログラムが実行され、
転送先のアドレスの算出やデータ転送の終了の判断等、
全て各プログラムの実行を通じて決められる。
【０００８】
【発明が解決しようとする課題】しかし、このような手
順を採る場合には、１つのデータを転送するために複数
の命令を実行することが必要になり、通信スループット
の向上が阻害されるという問題点がある。
順を採る場合には、１つのデータを転送するために複数
の命令を実行することが必要になり、通信スループット
の向上が阻害されるという問題点がある。
【０００９】本発明は、このような問題点を解決するも
のであり、データ転送における通信スループットが高い
通信プロセッサを提供することを目的としている。
のであり、データ転送における通信スループットが高い
通信プロセッサを提供することを目的としている。
【００１０】
【課題を解決するための手段】そこで、本発明では、通
信制御プログラムを実行することにより通信制御動作を
行なう通信プロセッサにおいて、前記プログラムの介在
無しに、ダイレクト・メモリ・アクセス（ＤＭＡ）によ
るデータ転送を制御するＤＭＡタイミング・コントロー
ラを設けている。
信制御プログラムを実行することにより通信制御動作を
行なう通信プロセッサにおいて、前記プログラムの介在
無しに、ダイレクト・メモリ・アクセス（ＤＭＡ）によ
るデータ転送を制御するＤＭＡタイミング・コントロー
ラを設けている。
【００１１】
【作用】このＤＭＡタイミング・コントローラでは、Ｄ
ＭＡの実行に必要な管理データを通信プロセッサのメモ
リに読み込み、その管理データに基づきアドレス・バス
およびコントロール・バスを制御してデータ転送を行な
い、データ転送に連動して、メモリに読み込んだ管理デ
ータの更新を行ない、データ転送の終了を判断して、必
要な管理データの保存を制御する。
ＭＡの実行に必要な管理データを通信プロセッサのメモ
リに読み込み、その管理データに基づきアドレス・バス
およびコントロール・バスを制御してデータ転送を行な
い、データ転送に連動して、メモリに読み込んだ管理デ
ータの更新を行ない、データ転送の終了を判断して、必
要な管理データの保存を制御する。
【００１２】
【実施例】本発明の実施例における通信プロセッサは、
図１に示すように、ＤＭＡの実行においてプロセッサ内
部の各ブロックにコントロール信号を出力するＤＭＡタ
イミング・コントローラ17と、外部からのＤＭＡ開始要
求の信号が入力するＤＭＡインタフェース18とを備えて
いる。その他の構成は、従来の装置（図７）と変わりが
ない。
図１に示すように、ＤＭＡの実行においてプロセッサ内
部の各ブロックにコントロール信号を出力するＤＭＡタ
イミング・コントローラ17と、外部からのＤＭＡ開始要
求の信号が入力するＤＭＡインタフェース18とを備えて
いる。その他の構成は、従来の装置（図７）と変わりが
ない。
【００１３】また、この通信プロセッサは、図６に示す
ように、通信制御プログラムを格納するＲＯＭ21と、ワ
ークエリアとなるＲＡＭ22と、通信ＬＳＩ23とをバスで
結んで、通信装置を構成する。
ように、通信制御プログラムを格納するＲＯＭ21と、ワ
ークエリアとなるＲＡＭ22と、通信ＬＳＩ23とをバスで
結んで、通信装置を構成する。
【００１４】この通信プロセッサ20は、従来の装置と同
じ手順で通信制御プログラムを実行することによって各
種の通信制御動作を行なうことができるが、その他に、
プログラムの介在無しにＤＭＡによるデータ転送を行な
うことが可能である。
じ手順で通信制御プログラムを実行することによって各
種の通信制御動作を行なうことができるが、その他に、
プログラムの介在無しにＤＭＡによるデータ転送を行な
うことが可能である。
【００１５】このＤＭＡによるデータ転送は、通信ＬＳ
Ｉ23から出力されたＤＭＡ要求の外部信号がＤＭＡイン
タフェース18に入力し、そこから信号（ＤＭＡＲＱ１）
がＤＭＡタイミング・コントローラ17に送出されたり、
あるいは、命令を解釈したインストラクション・デコー
ダ７からＤＭＡ指令の信号（ＤＭＡＲＱ２）が出力さ
れ、それがＤＭＡタイミング・コントローラ17に入力し
たときに開始される。
Ｉ23から出力されたＤＭＡ要求の外部信号がＤＭＡイン
タフェース18に入力し、そこから信号（ＤＭＡＲＱ１）
がＤＭＡタイミング・コントローラ17に送出されたり、
あるいは、命令を解釈したインストラクション・デコー
ダ７からＤＭＡ指令の信号（ＤＭＡＲＱ２）が出力さ
れ、それがＤＭＡタイミング・コントローラ17に入力し
たときに開始される。
【００１６】ＤＭＡタイミング・コントローラ17の制御
の下に、プログラムを必要とせずに、ＤＭＡに要するデ
ータ（管理データ）がＲＡＭ22から汎用レジスタ５に読
み込まれる。そのため、ＲＡＭ22は、データ転送のソー
ス側の開始アドレス、ディスティネーション側の開始ア
ドレス、ＤＭＡ終了までに送るべきデータ転送数、ＤＭ
Ａの形態を決めるコントロール・データ等、ＤＭＡに必
要なデータを格納しており、また、ＤＭＡ終了時には保
存が必要なデータの格納領域を提供する。
の下に、プログラムを必要とせずに、ＤＭＡに要するデ
ータ（管理データ）がＲＡＭ22から汎用レジスタ５に読
み込まれる。そのため、ＲＡＭ22は、データ転送のソー
ス側の開始アドレス、ディスティネーション側の開始ア
ドレス、ＤＭＡ終了までに送るべきデータ転送数、ＤＭ
Ａの形態を決めるコントロール・データ等、ＤＭＡに必
要なデータを格納しており、また、ＤＭＡ終了時には保
存が必要なデータの格納領域を提供する。
【００１７】ＤＭＡタイミング・コントローラ17は、汎
用レジスタ５に読み込んだデータの内容に応じ、アドレ
ス・バス・インタフェース12およびコントロール・バス
・インタフェース11を通じて、アドレス・バスおよびコ
ントロール・バスを制御しながらデータを転送し、汎用
レジスタ５や算術論理演算装置６等にコントロール信号
を送って汎用レジスタ５のデータの更新を行ない、デー
タ転送数または予め決められたデータの検出によりＤＭ
Ａの終了を判断し、保存が必要なデータのＲＡＭ22への
書き込みを実行する。
用レジスタ５に読み込んだデータの内容に応じ、アドレ
ス・バス・インタフェース12およびコントロール・バス
・インタフェース11を通じて、アドレス・バスおよびコ
ントロール・バスを制御しながらデータを転送し、汎用
レジスタ５や算術論理演算装置６等にコントロール信号
を送って汎用レジスタ５のデータの更新を行ない、デー
タ転送数または予め決められたデータの検出によりＤＭ
Ａの終了を判断し、保存が必要なデータのＲＡＭ22への
書き込みを実行する。
【００１８】このＤＭＡによるデータ転送の動作を図
２、図３、図４および図５のフローチャートに基づいて
説明する。
２、図３、図４および図５のフローチャートに基づいて
説明する。
【００１９】ＤＭＡＲＱ１またはＤＭＡＲＱ２が、ＤＭ
Ａタイミング・コントローラ17に入力して、ＤＭＡがス
タートし、先ず、ＤＭＡの実行に必要なデータがＲＡＭ
22から汎用レジスタ５に読み込まれる（ステップ１）。
この動作は、具体的には、ステップ11からステップ14の
手順（図３）に従って行なわれる。
Ａタイミング・コントローラ17に入力して、ＤＭＡがス
タートし、先ず、ＤＭＡの実行に必要なデータがＲＡＭ
22から汎用レジスタ５に読み込まれる（ステップ１）。
この動作は、具体的には、ステップ11からステップ14の
手順（図３）に従って行なわれる。
【００２０】ステップ11；ＲＡＭ22に格納されているＤ
ＭＡコントロール・データを汎用レジスタ５のＤ０に読
み込み、 ステップ12；ＲＡＭ22に格納されているソース側開始ア
ドレスを汎用レジスタ５のＤ１に読み込み、 ステップ13；ＲＡＭ22に格納されているディスティネー
ション側開始アドレスを汎用レジスタ５のＤ２に読み込
み、 ステップ14；ＲＡＭ22に格納されているデータ転送数を
汎用レジスタ５のＤ３に読み込む。
ＭＡコントロール・データを汎用レジスタ５のＤ０に読
み込み、 ステップ12；ＲＡＭ22に格納されているソース側開始ア
ドレスを汎用レジスタ５のＤ１に読み込み、 ステップ13；ＲＡＭ22に格納されているディスティネー
ション側開始アドレスを汎用レジスタ５のＤ２に読み込
み、 ステップ14；ＲＡＭ22に格納されているデータ転送数を
汎用レジスタ５のＤ３に読み込む。
【００２１】なお、読み込んだＤＭＡコントロール・デ
ータは、データを転送する毎にソース・アドレスおよび
ディスティネーション・アドレスを＋１ずつ増やし、デ
ータ転送数が予め指定した数に達するとＤＭＡを終了す
るような形態のＤＭＡを設定しているものとする。
ータは、データを転送する毎にソース・アドレスおよび
ディスティネーション・アドレスを＋１ずつ増やし、デ
ータ転送数が予め指定した数に達するとＤＭＡを終了す
るような形態のＤＭＡを設定しているものとする。
【００２２】ＲＡＭ22からのデータ読み込みに続いて、
データ転送と汎用レジスタ５のデータの更新とを行なう
（ステップ２）。この動作は、具体的には、ステップ21
からステップ25の手順（図４）に従って行なわれる。
データ転送と汎用レジスタ５のデータの更新とを行なう
（ステップ２）。この動作は、具体的には、ステップ21
からステップ25の手順（図４）に従って行なわれる。
【００２３】ステップ21；汎用レジスタ５のＤ１に格納
されているアドレスが指し示すソース側メモリのデータ
を汎用レジスタ５のＤ４に読み込み、 ステップ22；汎用レジスタ５のＤ２に格納されているア
ドレスが指し示す所へ汎用レジスタ５のＤ４のデータを
書き込む。
されているアドレスが指し示すソース側メモリのデータ
を汎用レジスタ５のＤ４に読み込み、 ステップ22；汎用レジスタ５のＤ２に格納されているア
ドレスが指し示す所へ汎用レジスタ５のＤ４のデータを
書き込む。
【００２４】これらの動作によってソース側からディス
ティネーション側へのデータ転送が完了する。
ティネーション側へのデータ転送が完了する。
【００２５】ステップ23；汎用レジスタ５のＤ１に格納
されているソース・アドレスを算術論理演算装置６で＋
１して再びＤ１に格納し、 ステップ24；汎用レジスタ５のＤ２に格納されているデ
ィスティネーション・アドレスを算術論理演算装置６で
＋１して再びＤ２に格納し、 ステップ25；汎用レジスタ５のＤ３に格納されているデ
ータ転送数を算術論理演算装置６で−１して再びＤ３に
格納する。
されているソース・アドレスを算術論理演算装置６で＋
１して再びＤ１に格納し、 ステップ24；汎用レジスタ５のＤ２に格納されているデ
ィスティネーション・アドレスを算術論理演算装置６で
＋１して再びＤ２に格納し、 ステップ25；汎用レジスタ５のＤ３に格納されているデ
ータ転送数を算術論理演算装置６で−１して再びＤ３に
格納する。
【００２６】次いで、ＤＭＡの終了条件を満たしている
かどうかを判断する（ステップ３）。これは、汎用レジ
スタ５のＤ３に格納されている値が０に達しているかど
うかによって判断され、０より大きい場合は、再度ステ
ップ２を繰り返す。
かどうかを判断する（ステップ３）。これは、汎用レジ
スタ５のＤ３に格納されている値が０に達しているかど
うかによって判断され、０より大きい場合は、再度ステ
ップ２を繰り返す。
【００２７】ステップ３において、データ転送の終了が
判断されると、保存を必要とする汎用レジスタ５のデー
タをＲＡＭ22に書き込む（ステップ４）。この動作は、
具体的には、ステップ41からステップ43の手順（図５）
によって行なわれる。
判断されると、保存を必要とする汎用レジスタ５のデー
タをＲＡＭ22に書き込む（ステップ４）。この動作は、
具体的には、ステップ41からステップ43の手順（図５）
によって行なわれる。
【００２８】ステップ41；汎用レジスタ５のＤ１に格納
されているソース・アドレスをＲＡＭ22に書き込み、 ステップ42；汎用レジスタ５のＤ２に格納されているデ
ィスティネーション・アドレスをＲＡＭ22に書き込み、 ステップ43；汎用レジスタ５のＤ３に格納されているデ
ータ転送の終了を示す０をＲＡＭ22に書き込む。
されているソース・アドレスをＲＡＭ22に書き込み、 ステップ42；汎用レジスタ５のＤ２に格納されているデ
ィスティネーション・アドレスをＲＡＭ22に書き込み、 ステップ43；汎用レジスタ５のＤ３に格納されているデ
ータ転送の終了を示す０をＲＡＭ22に書き込む。
【００２９】こうした手順を経て、ＤＭＡは終了する。
【００３０】この手順は、ＤＭＡコントロール・データ
の設定するＤＭＡの形態に応じて適宜変更される。
の設定するＤＭＡの形態に応じて適宜変更される。
【００３１】
【発明の効果】以上の実施例の説明から明らかなよう
に、本発明の通信プロセッサでは、ＤＭＡによるデータ
転送を行なうことにより通信スループットが向上し、通
信装置間の通信時間を短縮できると共に通信回線を効率
よく使用することができる。
に、本発明の通信プロセッサでは、ＤＭＡによるデータ
転送を行なうことにより通信スループットが向上し、通
信装置間の通信時間を短縮できると共に通信回線を効率
よく使用することができる。
【図１】本発明の通信プロセッサにおける一実施例の構
成を示すブロック図、
成を示すブロック図、
【図２】実施例の通信プロセッサにおける動作手順を示
すフローチャート、
すフローチャート、
【図３】実施例におけるデータの読み込み手順を示すフ
ローチャート、
ローチャート、
【図４】実施例におけるデータ転送と管理データの更新
手順を示すフローチャート、
手順を示すフローチャート、
【図５】実施例における管理データの書き込み手順を示
すフローチャート、
すフローチャート、
【図６】本発明の通信プロセッサを組み込んだ通信装置
のブロック図、
のブロック図、
【図７】従来の通信プロセッサを示すブロック図であ
る。
る。
【符号の説明】 １ プログラム・カウンタ ２ インストラクション・レジスタ ３ ステータス・レジスタ ４ スタック・ポインタ ５ 汎用レジスタ ６ 算術論理演算装置 ７ インストラクション・レジスタ ８ マイクロプロセッサ・タイミング・コントローラ ９ アドレス・バッファ 10 内部バス 11 コントロール・バス・インタフェース 12 アドレス・バス・インタフェース 13 割り込み端子 14 バス制御インタフェース 15 データ・バス・インタフェース 16 その他入出力信号インタフェース 17 ＤＭＡタイミング・コントローラ 18 ＤＭＡインタフェース 20 通信プロセッサ 21 ＲＯＭ 22 ＲＡＭ 23 通信ＬＳＩ
Claims (1)
- 【請求項１】 通信制御プログラムを実行することによ
り通信制御動作を行なう通信プロセッサにおいて、 前記プログラムの介在無しに、ダイレクト・メモリ・ア
クセス（ＤＭＡ）によるデータ転送を制御するＤＭＡタ
イミング・コントローラを設けたことを特徴とする通信
プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195857A JPH0619817A (ja) | 1992-07-01 | 1992-07-01 | 通信プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195857A JPH0619817A (ja) | 1992-07-01 | 1992-07-01 | 通信プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619817A true JPH0619817A (ja) | 1994-01-28 |
Family
ID=16348154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195857A Pending JPH0619817A (ja) | 1992-07-01 | 1992-07-01 | 通信プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342769B1 (ko) * | 2000-06-26 | 2002-07-02 | 박수열 | 통신용 프로세서의 메모리 액세스 제어 장치 |
-
1992
- 1992-07-01 JP JP4195857A patent/JPH0619817A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342769B1 (ko) * | 2000-06-26 | 2002-07-02 | 박수열 | 통신용 프로세서의 메모리 액세스 제어 장치 |
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