JPH05242009A - 直接メモリアクセス装置 - Google Patents
直接メモリアクセス装置Info
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- JPH05242009A JPH05242009A JP4539792A JP4539792A JPH05242009A JP H05242009 A JPH05242009 A JP H05242009A JP 4539792 A JP4539792 A JP 4539792A JP 4539792 A JP4539792 A JP 4539792A JP H05242009 A JPH05242009 A JP H05242009A
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- 230000015654 memory Effects 0.000 title claims abstract description 43
- 230000006870 function Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 7
- 230000008569 process Effects 0.000 claims abstract description 7
- 230000004044 response Effects 0.000 claims abstract description 5
- 230000000694 effects Effects 0.000 abstract description 2
- 239000013256 coordination polymer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 転送先装置に対してデータを処理した上で転
送しなければならない場合にＣＰＵによるデータ処理を
不要とし、ＣＰＵの負担低減を実現する。 【構成】 ＤＭＡ１８にデータ処理機能をもたせる。デ
ータ処理機能は、データ処理ブロック２２により実現さ
れる。データ処理ブロック２２は、データ読込みブロッ
ク２０によりメモリ１０から読み込まれたデータについ
て所定の処理を施した上でデータ書込みブロック２６に
供給し、データ書込みブロック２６はこれを転送先装置
２４に直接書き込む。ＤＭＡ制御ブロック２８は、ＣＰ
Ｕ１２からの指令に応じてこれらの動作を実行させると
共に、各ブロックの動作をパイプライン的に実行させ、
処理の迅速化を図る。 【効果】 ＣＰＵ１２がメモリ１０上のデータを処理し
さらに処理結果を一旦メモリ１０に格納する必要がない
ため、ＣＰＵ１２の負担が低減し処理速度が向上する。
送しなければならない場合にＣＰＵによるデータ処理を
不要とし、ＣＰＵの負担低減を実現する。 【構成】 ＤＭＡ１８にデータ処理機能をもたせる。デ
ータ処理機能は、データ処理ブロック２２により実現さ
れる。データ処理ブロック２２は、データ読込みブロッ
ク２０によりメモリ１０から読み込まれたデータについ
て所定の処理を施した上でデータ書込みブロック２６に
供給し、データ書込みブロック２６はこれを転送先装置
２４に直接書き込む。ＤＭＡ制御ブロック２８は、ＣＰ
Ｕ１２からの指令に応じてこれらの動作を実行させると
共に、各ブロックの動作をパイプライン的に実行させ、
処理の迅速化を図る。 【効果】 ＣＰＵ１２がメモリ１０上のデータを処理し
さらに処理結果を一旦メモリ１０に格納する必要がない
ため、ＣＰＵ１２の負担が低減し処理速度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置におい
て用いられる直接メモリアクセス装置（ＤＭＡ）の改良
に関する。
て用いられる直接メモリアクセス装置（ＤＭＡ）の改良
に関する。
【０００２】
【従来の技術】図３には、一般的なデータ処理装置の構
成が示されている。このデータ処理装置は、データを格
納するメモリ１０、データの処理及び装置全体の制御等
を実行するＣＰＵ１２、外部装置との入出力を実行する
Ｉ／Ｏ１４及びＤＭＡ１６をバスにより接続した構成で
ある。ＣＰＵ１２は、メモリ１０に格納されているデー
タ（プログラムその他の情報でもよい）を外部の転送先
装置に書き込む際、ＤＭＡ１６に指令を与える。ＤＭＡ
１６は、この指令に応じてメモリ１０を直接アクセス
し、得られたデータをＩ／Ｏ１４に書き込むことによっ
て外部の転送先装置にデータを転送する。すなわち、Ｄ
ＭＡ１６は、メモリ１０対Ｉ／Ｏ１４の間でデータを転
送する機能を有しており、さらにメモリ１０として複数
個のメモリを用いた場合にはメモリ対メモリの間のデー
タの転送を行う機能を有している。
成が示されている。このデータ処理装置は、データを格
納するメモリ１０、データの処理及び装置全体の制御等
を実行するＣＰＵ１２、外部装置との入出力を実行する
Ｉ／Ｏ１４及びＤＭＡ１６をバスにより接続した構成で
ある。ＣＰＵ１２は、メモリ１０に格納されているデー
タ（プログラムその他の情報でもよい）を外部の転送先
装置に書き込む際、ＤＭＡ１６に指令を与える。ＤＭＡ
１６は、この指令に応じてメモリ１０を直接アクセス
し、得られたデータをＩ／Ｏ１４に書き込むことによっ
て外部の転送先装置にデータを転送する。すなわち、Ｄ
ＭＡ１６は、メモリ１０対Ｉ／Ｏ１４の間でデータを転
送する機能を有しており、さらにメモリ１０として複数
個のメモリを用いた場合にはメモリ対メモリの間のデー
タの転送を行う機能を有している。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うにＤＭＡを用いて処理速度の高速化及びＣＰＵの負担
軽減を図った場合でも、データの転送以外の処理につい
てはＣＰＵが実行しているため、処理速度を向上させる
にはＣＰＵの動作速度を向上させなければならない。す
なわち、ＣＰＵの動作速度を決めるクロックの周波数を
上げる必要がある。しかし、ＣＰＵのスピードを早くし
ても、これにメモリのスピードが追従しないため、クロ
ック周波数を高めるには限界がある。
うにＤＭＡを用いて処理速度の高速化及びＣＰＵの負担
軽減を図った場合でも、データの転送以外の処理につい
てはＣＰＵが実行しているため、処理速度を向上させる
にはＣＰＵの動作速度を向上させなければならない。す
なわち、ＣＰＵの動作速度を決めるクロックの周波数を
上げる必要がある。しかし、ＣＰＵのスピードを早くし
ても、これにメモリのスピードが追従しないため、クロ
ック周波数を高めるには限界がある。
【０００４】特に、処理速度向上の上で問題となるのは
図４に示されるような場合である。例えば、メモリ１０
−Ａ上に格納されているデータについて所定の処理を施
した上で外部の転送先装置に書き込む必要がある場合、
すなわち外部の転送先装置がメモリ１０−Ａに書き込ま
れているデータをそのままでは受け取ることができない
場合には、まずＣＰＵ１２がメモリ１０−Ａからデータ
を読み込み、これを処理する。ＣＰＵ１２は、処理結果
をメモリ１０−Ｂに一旦書き込んで、ＤＭＡ１６を用い
てＩ／Ｏ１４に書き込む必要がある。
図４に示されるような場合である。例えば、メモリ１０
−Ａ上に格納されているデータについて所定の処理を施
した上で外部の転送先装置に書き込む必要がある場合、
すなわち外部の転送先装置がメモリ１０−Ａに書き込ま
れているデータをそのままでは受け取ることができない
場合には、まずＣＰＵ１２がメモリ１０−Ａからデータ
を読み込み、これを処理する。ＣＰＵ１２は、処理結果
をメモリ１０−Ｂに一旦書き込んで、ＤＭＡ１６を用い
てＩ／Ｏ１４に書き込む必要がある。
【０００５】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、特に処理すべき情
報量が膨大である場合にプロセッサの負担を低減し処理
速度を向上させることが可能なＤＭＡを提供することを
目的とする。
とを課題としてなされたものであり、特に処理すべき情
報量が膨大である場合にプロセッサの負担を低減し処理
速度を向上させることが可能なＤＭＡを提供することを
目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために、本発明のＤＭＡは、プロセッサからの指令に
応じメモリから直接データを読み込み保持するブロック
と、読み込んだデータに所定の処理を施すブロックと、
処理が施されたデータを転送先に書き込むブロックと、
を備え、データ処理機能を有することを特徴とする。
るために、本発明のＤＭＡは、プロセッサからの指令に
応じメモリから直接データを読み込み保持するブロック
と、読み込んだデータに所定の処理を施すブロックと、
処理が施されたデータを転送先に書き込むブロックと、
を備え、データ処理機能を有することを特徴とする。
【０００７】また、本発明の請求項２に係るＤＭＡは、
これら各ブロックの動作を制御することによりデータの
読み込み、処理、及び書込みをパイプライン的に実行さ
せるブロックを備えることを特徴とする。
これら各ブロックの動作を制御することによりデータの
読み込み、処理、及び書込みをパイプライン的に実行さ
せるブロックを備えることを特徴とする。
【０００８】そして、本発明のデータ処理装置は、デー
タを記憶するメモリと、本発明のＤＭＡと、メモリ上の
データを転送先装置に転送させるよう本発明のＤＭＡに
指令を与えるプロセッサと、を備えることを特徴とす
る。
タを記憶するメモリと、本発明のＤＭＡと、メモリ上の
データを転送先装置に転送させるよう本発明のＤＭＡに
指令を与えるプロセッサと、を備えることを特徴とす
る。
【０００９】
【作用】本発明のＤＭＡにおいては、プロセッサからの
指令に応じＤＭＡが動作する際、メモリから読み込まれ
たデータが読込みブロックにより保持される。また、こ
のようにして読み込まれたデータについては処理ブロッ
クにより所定の処理が施され、さらに書込みブロックに
より転送先装置への書込みが実行される。従って、本発
明においては、ＤＭＡがデータ処理機能を備えているた
めＣＰＵ等のプロセッサによる処理が不要となり、従っ
て処理後のデータをメモリに一旦格納する必要がなくな
る。さらに、読込みブロックがデータの保持機能を有し
ているためＤＭＡがメモリを再度アクセスする必要がな
い。
指令に応じＤＭＡが動作する際、メモリから読み込まれ
たデータが読込みブロックにより保持される。また、こ
のようにして読み込まれたデータについては処理ブロッ
クにより所定の処理が施され、さらに書込みブロックに
より転送先装置への書込みが実行される。従って、本発
明においては、ＤＭＡがデータ処理機能を備えているた
めＣＰＵ等のプロセッサによる処理が不要となり、従っ
て処理後のデータをメモリに一旦格納する必要がなくな
る。さらに、読込みブロックがデータの保持機能を有し
ているためＤＭＡがメモリを再度アクセスする必要がな
い。
【００１０】また、これら各ブロックの動作をパイプラ
イン的に実行させるようにした場合には、処理速度がよ
り迅速となる。すなわち、あるデータについて書込みブ
ロックにより転送先装置への書込みが実行されていると
きに、例えば読込みブロックがメモリからデータを読み
込むという並列的な動作が可能になる。従って、ＤＭＡ
の動作が迅速化する。
イン的に実行させるようにした場合には、処理速度がよ
り迅速となる。すなわち、あるデータについて書込みブ
ロックにより転送先装置への書込みが実行されていると
きに、例えば読込みブロックがメモリからデータを読み
込むという並列的な動作が可能になる。従って、ＤＭＡ
の動作が迅速化する。
【００１１】そして、本発明のデータ処理装置において
は、このようなＤＭＡを用いて得られる作用、すなわち
プロセッサの負担低減による処理速度の向上やＤＭＡの
速度の向上が実現される。
は、このようなＤＭＡを用いて得られる作用、すなわち
プロセッサの負担低減による処理速度の向上やＤＭＡの
速度の向上が実現される。
【００１２】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図３乃至図４に示される従来例
と同様の構成には同一の符号を付し説明を省略する。
基づき説明する。なお、図３乃至図４に示される従来例
と同様の構成には同一の符号を付し説明を省略する。
【００１３】図１には、本発明の一実施例に係るＤＭＡ
１８の構成が、図２にはこのＤＭＡ１８を用いたデータ
処理装置の構成が、それぞれ示されている。
１８の構成が、図２にはこのＤＭＡ１８を用いたデータ
処理装置の構成が、それぞれ示されている。
【００１４】本実施例のＤＭＡ１８は、メモリ１０から
データを読み込むデータ読込みブロック２０、読み込ん
だデータについて所定の処理を施すデータ処理ブロック
２２、処理が残されたデータを転送先装置２４（図２参
照）に書き込むデータ書込みブロック２６、これら各ブ
ロック２０，２２及び２６の動作を制御しパイプライン
的な動作を実現するＤＭＡ制御ブロック２８から構成さ
れている。
データを読み込むデータ読込みブロック２０、読み込ん
だデータについて所定の処理を施すデータ処理ブロック
２２、処理が残されたデータを転送先装置２４（図２参
照）に書き込むデータ書込みブロック２６、これら各ブ
ロック２０，２２及び２６の動作を制御しパイプライン
的な動作を実現するＤＭＡ制御ブロック２８から構成さ
れている。
【００１５】データ読込みブロック２０は、図２に示さ
れるように、ＲＡＤ３０及びＲＤＴ３２を備える構成で
ある。ＲＡＤ３０は、メモリ１０からの読込みアドレス
を格納するレジスタであり、ＲＤＴ３２はメモリ１０か
ら読み込んだデータを保持するレジスタである。ＲＤＴ
３２は、Ｒ−ＢＵＳによりデータ処理ブロック２２と接
続されており、データ処理ブロック２２は、ＲＤＴ３２
からデータを読み込んでこれに所定の処理を施してＷ−
ＢＵＳ上に送出する。Ｗ−ＢＵＳ上に送出されデータ
は、データ書込みブロック２６により転送先装置２４に
直接（メモリ１０を介することなく）書き込まれる。
れるように、ＲＡＤ３０及びＲＤＴ３２を備える構成で
ある。ＲＡＤ３０は、メモリ１０からの読込みアドレス
を格納するレジスタであり、ＲＤＴ３２はメモリ１０か
ら読み込んだデータを保持するレジスタである。ＲＤＴ
３２は、Ｒ−ＢＵＳによりデータ処理ブロック２２と接
続されており、データ処理ブロック２２は、ＲＤＴ３２
からデータを読み込んでこれに所定の処理を施してＷ−
ＢＵＳ上に送出する。Ｗ−ＢＵＳ上に送出されデータ
は、データ書込みブロック２６により転送先装置２４に
直接（メモリ１０を介することなく）書き込まれる。
【００１６】ＤＭＡ制御ブロック２８は、これらデータ
読込みブロック２０、データ処理ブロック２２及びデー
タ書込みブロック２６の動作を制御することにより、例
えばあるデータについてデータを転送先装置２４に書き
込んでいるときにメモリ１０から他のデータを読み込む
ことを可能としている。すなわち、本実施例では、デー
タの読込み、処理及び書込みをパイプライン的に実行可
能である。
読込みブロック２０、データ処理ブロック２２及びデー
タ書込みブロック２６の動作を制御することにより、例
えばあるデータについてデータを転送先装置２４に書き
込んでいるときにメモリ１０から他のデータを読み込む
ことを可能としている。すなわち、本実施例では、デー
タの読込み、処理及び書込みをパイプライン的に実行可
能である。
【００１７】従って、本実施例によれば、ＣＰＵ１２の
処理速度の向上を実現することができる。すなわち、Ｃ
ＰＵ１２は、ＤＭＡ１８に対しメモリ１０上のデータを
転送先装置２４に転送する旨の指令を与えるのみでよ
く、この転送に先だってメモリ１０上のデータの処理を
行う必要がなく、処理結果をメモリ１０に再格納する必
要もない。従って、特に大量のデータを転送しようとす
る場合にＣＰＵ１２の負担が低減し、処理速度が向上す
る。
処理速度の向上を実現することができる。すなわち、Ｃ
ＰＵ１２は、ＤＭＡ１８に対しメモリ１０上のデータを
転送先装置２４に転送する旨の指令を与えるのみでよ
く、この転送に先だってメモリ１０上のデータの処理を
行う必要がなく、処理結果をメモリ１０に再格納する必
要もない。従って、特に大量のデータを転送しようとす
る場合にＣＰＵ１２の負担が低減し、処理速度が向上す
る。
【００１８】また、ＤＭＡ１８のＤＭＡ制御ブロック２
８は、ＣＰＵ１２からの指令に応じてデータ読込みブロ
ック２０、データ処理ブロック２２及びデータ書込みブ
ロック２６をパイプライン制御し、メモリ１０上のデー
タについて所定の処理を施した上で転送先装置２４に転
送する。従って、ＤＭＡ１８においてデータの読込み、
処理及び書込みがそれぞれ同時的に実行されるため、Ｄ
ＭＡ１８の速度も向上する。
８は、ＣＰＵ１２からの指令に応じてデータ読込みブロ
ック２０、データ処理ブロック２２及びデータ書込みブ
ロック２６をパイプライン制御し、メモリ１０上のデー
タについて所定の処理を施した上で転送先装置２４に転
送する。従って、ＤＭＡ１８においてデータの読込み、
処理及び書込みがそれぞれ同時的に実行されるため、Ｄ
ＭＡ１８の速度も向上する。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ＤＭＡにデータ処理機能を持たせることにより、プロセ
ッサの負担低減による処理速度の向上等の効果が得られ
る。
ＤＭＡにデータ処理機能を持たせることにより、プロセ
ッサの負担低減による処理速度の向上等の効果が得られ
る。
【００２０】また、本発明の請求項２によれば、ＤＭＡ
のパイプライン制御により、転送・処理速度が向上す
る。
のパイプライン制御により、転送・処理速度が向上す
る。
【図１】本発明の一実施例に係るＤＭＡの構成を示す図
である。
である。
【図２】本実施例のＤＭＡを用いて構成したデータ処理
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図３】一般的なデータ処理装置の構成を示すブロック
図である。
図である。
【図４】従来における問題点を示す図である。
１０ メモリ １２ ＣＰＵ １８ ＤＭＡ ２０ データ読込みブロック ２２ データ処理ブロック ２４ 転送先装置 ２６ データ書込みブロック ２８ ＤＭＡ制御ブロック ３０ ＲＡＤ ３２ ＲＤＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 正司 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内 (72)発明者 須藤 雄基 東京都三鷹市下連雀五丁目１番１号 日本 無線株式会社内
Claims (3)
- 【請求項１】 プロセッサからの指令に応じメモリから
直接データを読み込み保持するブロックと、 読み込んだデータに所定の処理を施すブロックと、 処理が施されたデータを転送先装置に書き込むブロック
と、 を備え、データ処理機能を有することを特徴とする直接
メモリアクセス装置。 - 【請求項２】 請求項１記載の直接メモリアクセス装置
において、 前記各ブロックの動作を制御することによりデータの読
み込み、処理、及び書き込みをパイプライン的に実行さ
せるブロックを備えることを特徴とする直接メモリアク
セス装置。 - 【請求項３】 データを記憶するメモリと、 請求項１又は２記載の直接メモリアクセス装置と、 メモリ上のデータを転送先装置に転送させるよう請求項
１又は２記載の直接メモリアクセス装置に指令を与える
プロセッサと、 を備えることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4539792A JPH05242009A (ja) | 1992-03-03 | 1992-03-03 | 直接メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4539792A JPH05242009A (ja) | 1992-03-03 | 1992-03-03 | 直接メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242009A true JPH05242009A (ja) | 1993-09-21 |
Family
ID=12718129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4539792A Pending JPH05242009A (ja) | 1992-03-03 | 1992-03-03 | 直接メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242009A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011516978A (ja) * | 2008-04-01 | 2011-05-26 | アップル インコーポレイテッド | 任意の処理機能を有する中央ｄｍａ |
| JP2011187039A (ja) * | 2010-03-05 | 2011-09-22 | Lsi Corp | 同時データ操作が可能なｄｍａエンジン |
| US8566485B2 (en) | 2005-09-29 | 2013-10-22 | Apple Inc. | Data transformation during direct memory access |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340953A (ja) * | 1986-08-06 | 1988-02-22 | Fujitsu Ltd | 入出力制御装置の識別番号設定方式 |
| JPH01240961A (ja) * | 1988-03-22 | 1989-09-26 | Fujitsu Ltd | Ｄｍａ転送方式 |
-
1992
- 1992-03-03 JP JP4539792A patent/JPH05242009A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340953A (ja) * | 1986-08-06 | 1988-02-22 | Fujitsu Ltd | 入出力制御装置の識別番号設定方式 |
| JPH01240961A (ja) * | 1988-03-22 | 1989-09-26 | Fujitsu Ltd | Ｄｍａ転送方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8566485B2 (en) | 2005-09-29 | 2013-10-22 | Apple Inc. | Data transformation during direct memory access |
| JP2011516978A (ja) * | 2008-04-01 | 2011-05-26 | アップル インコーポレイテッド | 任意の処理機能を有する中央ｄｍａ |
| JP2011187039A (ja) * | 2010-03-05 | 2011-09-22 | Lsi Corp | 同時データ操作が可能なｄｍａエンジン |
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