JPH03242775A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH03242775A JPH03242775A JP2040146A JP4014690A JPH03242775A JP H03242775 A JPH03242775 A JP H03242775A JP 2040146 A JP2040146 A JP 2040146A JP 4014690 A JP4014690 A JP 4014690A JP H03242775 A JPH03242775 A JP H03242775A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- internal
- microprocessor
- internal register
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサに関する。
従来のマイクロプロセッサでは、外部がらマイクロプロ
セッサ内部のレジスタの内容を知るためには、割込端子
から割込み要求を行い、割込み処理においてマイクロプ
ロセッサ自身の命令を実行することが必要であった。
セッサ内部のレジスタの内容を知るためには、割込端子
から割込み要求を行い、割込み処理においてマイクロプ
ロセッサ自身の命令を実行することが必要であった。
上述した従来のマイクロプロセッサは、外部からマイク
ロプロセッサ内部のレジスタの内容を知るためには、マ
イクロプロセッサ自身の命令を実行することが必要であ
るため、時間がかかるうえ制御が困難であるという欠点
を有する。
ロプロセッサ内部のレジスタの内容を知るためには、マ
イクロプロセッサ自身の命令を実行することが必要であ
るため、時間がかかるうえ制御が困難であるという欠点
を有する。
本発明のマイクロプロセッサは、自身の命令を介するこ
となく内部レジスタの内容を外部から読出させるために
読出要求信号を受けるリード端子と前記内部レジスタを
指定するアドレス信号を受けるアドレス端子と前記内部
レジスタの内容を送出するデータボートとを備える。
となく内部レジスタの内容を外部から読出させるために
読出要求信号を受けるリード端子と前記内部レジスタを
指定するアドレス信号を受けるアドレス端子と前記内部
レジスタの内容を送出するデータボートとを備える。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示し、このマイクロプロセ
ッサ１はＩｄａｔａ６というボートを持っている、Ｉｒ
ｄ４．Ｉａｄ５に図示の信号を入力すると、Ｉｄａｔａ
６とＩ ｄｅｎ７に図示のタイミングで信号が出力され
る。第２図を参照して詳細を述べると、Ｉａｄ５は内部
レジスタのアドレスで、それがアドレスデコーダ１１で
デコードされ、内部レジスタを選択するための信号が作
られる。マイクロプロセッサ内部のＥＸＵｃｏｎｔ１７
は、内部でのバスの使用を制御するユニットで、バスの
使用期間にＢＵＳＥＮ１２をハイレベルにする。バスが
空いているときＢＵＳＥＮ１２はロウレベルとなり、そ
のタイミングを待って内部レジスタの１つであるＡ−ｒ
ｅｇ１３にリード信号が送られ、またＤｕｍｐ−ｒｅｇ
１４にライト信号が送られる。その結果、Ａ−ｒｅｇ１
３の内容がＤｕｍｐ−ｒｅｇ１４に転送される。この転
送完了後に、Ｉｄｅｎ’７はハイレベルとなり、同時に
Ｉｄａｔａ６からデータが出力される。すなわち、Ｉｒ
ｄ４の入力があってから、最初にバスが空いた時、レジ
スタのリードが実行される。
ッサ１はＩｄａｔａ６というボートを持っている、Ｉｒ
ｄ４．Ｉａｄ５に図示の信号を入力すると、Ｉｄａｔａ
６とＩ ｄｅｎ７に図示のタイミングで信号が出力され
る。第２図を参照して詳細を述べると、Ｉａｄ５は内部
レジスタのアドレスで、それがアドレスデコーダ１１で
デコードされ、内部レジスタを選択するための信号が作
られる。マイクロプロセッサ内部のＥＸＵｃｏｎｔ１７
は、内部でのバスの使用を制御するユニットで、バスの
使用期間にＢＵＳＥＮ１２をハイレベルにする。バスが
空いているときＢＵＳＥＮ１２はロウレベルとなり、そ
のタイミングを待って内部レジスタの１つであるＡ−ｒ
ｅｇ１３にリード信号が送られ、またＤｕｍｐ−ｒｅｇ
１４にライト信号が送られる。その結果、Ａ−ｒｅｇ１
３の内容がＤｕｍｐ−ｒｅｇ１４に転送される。この転
送完了後に、Ｉｄｅｎ’７はハイレベルとなり、同時に
Ｉｄａｔａ６からデータが出力される。すなわち、Ｉｒ
ｄ４の入力があってから、最初にバスが空いた時、レジ
スタのリードが実行される。
ここでは、Ａ−ｒｅｇ１３のリードの場合を扱ったが、
他のレジスタに関しても同じ構成を持つのでＩａｄによ
って選ばれたレジスタに関して同様の動作をする。
他のレジスタに関しても同じ構成を持つのでＩａｄによ
って選ばれたレジスタに関して同様の動作をする。
第３図は本発明の他の実施例を示す構成図である。上述
した実施例と異なる点は、ＥＸＵｃｏｎｔ１７がＢＵＳ
ＲＥＱ２２に対しその時の命令終了をまってＲＥＧＤＵ
ＭＰ２１を出力する。
した実施例と異なる点は、ＥＸＵｃｏｎｔ１７がＢＵＳ
ＲＥＱ２２に対しその時の命令終了をまってＲＥＧＤＵ
ＭＰ２１を出力する。
ＲＥＧＤＵＭＰ２１の出力期間中マイクロプロセッサは
命令を実行しない。ＣＰＵにバスの空きが少ない場合は
この方法のほうが効率がよい。
命令を実行しない。ＣＰＵにバスの空きが少ない場合は
この方法のほうが効率がよい。
以上説明したように本発明によれば、マイクロプロセッ
サが自身の命令を介することなく内部レジスタの内容を
外部に読出してその内容を知ることができる。これによ
り、たとえば複数のマイクロプロセッサを使用するよう
な環境において、プロセッサ間の高速通信を可能とする
。
サが自身の命令を介することなく内部レジスタの内容を
外部に読出してその内容を知ることができる。これによ
り、たとえば複数のマイクロプロセッサを使用するよう
な環境において、プロセッサ間の高速通信を可能とする
。
第１図及び第２図は本発明のマイクロプロセッサの一実
施例を示す図、第３図は本発明の他の実施例を示す構成
図である。 １：マイクロプロセッサ、２ニアドレス端子、３：デー
タ端子、４・・・Ｉｒｄ（内部レジスタリード端子、）
５：Ｉａｄ（内部レジスタ指定のアドレス端子、）、６
：Ｉｄａｔａ（内部レジスタ出力用データポート）、７
： Ｉｄｅｎ （Ｉｄａｔａ端子のデーターイネーブル
信号）、１１ニアドレスデコーダ、１２ ： ＢＬＪＳ
ＥＮ （内部バスが使用されていることをしめず信号）
、１３：Ａ−ｒｅｇ、１４ ： Ｄｕｍｐ−ｒｅｇ、１
５ ： ＢＵＳ（内部レジスタ転送用）、１６：内部レ
ジスタ、１７：ＥＸＵｃｏｎｔ （内部制御ユニット）
、２１ ： ＲＥＧＤＵＭＰ （内部レジスタリード許
可信号）、２２ ： ＢＵＳＲＥＱ （内部バス使用リ
クエスト信号）。 躬１閃
施例を示す図、第３図は本発明の他の実施例を示す構成
図である。 １：マイクロプロセッサ、２ニアドレス端子、３：デー
タ端子、４・・・Ｉｒｄ（内部レジスタリード端子、）
５：Ｉａｄ（内部レジスタ指定のアドレス端子、）、６
：Ｉｄａｔａ（内部レジスタ出力用データポート）、７
： Ｉｄｅｎ （Ｉｄａｔａ端子のデーターイネーブル
信号）、１１ニアドレスデコーダ、１２ ： ＢＬＪＳ
ＥＮ （内部バスが使用されていることをしめず信号）
、１３：Ａ−ｒｅｇ、１４ ： Ｄｕｍｐ−ｒｅｇ、１
５ ： ＢＵＳ（内部レジスタ転送用）、１６：内部レ
ジスタ、１７：ＥＸＵｃｏｎｔ （内部制御ユニット）
、２１ ： ＲＥＧＤＵＭＰ （内部レジスタリード許
可信号）、２２ ： ＢＵＳＲＥＱ （内部バス使用リ
クエスト信号）。 躬１閃
Claims (1)
- 自身の命令を介することなく内部レジスタの内容を外部
から読出させるために読出要求信号を受けるリード端子
と前記内部レジスタを指定するアドレス信号を受けるア
ドレス端子と前記内部レジスタの内容を送出するデータ
ボートとを備えることを特徴とするマイクロプロセッサ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040146A JPH03242775A (ja) | 1990-02-20 | 1990-02-20 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040146A JPH03242775A (ja) | 1990-02-20 | 1990-02-20 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03242775A true JPH03242775A (ja) | 1991-10-29 |
Family
ID=12572633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040146A Pending JPH03242775A (ja) | 1990-02-20 | 1990-02-20 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03242775A (ja) |
-
1990
- 1990-02-20 JP JP2040146A patent/JPH03242775A/ja active Pending
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