JPH05216808A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH05216808A JPH05216808A JP4196692A JP4196692A JPH05216808A JP H05216808 A JPH05216808 A JP H05216808A JP 4196692 A JP4196692 A JP 4196692A JP 4196692 A JP4196692 A JP 4196692A JP H05216808 A JPH05216808 A JP H05216808A
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- dma
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Abstract
(57)【要約】
【目的】 ソフトウェアにより処理の一部を変更するこ
とができるようにする。 【構成】 ＤＭＡ処理装置４０の各機能を命令語に対応
付ける。ＤＭＡ処理装置４０のプログラム格納領域２２
には命令語より成る転送処理手続を外部より入力するよ
うにし、そのＤＭＡ処理装置４０は、入力された上記命
令語に対応する機能に従って転送処理を行う。
とができるようにする。 【構成】 ＤＭＡ処理装置４０の各機能を命令語に対応
付ける。ＤＭＡ処理装置４０のプログラム格納領域２２
には命令語より成る転送処理手続を外部より入力するよ
うにし、そのＤＭＡ処理装置４０は、入力された上記命
令語に対応する機能に従って転送処理を行う。
Description
【０００１】
【産業上の利用分野】この発明は外部データ通信手段か
らのデータをメモリ手段に転送するＤＭＡ処理装置を備
えたデータ処理装置に関するものである。
らのデータをメモリ手段に転送するＤＭＡ処理装置を備
えたデータ処理装置に関するものである。
【０００２】
【従来の技術】図１３は従来のダイレクト・メモリ・ア
クセス処理装置（以下、ＤＭＡ処理装置という）を備え
たデータ処理装置の構成を示すブロック図であり、図１
において、１はＣＰＵを示している。２，３はＣＰＵ１
の構成要素であって、２はＣＰＵ１に対する命令語のフ
ェッチやデータの入出力を行うためのバスインターフェ
ース手段（ＢＩＵ）、３は行うべき命令語を保持する命
令レジスタ（ＩＲ）を示している。４はＤＭＡ処理装
置、５，６，７，８，９，１０はＤＭＡ処理装置４の構
成要素であって、５はＤＭＡ処理装置の動作を決定する
制御レジスタ（ＣＲ）、６はＤＭＡ処理装置４によって
転送されるデータの転送元のアドレスを示す転送元アド
レスレジスタ（ＳＡ）、７はＤＭＡ処理装置４によって
転送されるデータの転送先のアドレスを示す転送先アド
レスレジスタ（ＤＡ）、８はＤＭＡ処理装置４によって
行われる転送の回数を示す転送回数レジスタ（ＴＣ）、
９はＤＭＡ処理装置４の制御手段、１０は転送元から読
み出したデータを一時的に格納するデータレジスタ（Ｄ
Ｒ）を示している。１１，１２，１３は、それぞれアド
レスバス，データバス，制御信号バスを示している。１
４は外部データ通信手段、１５はメモリ手段で、これら
はアドレスバス１１，データバス１２，制御信号バス１
３を通じて、ＣＰＵ１あるいはＤＭＡ処理装置４と接続
されている。
クセス処理装置（以下、ＤＭＡ処理装置という）を備え
たデータ処理装置の構成を示すブロック図であり、図１
において、１はＣＰＵを示している。２，３はＣＰＵ１
の構成要素であって、２はＣＰＵ１に対する命令語のフ
ェッチやデータの入出力を行うためのバスインターフェ
ース手段（ＢＩＵ）、３は行うべき命令語を保持する命
令レジスタ（ＩＲ）を示している。４はＤＭＡ処理装
置、５，６，７，８，９，１０はＤＭＡ処理装置４の構
成要素であって、５はＤＭＡ処理装置の動作を決定する
制御レジスタ（ＣＲ）、６はＤＭＡ処理装置４によって
転送されるデータの転送元のアドレスを示す転送元アド
レスレジスタ（ＳＡ）、７はＤＭＡ処理装置４によって
転送されるデータの転送先のアドレスを示す転送先アド
レスレジスタ（ＤＡ）、８はＤＭＡ処理装置４によって
行われる転送の回数を示す転送回数レジスタ（ＴＣ）、
９はＤＭＡ処理装置４の制御手段、１０は転送元から読
み出したデータを一時的に格納するデータレジスタ（Ｄ
Ｒ）を示している。１１，１２，１３は、それぞれアド
レスバス，データバス，制御信号バスを示している。１
４は外部データ通信手段、１５はメモリ手段で、これら
はアドレスバス１１，データバス１２，制御信号バス１
３を通じて、ＣＰＵ１あるいはＤＭＡ処理装置４と接続
されている。
【０００３】図１５は、ＤＭＡ処理装置４の制御レジス
タ５の内容を示した図である。図１５において、１６は
ＤＭＡ転送における転送単位を示すビットで、「０」の
時は転送単位がバイトであることを示し、「１」の時は
転送単位がワードであることを示す。１７はＤＭＡ転送
のモードを示すビットで、「０」の時はサイクルスチル
モードを示し、「１」の時はバーストモードを示してい
る。ここでサイクルスチルモードとは、ＤＭＡ転送要求
があると１転送単位のＤＭＡ転送を行ってＣＰＵ１に復
帰する動作モードをいい、バーストモードとは、ＤＭＡ
転送要求があると全ての転送を連続して行い途中でＣＰ
Ｕ１には復帰しない動作モードのことをいう。１８ａ，
１８ｂは１転送単位のＤＭＡ転送を行ったあとの転送元
のアドレスの修正方法を示し、「００」の時はＤＭＡ転
送を行ったあとの転送元のアドレスはそのままの固定と
し、「０１」の時は転送元のアドレスのインクリメント
を行い、「１０」の時は転送元のアドレスのデクリメン
トを行い、また、「１１」は未使用である。１９ａ，１
９ｂは転送先のアドレスの修正方法を示し、「００」の
時はＤＭＡ転送を行ったあとの転送先のアドレスはその
ままの固定とし、「０１」の時は転送先のアドレスのイ
ンクリメントを行い、「１０」の時は転送先のアドレス
のデクリメントを行い、また、「１１」は未使用であ
る。２０はＤＭＡ転送有効フラグであり、「０」の時は
ＤＭＡ処理装置４を使用しないことを示し、「１」の時
は使用することを示す。
タ５の内容を示した図である。図１５において、１６は
ＤＭＡ転送における転送単位を示すビットで、「０」の
時は転送単位がバイトであることを示し、「１」の時は
転送単位がワードであることを示す。１７はＤＭＡ転送
のモードを示すビットで、「０」の時はサイクルスチル
モードを示し、「１」の時はバーストモードを示してい
る。ここでサイクルスチルモードとは、ＤＭＡ転送要求
があると１転送単位のＤＭＡ転送を行ってＣＰＵ１に復
帰する動作モードをいい、バーストモードとは、ＤＭＡ
転送要求があると全ての転送を連続して行い途中でＣＰ
Ｕ１には復帰しない動作モードのことをいう。１８ａ，
１８ｂは１転送単位のＤＭＡ転送を行ったあとの転送元
のアドレスの修正方法を示し、「００」の時はＤＭＡ転
送を行ったあとの転送元のアドレスはそのままの固定と
し、「０１」の時は転送元のアドレスのインクリメント
を行い、「１０」の時は転送元のアドレスのデクリメン
トを行い、また、「１１」は未使用である。１９ａ，１
９ｂは転送先のアドレスの修正方法を示し、「００」の
時はＤＭＡ転送を行ったあとの転送先のアドレスはその
ままの固定とし、「０１」の時は転送先のアドレスのイ
ンクリメントを行い、「１０」の時は転送先のアドレス
のデクリメントを行い、また、「１１」は未使用であ
る。２０はＤＭＡ転送有効フラグであり、「０」の時は
ＤＭＡ処理装置４を使用しないことを示し、「１」の時
は使用することを示す。
【０００４】上記のシステムは外部データ通信手段１４
によって外部から送られてきたデータを受信して、この
データをメモリ手段１５に格納する処理手続を行うもの
とする。この場合、データの通信速度がＣＰＵ１の処理
速度に比べて遅ければ、この処理手続は割り込み処理に
よって実現できる。即ち、外部からのデータを受信する
と、外部データ通信手段１４はＣＰＵ１に対し割り込み
処理を要求する。ＣＰＵ１はこの要求を受けて現在実行
中の処理を中断し、プログラム・ステータス・ワードや
プログラム・カウンタをスタックに退避して、上記処理
手続のためのプログラムに分岐する。このプログラムに
はＣＰＵ１の汎用レジスタの退避、外部データ通信手段
１４からの受信データ読み出し、読み出したデータのメ
モリ手段１５に対する書き込み等の命令が書かれてい
る。このプログラムをＣＰＵ１に実行させることで上記
処理手続を行うことができる。
によって外部から送られてきたデータを受信して、この
データをメモリ手段１５に格納する処理手続を行うもの
とする。この場合、データの通信速度がＣＰＵ１の処理
速度に比べて遅ければ、この処理手続は割り込み処理に
よって実現できる。即ち、外部からのデータを受信する
と、外部データ通信手段１４はＣＰＵ１に対し割り込み
処理を要求する。ＣＰＵ１はこの要求を受けて現在実行
中の処理を中断し、プログラム・ステータス・ワードや
プログラム・カウンタをスタックに退避して、上記処理
手続のためのプログラムに分岐する。このプログラムに
はＣＰＵ１の汎用レジスタの退避、外部データ通信手段
１４からの受信データ読み出し、読み出したデータのメ
モリ手段１５に対する書き込み等の命令が書かれてい
る。このプログラムをＣＰＵ１に実行させることで上記
処理手続を行うことができる。
【０００５】しかし、通信速度が速い場合には、外部デ
ータ通信手段１４から受信データを読み出す前に次のデ
ータが送られてくる場合もあり、割り込みによる処理手
続では不都合が生じる場合もある。この様なときには、
ＤＭＡ処理装置４を使用する処理手続を行う必要があ
る。
ータ通信手段１４から受信データを読み出す前に次のデ
ータが送られてくる場合もあり、割り込みによる処理手
続では不都合が生じる場合もある。この様なときには、
ＤＭＡ処理装置４を使用する処理手続を行う必要があ
る。
【０００６】このため、外部データ通信手段１４の割り
込み要求信号は、ＤＭＡ処理装置４に対するＤＭＡ転送
要求信号となるように配線されているものとする。ま
た、ＤＭＡ処理装置４は、使用する前に各レジスタの初
期設定が必要なので、上記手続を行う前に、制御レジス
タ５には制御コード「１００１００００」を、転送元ア
ドレスレジスタ６には外部データ通信手段１３の受信デ
ータの読み出しアドレスを、転送先アドレスレジスタ７
にはメモリ手段１５の適当なアドレスを、転送回数レジ
スタ８には送られてくるデータのバイト数をＣＰＵによ
って書き込んでおく。
込み要求信号は、ＤＭＡ処理装置４に対するＤＭＡ転送
要求信号となるように配線されているものとする。ま
た、ＤＭＡ処理装置４は、使用する前に各レジスタの初
期設定が必要なので、上記手続を行う前に、制御レジス
タ５には制御コード「１００１００００」を、転送元ア
ドレスレジスタ６には外部データ通信手段１３の受信デ
ータの読み出しアドレスを、転送先アドレスレジスタ７
にはメモリ手段１５の適当なアドレスを、転送回数レジ
スタ８には送られてくるデータのバイト数をＣＰＵによ
って書き込んでおく。
【０００７】外部データ通信手段１４はデータを受信す
ると、割り込み要求信号を発生する。この信号は、ＤＭ
Ａ転送要求信号としてＤＭＡ処理装置４に入力される。
これを受けてＤＭＡ処理装置４は、ＣＰＵ１に対しホー
ルド要求信号を送る。ＣＰＵ１はこれを受けると、実行
中の処理を中断し、アドレスバス１１，データバス１
２，制御信号バス１３を解放し、ＤＭＡ処理装置４に対
しホールド・アクノリッジ信号を送る。ＤＭＡ処理装置
４はこれを受けてＤＭＡアクノリッジ信号を外部データ
通信手段１４に送り、転送元アドレスレジスタ６に格納
されたアドレスによって外部データ通信手段１４から受
信データを読み出し、データレジスタ１０に一時的に格
納する。次に、このデータを転送先アドレスレジスタ８
に格納されたアドレスによってメモリ手段１５に書き込
む。また同時に、転送先アドレスレジスタ７の内容のイ
ンクリメントを行い、転送回数レジスタ８の内容のデク
リメントを行う。この１転送単位のＤＭＡ転送が終了す
ると、ＤＭＡ処理装置４はホールド要求信号を取り下
げ、これを受けてＣＰＵは中断した処理を再開する。
ると、割り込み要求信号を発生する。この信号は、ＤＭ
Ａ転送要求信号としてＤＭＡ処理装置４に入力される。
これを受けてＤＭＡ処理装置４は、ＣＰＵ１に対しホー
ルド要求信号を送る。ＣＰＵ１はこれを受けると、実行
中の処理を中断し、アドレスバス１１，データバス１
２，制御信号バス１３を解放し、ＤＭＡ処理装置４に対
しホールド・アクノリッジ信号を送る。ＤＭＡ処理装置
４はこれを受けてＤＭＡアクノリッジ信号を外部データ
通信手段１４に送り、転送元アドレスレジスタ６に格納
されたアドレスによって外部データ通信手段１４から受
信データを読み出し、データレジスタ１０に一時的に格
納する。次に、このデータを転送先アドレスレジスタ８
に格納されたアドレスによってメモリ手段１５に書き込
む。また同時に、転送先アドレスレジスタ７の内容のイ
ンクリメントを行い、転送回数レジスタ８の内容のデク
リメントを行う。この１転送単位のＤＭＡ転送が終了す
ると、ＤＭＡ処理装置４はホールド要求信号を取り下
げ、これを受けてＣＰＵは中断した処理を再開する。
【０００８】
【発明が解決しようとする課題】従来のＤＭＡ処理装置
を備えたデータ処理装置のシステムは、以上のように構
成されているので、ＣＰＵの割り込みによる処理手続で
は間に合わない場合でもデータ転送を行うことができ
る。しかし、ＤＭＡ処理装置の処理内容は制御レジスタ
によって決められる限定されたもので、目的に合わせて
処理の一部を変更したい場合等に対応できないとう問題
点があった。
を備えたデータ処理装置のシステムは、以上のように構
成されているので、ＣＰＵの割り込みによる処理手続で
は間に合わない場合でもデータ転送を行うことができ
る。しかし、ＤＭＡ処理装置の処理内容は制御レジスタ
によって決められる限定されたもので、目的に合わせて
処理の一部を変更したい場合等に対応できないとう問題
点があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、転送目的に合わせて処理の一
部を変更することができるＤＭＡ処理装置を備えたデー
タ処理装置を得ることを目的としている。
るためになされたもので、転送目的に合わせて処理の一
部を変更することができるＤＭＡ処理装置を備えたデー
タ処理装置を得ることを目的としている。
【００１０】
【課題を解決するための手段】この第１の発明に係わる
データ処理装置は、複数の機能から成る転送処理手続に
従って、外部データ通信手段１４の所定のアドレスに受
付けられたデータを、メモリ手段１５の所定のアドレス
に書き込むＤＭＡ処理装置４０を備えたデータ処理装置
において、上記ＤＭＡ処理装置の各機能を命令語に対応
付けてテーブルとして記憶しておき、ＤＭＡ処理装置に
は命令語より成る転送処理手続を外部より入力するよう
にし、上記ＤＭＡ処理装置は、入力された上記命令語に
対応する機能を上記テーブルより抽出してこの機能に従
って転送処理を行う。
データ処理装置は、複数の機能から成る転送処理手続に
従って、外部データ通信手段１４の所定のアドレスに受
付けられたデータを、メモリ手段１５の所定のアドレス
に書き込むＤＭＡ処理装置４０を備えたデータ処理装置
において、上記ＤＭＡ処理装置の各機能を命令語に対応
付けてテーブルとして記憶しておき、ＤＭＡ処理装置に
は命令語より成る転送処理手続を外部より入力するよう
にし、上記ＤＭＡ処理装置は、入力された上記命令語に
対応する機能を上記テーブルより抽出してこの機能に従
って転送処理を行う。
【００１１】この第２の発明に係わるデータ処理装置
は、複数の機能から成る転送処理手続に従って、外部デ
ータ通信手段１４の所定のアドレスに受付けられたデー
タを、メモリ手段の所定のアドレスに書き込むＤＭＡ処
理装置４１と、このＤＭＡ処理装置を制御する中央処理
装置（ＣＰＵ１）とを備えたデータ処理装置において、
上記ＤＭＡ処理装置の各機能を命令語に対応付けてテー
ブルとして記憶しておき、上記ＤＭＡ処理装置には命令
語より成る転送処理手続を外部より入力するようにし、
上記中央処理装置は、入力された上記命令語に対応する
機能を上記テーブルより抽出してこの機能に従って上記
ＤＭＡ処理装置に転送処理を行わせる。
は、複数の機能から成る転送処理手続に従って、外部デ
ータ通信手段１４の所定のアドレスに受付けられたデー
タを、メモリ手段の所定のアドレスに書き込むＤＭＡ処
理装置４１と、このＤＭＡ処理装置を制御する中央処理
装置（ＣＰＵ１）とを備えたデータ処理装置において、
上記ＤＭＡ処理装置の各機能を命令語に対応付けてテー
ブルとして記憶しておき、上記ＤＭＡ処理装置には命令
語より成る転送処理手続を外部より入力するようにし、
上記中央処理装置は、入力された上記命令語に対応する
機能を上記テーブルより抽出してこの機能に従って上記
ＤＭＡ処理装置に転送処理を行わせる。
【００１２】
【作用】この第１の発明によるデータ処理装置では、Ｄ
ＭＡ処理装置４０は、入力された上記命令語に対応する
機能をテーブルより抽出してこの機能に従って転送処理
を行う。
ＭＡ処理装置４０は、入力された上記命令語に対応する
機能をテーブルより抽出してこの機能に従って転送処理
を行う。
【００１３】この第２の発明によるデータ処理装置で
は、中央処理装置（ＣＰＵ１）は、入力された上記命令
語に対応する機能をテーブルより抽出してこの機能に従
って上記ＤＭＡ処理装置４１に転送処理を行わせる。
は、中央処理装置（ＣＰＵ１）は、入力された上記命令
語に対応する機能をテーブルより抽出してこの機能に従
って上記ＤＭＡ処理装置４１に転送処理を行わせる。
【００１４】
【実施例】以下、この発明の一実施例を図を用いて説明
する。図１は、この第１の発明の一実施例（第１の実施
例）のＤＭＡ処理装置を備えたデータ処理装置のシステ
ム構成を示すブロック図である。図１において１はＣＰ
Ｕを示している。２，３はＣＰＵ１の構成要素であっ
て、２はＣＰＵ１に対する命令語のフェッチやデータの
入出力を行うためのバスインターフェース手段（ＢＩ
Ｕ）、３は行うべき命令語を保持する命令レジスタ（Ｉ
Ｒ）を示している。４０はＤＭＡ処理装置を示してお
り、６，７，８，１０，２１，２２，５０，５１，５２
はＤＭＡ処理装置４０の構成要素であって、６はＤＭＡ
処理装置４０によって転送されるデータの転送元のアド
レスを示す転送元アドレスレジスタ（ＳＡ）、７はＤＭ
Ａ処理装置４０によって転送されるデータの転送先のア
ドレスを示す転送先アドレスレジスタ（ＤＡ）、８はＤ
ＭＡ処理装置４０によって行われる転送の回数を示す転
送回数レジスタ（ＴＣ）、１０は転送元から読み出した
データを一時的に格納するデータレジスタ（ＤＲ）、２
１はＤＭＡ処理装置４０の制御手段、２２はＤＭＡ処理
装置４０が行う処理手続のプログラムを格納する記憶手
段としてのプログラム格納領域を示している。５０は転
送元の先頭アドレスを示す転送元先頭アドレスレジス
タ、５１は転送先の先頭アドレスを示す転送先アドレス
レジスタ、５２は転送回数の初期設定を行う転送回数初
期レジスタである。１１，１２，１３は、それぞれアド
レスバス，データバス，制御信号バスを示している。ま
た、１４は外部データ通信手段、１５はメモリ手段で、
これらはアドレスバス１１，データバス１２，制御信号
バス１３を通じて、ＣＰＵ１あるいはＤＭＡ処理装置４
０と接続されている。２６はＣＰＵ１が処理手続のプロ
グラムをプログラム格納領域２２に書き込むために使用
する命令語転送バスである。
する。図１は、この第１の発明の一実施例（第１の実施
例）のＤＭＡ処理装置を備えたデータ処理装置のシステ
ム構成を示すブロック図である。図１において１はＣＰ
Ｕを示している。２，３はＣＰＵ１の構成要素であっ
て、２はＣＰＵ１に対する命令語のフェッチやデータの
入出力を行うためのバスインターフェース手段（ＢＩ
Ｕ）、３は行うべき命令語を保持する命令レジスタ（Ｉ
Ｒ）を示している。４０はＤＭＡ処理装置を示してお
り、６，７，８，１０，２１，２２，５０，５１，５２
はＤＭＡ処理装置４０の構成要素であって、６はＤＭＡ
処理装置４０によって転送されるデータの転送元のアド
レスを示す転送元アドレスレジスタ（ＳＡ）、７はＤＭ
Ａ処理装置４０によって転送されるデータの転送先のア
ドレスを示す転送先アドレスレジスタ（ＤＡ）、８はＤ
ＭＡ処理装置４０によって行われる転送の回数を示す転
送回数レジスタ（ＴＣ）、１０は転送元から読み出した
データを一時的に格納するデータレジスタ（ＤＲ）、２
１はＤＭＡ処理装置４０の制御手段、２２はＤＭＡ処理
装置４０が行う処理手続のプログラムを格納する記憶手
段としてのプログラム格納領域を示している。５０は転
送元の先頭アドレスを示す転送元先頭アドレスレジス
タ、５１は転送先の先頭アドレスを示す転送先アドレス
レジスタ、５２は転送回数の初期設定を行う転送回数初
期レジスタである。１１，１２，１３は、それぞれアド
レスバス，データバス，制御信号バスを示している。ま
た、１４は外部データ通信手段、１５はメモリ手段で、
これらはアドレスバス１１，データバス１２，制御信号
バス１３を通じて、ＣＰＵ１あるいはＤＭＡ処理装置４
０と接続されている。２６はＣＰＵ１が処理手続のプロ
グラムをプログラム格納領域２２に書き込むために使用
する命令語転送バスである。
【００１５】図２及び図３は、この第１の実施例のＤＭ
Ａ処理装置４０を使用するために設けられた命令語の一
覧表（テーブル）である。図２，３中、２５は後に続く
ｎ個の命令をプログラム格納領域２２に書き込むための
命令を示している。ＣＰＵによって外部より取込まれた
命令語にしたがって図２，図３のいずれかの機能が選択
的に抽出され、この抽出された機能に従って転送動作が
実行される。
Ａ処理装置４０を使用するために設けられた命令語の一
覧表（テーブル）である。図２，３中、２５は後に続く
ｎ個の命令をプログラム格納領域２２に書き込むための
命令を示している。ＣＰＵによって外部より取込まれた
命令語にしたがって図２，図３のいずれかの機能が選択
的に抽出され、この抽出された機能に従って転送動作が
実行される。
【００１６】この第一の発明の一実施例によるＤＭＡ処
理装置を備えたデータ処理装置のシステムで、従来の技
術と同様の処理を行う場合は、ＤＭＡ転送を行う前に、
ＣＰＵ１によって外部から取込まれる図４に示したプロ
グラムを実行させる。ＣＰＵ１は、命令語「ＳＴＤＭＡ
４」２５を見つけると、命令語が４命令であることを
判別し、この命令に続く４命令語を命令語転送バス２６
を通じてプログラム格納領域２２に書き込む。これによ
って、このプログラムの最初の命令語「ＳＴＤＭＡ
４」２５を除いた部分がＤＭＡ処理装置４０のプログラ
ム格納領域２２に格納される。次に、ＣＰＵによって転
送元アドレスレジスタ６には外部データ通信手段１４の
受信データの読み出しアドレス、転送先アドレスレジス
タ７にはメモリ手段１５の適当なアドレスを書き込む。
この後、ＤＭＡ処理装置４０は転送回数レジスタ８に
「０」以外の数字が書き込まれることによってプログラ
ム格納領域２２に格納されたプログラムの実行を開始す
る。プログラムの実行は制御手段２１によって行われ
る。
理装置を備えたデータ処理装置のシステムで、従来の技
術と同様の処理を行う場合は、ＤＭＡ転送を行う前に、
ＣＰＵ１によって外部から取込まれる図４に示したプロ
グラムを実行させる。ＣＰＵ１は、命令語「ＳＴＤＭＡ
４」２５を見つけると、命令語が４命令であることを
判別し、この命令に続く４命令語を命令語転送バス２６
を通じてプログラム格納領域２２に書き込む。これによ
って、このプログラムの最初の命令語「ＳＴＤＭＡ
４」２５を除いた部分がＤＭＡ処理装置４０のプログラ
ム格納領域２２に格納される。次に、ＣＰＵによって転
送元アドレスレジスタ６には外部データ通信手段１４の
受信データの読み出しアドレス、転送先アドレスレジス
タ７にはメモリ手段１５の適当なアドレスを書き込む。
この後、ＤＭＡ処理装置４０は転送回数レジスタ８に
「０」以外の数字が書き込まれることによってプログラ
ム格納領域２２に格納されたプログラムの実行を開始す
る。プログラムの実行は制御手段２１によって行われ
る。
【００１７】ＤＭＡ処理装置４０は、ＤＭＡ転送要求信
号を受けてＤＭＡ転送を開始できる状態になるまで命令
語「ＷＡＩＴ」を繰り返し実行している。外部データ通
信手段１４はデータを受信すると、割り込み要求信号を
発生する。この信号は、ＤＭＡ転送要求信号としてＤＭ
Ａ処理装置４０に入力される。これを受けるとＤＭＡ処
理装置４０は、ＣＰＵ１に対しホールド要求信号を送
る。ＣＰＵ１はこれを受けて、実行中の処理を中断し
て、アドレスバス１１，データバス１２，制御信号バス
１３を解放し、ＤＭＡ処理装置４０に対しホールド・ア
クノリッジ信号を送る。ＤＭＡ処理装置４０はこれを受
けてＤＭＡアクノリッジ信号を外部データ通信手段１４
に送るとともに、次の命令語「ＬＤＢ ＡＵ」を実行す
る。具体的には、図２のテーブル中の、この命令語に対
応する機能を実行する。これによって外部データ通信手
段１４の転送元アドレスレジスタ６で指定されたアドレ
スから受信データが読み出される。次に命令語「ＳＴＢ
ＡＩ」に対応する図２中の機能が実行され、これによ
って命令語「ＬＤＢ ＡＵ」の機能で読み出されたデー
タがメモリ手段１５の転送先アドレスレジスタ７で指定
されたアドレスに書き込まれ、同時に、転送先アドレス
レジスタ７の内容のインクリメントが行われる。最後の
命令語「ＬＯＯＰ Ｌ１，Ｌ１」に対応する機能によっ
て転送回数レジスタ８の内容のデクリメントが行われ、
更にラベル「Ｌ１」即ちプログラム格納領域２２に格納
された最初の命令語「ＷＡＩＴ」への分岐が行われる。
この様にして１転送単位のＤＭＡ転送が終了すると、Ｄ
ＭＡ処理装置４０はホールド要求信号を取り下げ、これ
を受けてＣＰＵは中断した処理を再開する。
号を受けてＤＭＡ転送を開始できる状態になるまで命令
語「ＷＡＩＴ」を繰り返し実行している。外部データ通
信手段１４はデータを受信すると、割り込み要求信号を
発生する。この信号は、ＤＭＡ転送要求信号としてＤＭ
Ａ処理装置４０に入力される。これを受けるとＤＭＡ処
理装置４０は、ＣＰＵ１に対しホールド要求信号を送
る。ＣＰＵ１はこれを受けて、実行中の処理を中断し
て、アドレスバス１１，データバス１２，制御信号バス
１３を解放し、ＤＭＡ処理装置４０に対しホールド・ア
クノリッジ信号を送る。ＤＭＡ処理装置４０はこれを受
けてＤＭＡアクノリッジ信号を外部データ通信手段１４
に送るとともに、次の命令語「ＬＤＢ ＡＵ」を実行す
る。具体的には、図２のテーブル中の、この命令語に対
応する機能を実行する。これによって外部データ通信手
段１４の転送元アドレスレジスタ６で指定されたアドレ
スから受信データが読み出される。次に命令語「ＳＴＢ
ＡＩ」に対応する図２中の機能が実行され、これによ
って命令語「ＬＤＢ ＡＵ」の機能で読み出されたデー
タがメモリ手段１５の転送先アドレスレジスタ７で指定
されたアドレスに書き込まれ、同時に、転送先アドレス
レジスタ７の内容のインクリメントが行われる。最後の
命令語「ＬＯＯＰ Ｌ１，Ｌ１」に対応する機能によっ
て転送回数レジスタ８の内容のデクリメントが行われ、
更にラベル「Ｌ１」即ちプログラム格納領域２２に格納
された最初の命令語「ＷＡＩＴ」への分岐が行われる。
この様にして１転送単位のＤＭＡ転送が終了すると、Ｄ
ＭＡ処理装置４０はホールド要求信号を取り下げ、これ
を受けてＣＰＵは中断した処理を再開する。
【００１８】上記のＤＭＡ転送では命令語「ＬＤＢ Ａ
Ｕ」で読み出したデータの長さと命令語「ＳＴＢ Ａ
Ｉ」で書き込んだデータの長さはどちらも１バイトだ
が、命令語「ＳＴＢ ＡＩ」の代わりに命令語「ＳＴＷ
ＡＩ」を使用すればデータ長の変換が自動的に行われ
る。従って、データ長を変えたい場合でもソフトウェア
によるデータ処理を行う必要がない。
Ｕ」で読み出したデータの長さと命令語「ＳＴＢ Ａ
Ｉ」で書き込んだデータの長さはどちらも１バイトだ
が、命令語「ＳＴＢ ＡＩ」の代わりに命令語「ＳＴＷ
ＡＩ」を使用すればデータ長の変換が自動的に行われ
る。従って、データ長を変えたい場合でもソフトウェア
によるデータ処理を行う必要がない。
【００１９】以上のことをさらに具体的に述べる。ＣＰ
Ｕ１からは外部メモリ（ＲＯＭ，ＲＡＭ）から送られて
きたＤＭＡ処理装置４に対するプログラム（図５にその
番地毎の内容を示す）がプログラム格納領域２２に格納
される。ＤＭＡ処理装置４０はＣＰＵ１からのこのよう
なプログラム転送が終了すると、このプログラムに含ま
れる初期値設定プログラムＦ及び転送手続プログラムＧ
に書かれている命令語に対する機能を、図２，図３の一
覧表（テーブル）から抽出して、この機能に従って転送
処理を行う。なお、図２，図３の一覧表（テーブル）は
プログラム格納領域２２にあらかじめ格納さている。従
って、ＣＰＵ１からは命令語をＤＭＡ処理装置４に併合
して格納するだけであらかじめ各命令語毎に格納されて
いる機能にもとづき転送処理が実行される。ここで、Ｄ
ＭＡ処理装置４０に対するプログラム及びフローチャー
トの一例を図６，図７と、図８，図９及び図１０，図１
１にそれぞれ示す。このように、この第１の実施例によ
れば、外部からのプログラムを変更するだけで目的に合
致した種々の態様の転送手続が実行できる。
Ｕ１からは外部メモリ（ＲＯＭ，ＲＡＭ）から送られて
きたＤＭＡ処理装置４に対するプログラム（図５にその
番地毎の内容を示す）がプログラム格納領域２２に格納
される。ＤＭＡ処理装置４０はＣＰＵ１からのこのよう
なプログラム転送が終了すると、このプログラムに含ま
れる初期値設定プログラムＦ及び転送手続プログラムＧ
に書かれている命令語に対する機能を、図２，図３の一
覧表（テーブル）から抽出して、この機能に従って転送
処理を行う。なお、図２，図３の一覧表（テーブル）は
プログラム格納領域２２にあらかじめ格納さている。従
って、ＣＰＵ１からは命令語をＤＭＡ処理装置４に併合
して格納するだけであらかじめ各命令語毎に格納されて
いる機能にもとづき転送処理が実行される。ここで、Ｄ
ＭＡ処理装置４０に対するプログラム及びフローチャー
トの一例を図６，図７と、図８，図９及び図１０，図１
１にそれぞれ示す。このように、この第１の実施例によ
れば、外部からのプログラムを変更するだけで目的に合
致した種々の態様の転送手続が実行できる。
【００２０】上記第１の実施例では、プログラム格納領
域２２に格納されたプログラムの実行はＤＭＡ処理装置
４０の制御手段２１によって行われた。しかし、このプ
ログラムの実行をＣＰＵ１が行うように構成することも
可能である。以下に、第２の発明の実施例（第２の実施
例）を図について説明する。図１３において、２３は命
令レジスタ３に保持された命令語を解釈して命令の実行
を制御する命令解釈手段である。ＣＰＵ１は、その命令
レジスタ２３と、バスインターフェース手段２と、命令
レジスタ３とから構成されている。２４はプログラム格
納領域に格納された命令語ＣＰＵ１に送出するための命
令語送出手段、２７はＣＰＵ１が処理手続のプログラム
の実行時に使用する内部バスである。４１はＤＭＡ処理
装置であって、このＤＭＡ処理装置は、転送元先頭アド
レスレジスタ５０と、転送元アドレスレジスタ６と、転
送先先頭アドレスレジスタ５１と、転送先アドレスレジ
スタ７と、転送回数初期レジスタ５２と、転送回数レジ
スタ８と、データレジスタ１０と、制御手段２１と、命
令語送出手段２４と、プログラム格納領域２２とから構
成されている。なお、この第２の実施例では、２３，２
４，２７を除く部分については、第１の実施例と同じ機
能の部分であるため、同符号を付しており、以下の説明
を省略する。
域２２に格納されたプログラムの実行はＤＭＡ処理装置
４０の制御手段２１によって行われた。しかし、このプ
ログラムの実行をＣＰＵ１が行うように構成することも
可能である。以下に、第２の発明の実施例（第２の実施
例）を図について説明する。図１３において、２３は命
令レジスタ３に保持された命令語を解釈して命令の実行
を制御する命令解釈手段である。ＣＰＵ１は、その命令
レジスタ２３と、バスインターフェース手段２と、命令
レジスタ３とから構成されている。２４はプログラム格
納領域に格納された命令語ＣＰＵ１に送出するための命
令語送出手段、２７はＣＰＵ１が処理手続のプログラム
の実行時に使用する内部バスである。４１はＤＭＡ処理
装置であって、このＤＭＡ処理装置は、転送元先頭アド
レスレジスタ５０と、転送元アドレスレジスタ６と、転
送先先頭アドレスレジスタ５１と、転送先アドレスレジ
スタ７と、転送回数初期レジスタ５２と、転送回数レジ
スタ８と、データレジスタ１０と、制御手段２１と、命
令語送出手段２４と、プログラム格納領域２２とから構
成されている。なお、この第２の実施例では、２３，２
４，２７を除く部分については、第１の実施例と同じ機
能の部分であるため、同符号を付しており、以下の説明
を省略する。
【００２１】ＣＰＵ１は内部バス２７を通じてＤＭＡ処
理装置４１の転送元アドレスレジスタ６、転送先アドレ
スレジスタ７、転送回数レジスタ８、データレジスタ１
０を使用することにより、図２及び図３の命令語の機能
を実行することが可能であり、またデータレジスタ１０
をＣＰＵ内部の汎用レジスタと同様に扱うことが可能で
ある。まず、第１の実施例と同様に、ＣＰＵ１によって
図４に示したプログラムを実行させる。これによって、
このプログラムの最初の命令語「ＳＴＤＭＡｎ」を除い
た部分ＤＭＡ処理装置４１のプログラム格納領域２２に
格納される。次に、ＣＰＵ１によって転送元アドレスレ
ジスタ６には外部データ通信手段１４の受信データの読
み出しアドレス、転送先アドレスレジスタ７にはメモリ
手段１５の適当なアドレスを書き込む。この後、転送回
数レジスタ８に「０」以外の数字が書き込まれることに
よって制御手段２１は動作可能になる。
理装置４１の転送元アドレスレジスタ６、転送先アドレ
スレジスタ７、転送回数レジスタ８、データレジスタ１
０を使用することにより、図２及び図３の命令語の機能
を実行することが可能であり、またデータレジスタ１０
をＣＰＵ内部の汎用レジスタと同様に扱うことが可能で
ある。まず、第１の実施例と同様に、ＣＰＵ１によって
図４に示したプログラムを実行させる。これによって、
このプログラムの最初の命令語「ＳＴＤＭＡｎ」を除い
た部分ＤＭＡ処理装置４１のプログラム格納領域２２に
格納される。次に、ＣＰＵ１によって転送元アドレスレ
ジスタ６には外部データ通信手段１４の受信データの読
み出しアドレス、転送先アドレスレジスタ７にはメモリ
手段１５の適当なアドレスを書き込む。この後、転送回
数レジスタ８に「０」以外の数字が書き込まれることに
よって制御手段２１は動作可能になる。
【００２２】外部データ通信手段１４はデータを受信す
ると、割り込み要求信号を発生する。この信号は、ＤＭ
Ａ転送要求信号としてＤＭＡ処理装置４１に入力され
る。これを受けてＤＭＡ処理装置４１は、ＣＰＵ１に対
しホールド要求信号を送る。ＣＰＵ１はこれを受けて、
実行中の処理を中断して、アドレスバス１１，データバ
ス１２，制御信号バス１３を解放し、ＤＭＡ処理装置４
１に対しホールド・アクノリッジ信号を送る。ＤＭＡ処
理装置４１はこれを受けてＤＭＡアクノリッジ信号を外
部データ通信手段１４に送るとともに、命令語「ＬＤＢ
ＡＵ」を命令語送出実行手段２４によってＣＰＵ１に
送出する。この命令語は命令レジスタ３に格納され、命
令語解釈手段２３によって図２，図３のテーブルにもと
づいて解釈される。これによって外部データ通信手段１
４から受信データが読み出される。次に命令語「ＳＴＢ
ＡＩ」が送出され、これによって命令語「ＬＤＢ Ａ
Ｕ」で読み出されたデータがメモリ手段１５に書き込ま
れ、同時に転送先アドレスレジスタ７の内容のインクリ
メントが行われる。最後の命令語「ＬＯＯＰ Ｌ１，Ｌ
１」によって転送回数レジスタ８の内容のデクリメント
が行われ、更にラベル「Ｌ１」即ち最初の命令語「ＷＡ
ＩＴ」への分岐が行われる。ＣＰＵ１は命令語「ＷＡＩ
Ｔ」を見つけるとＤＭＡ転送処理を中断する。この様に
して１転送単位のＤＭＡ転送が終了する。
ると、割り込み要求信号を発生する。この信号は、ＤＭ
Ａ転送要求信号としてＤＭＡ処理装置４１に入力され
る。これを受けてＤＭＡ処理装置４１は、ＣＰＵ１に対
しホールド要求信号を送る。ＣＰＵ１はこれを受けて、
実行中の処理を中断して、アドレスバス１１，データバ
ス１２，制御信号バス１３を解放し、ＤＭＡ処理装置４
１に対しホールド・アクノリッジ信号を送る。ＤＭＡ処
理装置４１はこれを受けてＤＭＡアクノリッジ信号を外
部データ通信手段１４に送るとともに、命令語「ＬＤＢ
ＡＵ」を命令語送出実行手段２４によってＣＰＵ１に
送出する。この命令語は命令レジスタ３に格納され、命
令語解釈手段２３によって図２，図３のテーブルにもと
づいて解釈される。これによって外部データ通信手段１
４から受信データが読み出される。次に命令語「ＳＴＢ
ＡＩ」が送出され、これによって命令語「ＬＤＢ Ａ
Ｕ」で読み出されたデータがメモリ手段１５に書き込ま
れ、同時に転送先アドレスレジスタ７の内容のインクリ
メントが行われる。最後の命令語「ＬＯＯＰ Ｌ１，Ｌ
１」によって転送回数レジスタ８の内容のデクリメント
が行われ、更にラベル「Ｌ１」即ち最初の命令語「ＷＡ
ＩＴ」への分岐が行われる。ＣＰＵ１は命令語「ＷＡＩ
Ｔ」を見つけるとＤＭＡ転送処理を中断する。この様に
して１転送単位のＤＭＡ転送が終了する。
【００２３】更に、この実施例では命令語「ＬＤＢ Ａ
Ｕ」と命令語「ＳＴＢ ＡＩ」の間にデータ処理の手続
を挿入することも可能である。例えば、そこに命令語
「ＮＯＴ ＤＲ」を置けばＤＭＡ転送の間にデータの反
転をすることが可能である。また、ＣＰＵ１は、外部デ
ータ通信手段１４から読み出したデータを演算してから
メモリ手段１５に書き込んでもよい。これによれば、後
で演算する手間が省ける。
Ｕ」と命令語「ＳＴＢ ＡＩ」の間にデータ処理の手続
を挿入することも可能である。例えば、そこに命令語
「ＮＯＴ ＤＲ」を置けばＤＭＡ転送の間にデータの反
転をすることが可能である。また、ＣＰＵ１は、外部デ
ータ通信手段１４から読み出したデータを演算してから
メモリ手段１５に書き込んでもよい。これによれば、後
で演算する手間が省ける。
【００２４】
【発明の効果】以上説明したように、第１，第２の発明
によれば、外部より入力された命令語に対応する機能を
あらかじめ設定されたテーブルより抽出してこの機能に
従って転送処理を行うようにしたため、ＭＡ転送の手続
をプログラムで記述できるので、このプログラムを変更
するだけで目的に合わせて処理の一部を変更することが
できる。
によれば、外部より入力された命令語に対応する機能を
あらかじめ設定されたテーブルより抽出してこの機能に
従って転送処理を行うようにしたため、ＭＡ転送の手続
をプログラムで記述できるので、このプログラムを変更
するだけで目的に合わせて処理の一部を変更することが
できる。
【図１】この第一の発明の一実施例によるＤＭＡ処理装
置を備えたデータ処理装置のシステム構成を示すブロッ
ク図である。
置を備えたデータ処理装置のシステム構成を示すブロッ
ク図である。
【図２】図１のＤＭＡ処理装置を使用するために設けら
れた命令語の一覧表を示す図である。
れた命令語の一覧表を示す図である。
【図３】図１のＤＭＡ処理装置を使用するために設けら
れた命令語の一覧表を示す図である
れた命令語の一覧表を示す図である
【図４】図３に続く命令語の一覧表を示す図である。
【図５】図１のＤＭＡ処理装置を使用するためのプログ
ラムを示す図である。
ラムを示す図である。
【図６】外部より取込まれる命令語の配列パターンの一
例を示す図である。
例を示す図である。
【図７】外部から取込まれるプログラムの一例を示す図
である。
である。
【図８】外部から取込まれる図６で示すプログラムのフ
ローチャートである。
ローチャートである。
【図９】外部から取込まれるプログラムの一例を示す図
である。
である。
【図１０】外部から取込まれる図８で示すプログラムの
フローチャートである。
フローチャートである。
【図１１】外部から取込まれるプログラムの一例を示す
図である。
図である。
【図１２】外部から取込まれる図１０で示すプログラム
のフローチャートである。
のフローチャートである。
【図１３】この第２の発明の一実施例によるＤＭＡ処理
装置を備えたデータ処理装置のシステム構成を示すブロ
ック図である。
装置を備えたデータ処理装置のシステム構成を示すブロ
ック図である。
【図１４】従来のＤＭＡ処理装置を備えたデータ処理装
置のシステム構成を示すブロック図である。
置のシステム構成を示すブロック図である。
【図１５】従来のＤＭＡ処理装置の制御レジスタの内容
を示した図である。
を示した図である。
４，４０，４１ ＤＭＡ処理装置 ６ 転送元アドレスレジスタ ７ 転送先アドレスレジスタ ８ 転送回数レジスタ ２１ 制御手段 ２２ プログラム格納領域 ２４ 命令語送出手段 ２５ ｎ個の命令をプログラム格納領域に書き込むため
の命令 ２６ 命令語転送バス ２７ 内部バス
の命令 ２６ 命令語転送バス ２７ 内部バス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 データ処理装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は外部データ通信手段か
らのデータをメモリ手段に転送するＤＭＡ処理装置を備
えたデータ処理装置に関するものである。
らのデータをメモリ手段に転送するＤＭＡ処理装置を備
えたデータ処理装置に関するものである。
【０００２】
【従来の技術】図１４は従来のダイレクト・メモリ・ア
クセス処理装置（以下、ＤＭＡ処理装置という）を備え
たデータ処理装置の構成を示すブロック図であり、図に
おいて、１はＣＰＵを示している。２，３はＣＰＵ１の
構成要素であって、２はＣＰＵ１に対する命令語のフェ
ッチやデータの入出力を行うためのバスインターフェー
ス手段（ＢＩＵ）、３は行うべき命令語を保持する命令
レジスタ（ＩＲ）を示している。４はＤＭＡ処理装置、
５，６，７，８，９，１０はＤＭＡ処理装置４の構成要
素であって、５はＤＭＡ処理装置の動作を決定する制御
レジスタ（ＣＲ）、６はＤＭＡ処理装置４によって転送
されるデータの転送元のアドレスを示す転送元アドレス
レジスタ（ＳＡ）、７はＤＭＡ処理装置４によって転送
されるデータの転送先のアドレスを示す転送先アドレス
レジスタ（ＤＡ）、８はＤＭＡ処理装置４によって行わ
れる転送の回数を示す転送回数レジスタ（ＴＣ）、９は
ＤＭＡ処理装置４の制御手段、１０は転送元から読み出
したデータを一時的に格納するデータレジスタ（ＤＲ）
を示している。１１，１２，１３は、それぞれアドレス
バス，データバス，制御信号バスを示している。１４は
外部データ通信手段、１５はメモリ手段で、これらはア
ドレスバス１１，データバス１２，制御信号バス１３を
通じて、ＣＰＵ１あるいはＤＭＡ処理装置４と接続され
ている。
クセス処理装置（以下、ＤＭＡ処理装置という）を備え
たデータ処理装置の構成を示すブロック図であり、図に
おいて、１はＣＰＵを示している。２，３はＣＰＵ１の
構成要素であって、２はＣＰＵ１に対する命令語のフェ
ッチやデータの入出力を行うためのバスインターフェー
ス手段（ＢＩＵ）、３は行うべき命令語を保持する命令
レジスタ（ＩＲ）を示している。４はＤＭＡ処理装置、
５，６，７，８，９，１０はＤＭＡ処理装置４の構成要
素であって、５はＤＭＡ処理装置の動作を決定する制御
レジスタ（ＣＲ）、６はＤＭＡ処理装置４によって転送
されるデータの転送元のアドレスを示す転送元アドレス
レジスタ（ＳＡ）、７はＤＭＡ処理装置４によって転送
されるデータの転送先のアドレスを示す転送先アドレス
レジスタ（ＤＡ）、８はＤＭＡ処理装置４によって行わ
れる転送の回数を示す転送回数レジスタ（ＴＣ）、９は
ＤＭＡ処理装置４の制御手段、１０は転送元から読み出
したデータを一時的に格納するデータレジスタ（ＤＲ）
を示している。１１，１２，１３は、それぞれアドレス
バス，データバス，制御信号バスを示している。１４は
外部データ通信手段、１５はメモリ手段で、これらはア
ドレスバス１１，データバス１２，制御信号バス１３を
通じて、ＣＰＵ１あるいはＤＭＡ処理装置４と接続され
ている。
【０００３】図１５は、ＤＭＡ処理装置４の制御レジス
タ５の内容を示した図である。図１５において、１６は
ＤＭＡ転送における転送単位を示すビットで、「０」の
時は転送単位がバイトであることを示し、「１」の時は
転送単位がワードであることを示す。１７はＤＭＡ転送
のモードを示すビットで、「０」の時はサイクルスチル
モードを示し、「１」の時はバーストモードを示してい
る。ここでサイクルスチルモードとは、ＤＭＡ転送要求
があると１転送単位のＤＭＡ転送を行ってＣＰＵ１に復
帰する動作モードをいい、バーストモードとは、ＤＭＡ
転送要求があると全ての転送を連続して行い途中でＣＰ
Ｕ１には復帰しない動作モードのことをいう。１８ａ，
１８ｂは１転送単位のＤＭＡ転送を行ったあとの転送元
のアドレスの修正方法を示し、「００」の時はＤＭＡ転
送を行ったあとの転送元のアドレスはそのままの固定と
し、「０１」の時は転送元のアドレスのインクリメント
を行い、「１０」の時は転送元のアドレスのデクリメン
トを行い、また、「１１」は未使用である。１９ａ，１
９ｂは転送先のアドレスの修正方法を示し、「００」の
時はＤＭＡ転送を行ったあとの転送先のアドレスはその
ままの固定とし、「０１」の時は転送先のアドレスのイ
ンクリメントを行い、「１０」の時は転送先のアドレス
のデクリメントを行い、また、「１１」は未使用であ
る。２０はＤＭＡ転送有効フラグであり、「０」の時は
ＤＭＡ処理装置４を使用しないことを示し、「１」の時
は使用することを示す。
タ５の内容を示した図である。図１５において、１６は
ＤＭＡ転送における転送単位を示すビットで、「０」の
時は転送単位がバイトであることを示し、「１」の時は
転送単位がワードであることを示す。１７はＤＭＡ転送
のモードを示すビットで、「０」の時はサイクルスチル
モードを示し、「１」の時はバーストモードを示してい
る。ここでサイクルスチルモードとは、ＤＭＡ転送要求
があると１転送単位のＤＭＡ転送を行ってＣＰＵ１に復
帰する動作モードをいい、バーストモードとは、ＤＭＡ
転送要求があると全ての転送を連続して行い途中でＣＰ
Ｕ１には復帰しない動作モードのことをいう。１８ａ，
１８ｂは１転送単位のＤＭＡ転送を行ったあとの転送元
のアドレスの修正方法を示し、「００」の時はＤＭＡ転
送を行ったあとの転送元のアドレスはそのままの固定と
し、「０１」の時は転送元のアドレスのインクリメント
を行い、「１０」の時は転送元のアドレスのデクリメン
トを行い、また、「１１」は未使用である。１９ａ，１
９ｂは転送先のアドレスの修正方法を示し、「００」の
時はＤＭＡ転送を行ったあとの転送先のアドレスはその
ままの固定とし、「０１」の時は転送先のアドレスのイ
ンクリメントを行い、「１０」の時は転送先のアドレス
のデクリメントを行い、また、「１１」は未使用であ
る。２０はＤＭＡ転送有効フラグであり、「０」の時は
ＤＭＡ処理装置４を使用しないことを示し、「１」の時
は使用することを示す。
【０００４】上記のシステムは外部データ通信手段１４
によって外部から送られてきたデータを受信して、この
データをメモリ手段１５に格納する処理手続を行うもの
とする。この場合、データの通信速度がＣＰＵ１の処理
速度に比べて遅ければ、この処理手続は割り込み処理に
よって実現できる。即ち、外部からのデータを受信する
と、外部データ通信手段１４はＣＰＵ１に対し割り込み
処理を要求する。ＣＰＵ１はこの要求を受けて現在実行
中の処理を中断し、プログラム・ステータス・ワードや
プログラム・カウンタをスタックに退避して、上記処理
手続のためのプログラムに分岐する。このプログラムに
はＣＰＵ１の汎用レジスタの退避、外部データ通信手段
１４からの受信データ読み出し、読み出したデータのメ
モリ手段１５に対する書き込み等の命令が書かれてい
る。このプログラムをＣＰＵ１に実行させることで上記
処理手続を行うことができる。
によって外部から送られてきたデータを受信して、この
データをメモリ手段１５に格納する処理手続を行うもの
とする。この場合、データの通信速度がＣＰＵ１の処理
速度に比べて遅ければ、この処理手続は割り込み処理に
よって実現できる。即ち、外部からのデータを受信する
と、外部データ通信手段１４はＣＰＵ１に対し割り込み
処理を要求する。ＣＰＵ１はこの要求を受けて現在実行
中の処理を中断し、プログラム・ステータス・ワードや
プログラム・カウンタをスタックに退避して、上記処理
手続のためのプログラムに分岐する。このプログラムに
はＣＰＵ１の汎用レジスタの退避、外部データ通信手段
１４からの受信データ読み出し、読み出したデータのメ
モリ手段１５に対する書き込み等の命令が書かれてい
る。このプログラムをＣＰＵ１に実行させることで上記
処理手続を行うことができる。
【０００５】しかし、通信速度が速い場合には、外部デ
ータ通信手段１４から受信データを読み出す前に次のデ
ータが送られてくる場合もあり、割り込みによる処理手
続では不都合が生じる場合もある。この様なときには、
ＤＭＡ処理装置４を使用する処理手続を行う必要があ
る。
ータ通信手段１４から受信データを読み出す前に次のデ
ータが送られてくる場合もあり、割り込みによる処理手
続では不都合が生じる場合もある。この様なときには、
ＤＭＡ処理装置４を使用する処理手続を行う必要があ
る。
【０００６】このため、外部データ通信手段１４の割り
込み要求信号は、ＤＭＡ処理装置４に対するＤＭＡ転送
要求信号となるように配線されているものとする。ま
た、ＤＭＡ処理装置４は、使用する前に各レジスタの初
期設定が必要なので、上記手続を行う前に、制御レジス
タ５には制御コード「１００１００００」を、転送元ア
ドレスレジスタ６には外部データ通信手段１３の受信デ
ータの読み出しアドレスを、転送先アドレスレジスタ７
にはメモリ手段１５の適当なアドレスを、転送回数レジ
スタ８には送られてくるデータのバイト数をＣＰＵによ
って書き込んでおく。
込み要求信号は、ＤＭＡ処理装置４に対するＤＭＡ転送
要求信号となるように配線されているものとする。ま
た、ＤＭＡ処理装置４は、使用する前に各レジスタの初
期設定が必要なので、上記手続を行う前に、制御レジス
タ５には制御コード「１００１００００」を、転送元ア
ドレスレジスタ６には外部データ通信手段１３の受信デ
ータの読み出しアドレスを、転送先アドレスレジスタ７
にはメモリ手段１５の適当なアドレスを、転送回数レジ
スタ８には送られてくるデータのバイト数をＣＰＵによ
って書き込んでおく。
【０００７】外部データ通信手段１４はデータを受信す
ると、割り込み要求信号を発生する。この信号は、ＤＭ
Ａ転送要求信号としてＤＭＡ処理装置４に入力される。
これを受けてＤＭＡ処理装置４は、ＣＰＵ１に対しホー
ルド要求信号を送る。ＣＰＵ１はこれを受けると、実行
中の処理を中断し、アドレスバス１１，データバス１
２，制御信号バス１３を解放し、ＤＭＡ処理装置４に対
しホールド・アクノリッジ信号を送る。ＤＭＡ処理装置
４はこれを受けてＤＭＡアクノリッジ信号を外部データ
通信手段１４に送り、転送元アドレスレジスタ６に格納
されたアドレスによって外部データ通信手段１４から受
信データを読み出し、データレジスタ１０に一時的に格
納する。次に、このデータを転送先アドレスレジスタ８
に格納されたアドレスによってメモリ手段１５に書き込
む。また同時に、転送先アドレスレジスタ７の内容のイ
ンクリメントを行い、転送回数レジスタ８の内容のデク
リメントを行う。この１転送単位のＤＭＡ転送が終了す
ると、ＤＭＡ処理装置４はホールド要求信号を取り下
げ、これを受けてＣＰＵは中断した処理を再開する。
ると、割り込み要求信号を発生する。この信号は、ＤＭ
Ａ転送要求信号としてＤＭＡ処理装置４に入力される。
これを受けてＤＭＡ処理装置４は、ＣＰＵ１に対しホー
ルド要求信号を送る。ＣＰＵ１はこれを受けると、実行
中の処理を中断し、アドレスバス１１，データバス１
２，制御信号バス１３を解放し、ＤＭＡ処理装置４に対
しホールド・アクノリッジ信号を送る。ＤＭＡ処理装置
４はこれを受けてＤＭＡアクノリッジ信号を外部データ
通信手段１４に送り、転送元アドレスレジスタ６に格納
されたアドレスによって外部データ通信手段１４から受
信データを読み出し、データレジスタ１０に一時的に格
納する。次に、このデータを転送先アドレスレジスタ８
に格納されたアドレスによってメモリ手段１５に書き込
む。また同時に、転送先アドレスレジスタ７の内容のイ
ンクリメントを行い、転送回数レジスタ８の内容のデク
リメントを行う。この１転送単位のＤＭＡ転送が終了す
ると、ＤＭＡ処理装置４はホールド要求信号を取り下
げ、これを受けてＣＰＵは中断した処理を再開する。
【０００８】
【発明が解決しようとする課題】従来のＤＭＡ処理装置
を備えたデータ処理装置のシステムは、以上のように構
成されているので、ＣＰＵの割り込みによる処理手続で
は間に合わない場合でもデータ転送を行うことができ
る。しかし、ＤＭＡ処理装置の処理内容は制御レジスタ
によって決められる限定されたもので、目的に合わせて
処理の一部を変更したい場合等に対応できないとう問題
点があった。
を備えたデータ処理装置のシステムは、以上のように構
成されているので、ＣＰＵの割り込みによる処理手続で
は間に合わない場合でもデータ転送を行うことができ
る。しかし、ＤＭＡ処理装置の処理内容は制御レジスタ
によって決められる限定されたもので、目的に合わせて
処理の一部を変更したい場合等に対応できないとう問題
点があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、転送目的に合わせて処理の一
部を変更することができるＤＭＡ処理装置を備えたデー
タ処理装置を得ることを目的としている。
るためになされたもので、転送目的に合わせて処理の一
部を変更することができるＤＭＡ処理装置を備えたデー
タ処理装置を得ることを目的としている。
【００１０】
【課題を解決するための手段】この第１の発明に係わる
データ処理装置は、複数の機能から成る転送処理手続に
従って、データを転送するＤＭＡ処理装置４０を備えた
データ処理装置において、上記ＤＭＡ処理装置は、各機
能に対応した命令語より成る転送処理手続を格納するプ
ログラム格納手段と、この格納手段に格納された命令語
を実行する手段を備え、このプログラム格納領域には命
令語より成る転送処理手続を外部より入力する。
データ処理装置は、複数の機能から成る転送処理手続に
従って、データを転送するＤＭＡ処理装置４０を備えた
データ処理装置において、上記ＤＭＡ処理装置は、各機
能に対応した命令語より成る転送処理手続を格納するプ
ログラム格納手段と、この格納手段に格納された命令語
を実行する手段を備え、このプログラム格納領域には命
令語より成る転送処理手続を外部より入力する。
【００１１】この第２の発明に係わるデータ処理装置
は、複数の機能から成る転送処理手続に従って、ＤＭＡ
処理装置４１と、このＤＭＡ処理装置と結合した中央処
理装置（ＣＰＵ１）とを備えたデータ処理装置におい
て、上記ＤＭＡ処理装置は各機能に対応した命令語より
成る転送処理手続を格納するプログラム格納手段と、こ
の格納手段に格納された命令語を上記中央処理装置に送
出する手段を備え、上記中央処理装置は上記送出する手
段によって送出された上記命令語を実行する手段を備
え、このプログラム格納領域には命令語より成る転送処
理手続を外部より入力する。
は、複数の機能から成る転送処理手続に従って、ＤＭＡ
処理装置４１と、このＤＭＡ処理装置と結合した中央処
理装置（ＣＰＵ１）とを備えたデータ処理装置におい
て、上記ＤＭＡ処理装置は各機能に対応した命令語より
成る転送処理手続を格納するプログラム格納手段と、こ
の格納手段に格納された命令語を上記中央処理装置に送
出する手段を備え、上記中央処理装置は上記送出する手
段によって送出された上記命令語を実行する手段を備
え、このプログラム格納領域には命令語より成る転送処
理手続を外部より入力する。
【００１２】
【作用】この第１の発明によるデータ処理装置では、Ｄ
ＭＡ処理装置４０は、入力された上記命令語をプログラ
ム格納領域より読み出して、上記命令語を実行すること
によって転送処理を行う。
ＭＡ処理装置４０は、入力された上記命令語をプログラ
ム格納領域より読み出して、上記命令語を実行すること
によって転送処理を行う。
【００１３】この第２の発明によるデータ処理装置で
は、ＤＭＡ処理装置は、入力された上記命令語をプログ
ラム格納領域より読み出し、中央処理装置に送出して、
中央処理装置（ＣＰＵ１）が上記命令語を実行すること
によって転送処理を行う。
は、ＤＭＡ処理装置は、入力された上記命令語をプログ
ラム格納領域より読み出し、中央処理装置に送出して、
中央処理装置（ＣＰＵ１）が上記命令語を実行すること
によって転送処理を行う。
【００１４】
【実施例】以下、この発明の一実施例を図を用いて説明
する。図１は、この第１の発明の一実施例（第１の実施
例）のＤＭＡ処理装置を備えたデータ処理装置のシステ
ム構成を示すブロック図である。図１において１はＣＰ
Ｕを示している。２，３はＣＰＵ１の構成要素であっ
て、２はＣＰＵ１に対する命令語のフェッチやデータの
入出力を行うためのバスインターフェース手段（ＢＩ
Ｕ）、３は行うべき命令語を保持する命令レジスタ（Ｉ
Ｒ）を示している。４０はＤＭＡ処理装置を示してお
り、６，７，８，１０，２１，２２，５０，５１，５２
はＤＭＡ処理装置４０の構成要素であって、６はＤＭＡ
処理装置４０によって転送されるデータの転送元のアド
レスを示す転送元アドレスレジスタ（ＳＡ）、７はＤＭ
Ａ処理装置４０によって転送されるデータの転送先のア
ドレスを示す転送先アドレスレジスタ（ＤＡ）、８はＤ
ＭＡ処理装置４０によって行われる転送の回数を示す転
送回数レジスタ（ＴＣ）、１０は転送元から読み出した
データを一時的に格納するデータレジスタ（ＤＲ）、２
１はＤＭＡ処理装置４０の実行手段としての制御手段、
２２はＤＭＡ処理装置４０が行う処理手続のプログラム
を格納するプログラム格納手段としてのプログラム格納
領域を示している。５０は転送元の先頭アドレスを示す
転送元先頭アドレスレジスタ、５１は転送先の先頭アド
レスを示す転送先アドレスレジスタ、５２は転送回数の
初期設定を行う転送回数初期レジスタである。１１，１
２，１３は、それぞれアドレスバス，データバス，制御
信号バスを示している。また、１４は外部データ通信手
段、１５はメモリ手段で、これらはアドレスバス１１，
データバス１２，制御信号バス１３を通じて、ＣＰＵ１
あるいはＤＭＡ処理装置４０と接続されている。２６は
ＣＰＵ１が処理手続のプログラムをプログラム格納領域
２２に書き込むために使用する命令語転送バスである。
する。図１は、この第１の発明の一実施例（第１の実施
例）のＤＭＡ処理装置を備えたデータ処理装置のシステ
ム構成を示すブロック図である。図１において１はＣＰ
Ｕを示している。２，３はＣＰＵ１の構成要素であっ
て、２はＣＰＵ１に対する命令語のフェッチやデータの
入出力を行うためのバスインターフェース手段（ＢＩ
Ｕ）、３は行うべき命令語を保持する命令レジスタ（Ｉ
Ｒ）を示している。４０はＤＭＡ処理装置を示してお
り、６，７，８，１０，２１，２２，５０，５１，５２
はＤＭＡ処理装置４０の構成要素であって、６はＤＭＡ
処理装置４０によって転送されるデータの転送元のアド
レスを示す転送元アドレスレジスタ（ＳＡ）、７はＤＭ
Ａ処理装置４０によって転送されるデータの転送先のア
ドレスを示す転送先アドレスレジスタ（ＤＡ）、８はＤ
ＭＡ処理装置４０によって行われる転送の回数を示す転
送回数レジスタ（ＴＣ）、１０は転送元から読み出した
データを一時的に格納するデータレジスタ（ＤＲ）、２
１はＤＭＡ処理装置４０の実行手段としての制御手段、
２２はＤＭＡ処理装置４０が行う処理手続のプログラム
を格納するプログラム格納手段としてのプログラム格納
領域を示している。５０は転送元の先頭アドレスを示す
転送元先頭アドレスレジスタ、５１は転送先の先頭アド
レスを示す転送先アドレスレジスタ、５２は転送回数の
初期設定を行う転送回数初期レジスタである。１１，１
２，１３は、それぞれアドレスバス，データバス，制御
信号バスを示している。また、１４は外部データ通信手
段、１５はメモリ手段で、これらはアドレスバス１１，
データバス１２，制御信号バス１３を通じて、ＣＰＵ１
あるいはＤＭＡ処理装置４０と接続されている。２６は
ＣＰＵ１が処理手続のプログラムをプログラム格納領域
２２に書き込むために使用する命令語転送バスである。
【００１５】図２，図３及び図４は、この第１の実施例
のＤＭＡ処理装置４０を使用するために設けられた命令
語の一覧表（テーブル）である。図２中、２５は後に続
くｎ個の命令をプログラム格納領域２２に書き込むため
の命令を示している。ＣＰＵによって外部より取込まれ
た命令語にしたがって図２，図３，図４のいずれかの機
能が選択され、この選択された機能に従って転送動作が
実行される。
のＤＭＡ処理装置４０を使用するために設けられた命令
語の一覧表（テーブル）である。図２中、２５は後に続
くｎ個の命令をプログラム格納領域２２に書き込むため
の命令を示している。ＣＰＵによって外部より取込まれ
た命令語にしたがって図２，図３，図４のいずれかの機
能が選択され、この選択された機能に従って転送動作が
実行される。
【００１６】この第一の発明の一実施例によるＤＭＡ処
理装置を備えたデータ処理装置のシステムで、従来の技
術と同様の処理を行う場合は、ＤＭＡ転送を行う前に、
ＣＰＵ１によって外部から取込まれる図５に示したプロ
グラムを実行させる。ＣＰＵ１は、命令語「ＳＴＤＭＡ
７」２５を見つけると、命令語が７命令であることを
判別し、この命令に続く７命令語を命令語転送バス２６
を通じてプログラム格納領域２２に書き込む。これによ
って、このプログラムの最初の命令語「ＳＴＤＭＡ
７」２５を除いた部分がＤＭＡ処理装置４０のプログラ
ム格納領域２２に格納される。また、プログラムの実行
は制御手段２１の制御によって行われる。
理装置を備えたデータ処理装置のシステムで、従来の技
術と同様の処理を行う場合は、ＤＭＡ転送を行う前に、
ＣＰＵ１によって外部から取込まれる図５に示したプロ
グラムを実行させる。ＣＰＵ１は、命令語「ＳＴＤＭＡ
７」２５を見つけると、命令語が７命令であることを
判別し、この命令に続く７命令語を命令語転送バス２６
を通じてプログラム格納領域２２に書き込む。これによ
って、このプログラムの最初の命令語「ＳＴＤＭＡ
７」２５を除いた部分がＤＭＡ処理装置４０のプログラ
ム格納領域２２に格納される。また、プログラムの実行
は制御手段２１の制御によって行われる。
【００１７】ＤＭＡ処理装置４０は、「ＭＯＶ ＳＡ
φ，ｘ」，「ＭＯＶ ＤＡφ，ｙ」及び「ＭＯＶ ＴＣ
φ，ｚ」を実行したあと、ＤＭＡ転送要求信号を受けて
ＤＭＡ転送を開始できる状態になるまで命令語「ＷＡＩ
Ｔ」を実行した後、停止している。外部データ通信手段
１４はデータを受信すると、割り込み要求信号を発生す
る。この信号は、ＤＭＡ転送要求信号としてＤＭＡ処理
装置４０に入力される。これを受けるとＤＭＡ処理装置
４０は、ＣＰＵ１に対しホールド要求信号を送る。ＣＰ
Ｕ１はこれを受けて、実行中の処理を中断して、アドレ
スバス１１，データバス１２，制御信号バス１３を解放
し、ＤＭＡ処理装置４０に対しホールド・アクノリッジ
信号を送る。ＤＭＡ処理装置４０はこれを受けてＤＭＡ
アクノリッジ信号を外部データ通信手段１４に送るとと
もに、次の命令語「ＬＤＢ ＡＵ」を実行する。具体的
には、図２のテーブル中の、この命令語に対応する機能
を実行する。これによって外部データ通信手段１４の転
送元アドレスレジスタ６で指定されたアドレスから受信
データが読み出される。次に命令語「ＳＴＢ ＡＩ」に
対応する図２中の機能が実行され、これによって命令語
「ＬＤＢ ＡＵ」の機能で読み出されたデータがメモリ
手段１５の転送先アドレスレジスタ７で指定されたアド
レスに書き込まれ、同時に、転送先アドレスレジスタ７
の内容のインクリメントが行われる。最後の命令語「Ｌ
ＯＯＰ Ｌ１，Ｌ１」に対応する機能によって転送回数
レジスタ８の内容のデクリメントが行われ、更にラベル
「Ｌ１」即ちプログラム格納領域２２に格納された最初
の命令語「ＷＡＩＴ」への分岐が行われる。この様にし
て１転送単位のＤＭＡ転送が終了すると、ＤＭＡ処理装
置４０はホールド要求信号を取り下げ、これを受けてＣ
ＰＵは中断した処理を再開する。
φ，ｘ」，「ＭＯＶ ＤＡφ，ｙ」及び「ＭＯＶ ＴＣ
φ，ｚ」を実行したあと、ＤＭＡ転送要求信号を受けて
ＤＭＡ転送を開始できる状態になるまで命令語「ＷＡＩ
Ｔ」を実行した後、停止している。外部データ通信手段
１４はデータを受信すると、割り込み要求信号を発生す
る。この信号は、ＤＭＡ転送要求信号としてＤＭＡ処理
装置４０に入力される。これを受けるとＤＭＡ処理装置
４０は、ＣＰＵ１に対しホールド要求信号を送る。ＣＰ
Ｕ１はこれを受けて、実行中の処理を中断して、アドレ
スバス１１，データバス１２，制御信号バス１３を解放
し、ＤＭＡ処理装置４０に対しホールド・アクノリッジ
信号を送る。ＤＭＡ処理装置４０はこれを受けてＤＭＡ
アクノリッジ信号を外部データ通信手段１４に送るとと
もに、次の命令語「ＬＤＢ ＡＵ」を実行する。具体的
には、図２のテーブル中の、この命令語に対応する機能
を実行する。これによって外部データ通信手段１４の転
送元アドレスレジスタ６で指定されたアドレスから受信
データが読み出される。次に命令語「ＳＴＢ ＡＩ」に
対応する図２中の機能が実行され、これによって命令語
「ＬＤＢ ＡＵ」の機能で読み出されたデータがメモリ
手段１５の転送先アドレスレジスタ７で指定されたアド
レスに書き込まれ、同時に、転送先アドレスレジスタ７
の内容のインクリメントが行われる。最後の命令語「Ｌ
ＯＯＰ Ｌ１，Ｌ１」に対応する機能によって転送回数
レジスタ８の内容のデクリメントが行われ、更にラベル
「Ｌ１」即ちプログラム格納領域２２に格納された最初
の命令語「ＷＡＩＴ」への分岐が行われる。この様にし
て１転送単位のＤＭＡ転送が終了すると、ＤＭＡ処理装
置４０はホールド要求信号を取り下げ、これを受けてＣ
ＰＵは中断した処理を再開する。
【００１８】上記のＤＭＡ転送では命令語「ＬＤＢ Ａ
Ｕ」で読み出したデータの長さと命令語「ＳＴＢ Ａ
Ｉ」で書き込んだデータの長さはどちらも１バイトだ
が、命令語「ＳＴＢ ＡＩ」の代わりに命令語「ＳＴＷ
ＡＩ」を使用すればデータ長の変換が自動的に行われ
る。従って、データ長を変えたい場合でもソフトウェア
によるデータ処理を行う必要がない。
Ｕ」で読み出したデータの長さと命令語「ＳＴＢ Ａ
Ｉ」で書き込んだデータの長さはどちらも１バイトだ
が、命令語「ＳＴＢ ＡＩ」の代わりに命令語「ＳＴＷ
ＡＩ」を使用すればデータ長の変換が自動的に行われ
る。従って、データ長を変えたい場合でもソフトウェア
によるデータ処理を行う必要がない。
【００１９】以上のことをさらに具体的に述べる。ＣＰ
Ｕ１からは外部メモリ（ＲＯＭ，ＲＡＭ）から送られて
きたＤＭＡ処理装置４に対するプログラム（図６にその
番地毎の内容を示す）がプログラム格納領域２２に格納
される。ＤＭＡ処理装置４０はＣＰＵ１からのこのよう
なプログラム転送が終了すると、このプログラムに含ま
れる初期値設定プログラムＦ及び転送手続プログラムＧ
に書かれている命令語に対する機能を、図２，図３，図
４の一覧表（テーブル）に基づき、制御手段２１の制御
に従って転送処理を行う。従って、ＣＰＵ１からは命令
語をＤＭＡ処理装置４に格納するだけであらかじめ各命
令語毎に格納されている機能にもとづき転送処理が実行
される。ここで、ＤＭＡ処理装置４０に対するプログラ
ム及びフローチャートの一例を図７，図８と、図９，図
１０及び図１１，図１２にそれぞれ示す。このように、
この第１の実施例によれば、外部からのプログラムを変
更するだけで目的に合致した種々の態様の転送手続が実
行できる。
Ｕ１からは外部メモリ（ＲＯＭ，ＲＡＭ）から送られて
きたＤＭＡ処理装置４に対するプログラム（図６にその
番地毎の内容を示す）がプログラム格納領域２２に格納
される。ＤＭＡ処理装置４０はＣＰＵ１からのこのよう
なプログラム転送が終了すると、このプログラムに含ま
れる初期値設定プログラムＦ及び転送手続プログラムＧ
に書かれている命令語に対する機能を、図２，図３，図
４の一覧表（テーブル）に基づき、制御手段２１の制御
に従って転送処理を行う。従って、ＣＰＵ１からは命令
語をＤＭＡ処理装置４に格納するだけであらかじめ各命
令語毎に格納されている機能にもとづき転送処理が実行
される。ここで、ＤＭＡ処理装置４０に対するプログラ
ム及びフローチャートの一例を図７，図８と、図９，図
１０及び図１１，図１２にそれぞれ示す。このように、
この第１の実施例によれば、外部からのプログラムを変
更するだけで目的に合致した種々の態様の転送手続が実
行できる。
【００２０】上記第１の実施例では、プログラム格納領
域２２に格納されたプログラムの実行はＤＭＡ処理装置
４０の制御手段２１の制御によって行われた。しかし、
このプログラムの実行をＣＰＵ１が行うように構成する
ことも可能である。以下に、第２の発明の実施例（第２
の実施例）を図について説明する。図１３において、２
３は命令レジスタ３に保持された命令語を解釈して命令
の実行を制御する命令解釈手段である。ＣＰＵ１は、そ
の命令レジスタ２３と、バスインターフェース手段２
と、命令レジスタ３とから構成されている。２４はプロ
グラム格納領域に格納された命令語をＣＰＵ１に送出す
るための送出手段としての命令語送出手段、２７はＣＰ
Ｕ１が処理手続のプログラムの実行時に使用する内部バ
スである。４１はＤＭＡ処理装置であって、このＤＭＡ
処理装置は、転送元先頭アドレスレジスタ５０と、転送
元アドレスレジスタ６と、転送先先頭アドレスレジスタ
５１と、転送先アドレスレジスタ７と、転送回数初期レ
ジスタ５２と、転送回数レジスタ８と、データレジスタ
１０と、制御手段２１と、命令語送出手段２４と、プロ
グラム格納領域２２とから構成されている。なお、この
第２の実施例では、２３，２４，２７を除く部分につい
ては、第１の実施例と同じ機能の部分であるため、同符
号を付しており、以下の説明を省略する。
域２２に格納されたプログラムの実行はＤＭＡ処理装置
４０の制御手段２１の制御によって行われた。しかし、
このプログラムの実行をＣＰＵ１が行うように構成する
ことも可能である。以下に、第２の発明の実施例（第２
の実施例）を図について説明する。図１３において、２
３は命令レジスタ３に保持された命令語を解釈して命令
の実行を制御する命令解釈手段である。ＣＰＵ１は、そ
の命令レジスタ２３と、バスインターフェース手段２
と、命令レジスタ３とから構成されている。２４はプロ
グラム格納領域に格納された命令語をＣＰＵ１に送出す
るための送出手段としての命令語送出手段、２７はＣＰ
Ｕ１が処理手続のプログラムの実行時に使用する内部バ
スである。４１はＤＭＡ処理装置であって、このＤＭＡ
処理装置は、転送元先頭アドレスレジスタ５０と、転送
元アドレスレジスタ６と、転送先先頭アドレスレジスタ
５１と、転送先アドレスレジスタ７と、転送回数初期レ
ジスタ５２と、転送回数レジスタ８と、データレジスタ
１０と、制御手段２１と、命令語送出手段２４と、プロ
グラム格納領域２２とから構成されている。なお、この
第２の実施例では、２３，２４，２７を除く部分につい
ては、第１の実施例と同じ機能の部分であるため、同符
号を付しており、以下の説明を省略する。
【００２１】ＣＰＵ１は内部バス２７を通じてＤＭＡ処
理装置４１の転送元アドレスレジスタ６、転送先アドレ
スレジスタ７、転送回数レジスタ８、データレジスタ１
０等を使用することにより、図２，図３及び図４の命令
語の機能を実行することが可能であり、またデータレジ
スタ１０をＣＰＵ内部の汎用レジスタと同様に扱うこと
が可能である。まず、第１の実施例と同様に、ＣＰＵ１
によって図４に示したプログラムを実行させる。これに
よって、命令語「ＭＯＶ ＳＡφ，ｘ」，「ＭＯＶ Ｄ
Ａφ，ｙ」，「ＭＯＶ ＴＣφ，ｚ」が実行されて初期
設定がなされ、次に命令語「ＳＴＤＭＡ ｎ」より後ろ
のＤＭＡ処理のプログラムがプログラム格納領域２２に
格納される。
理装置４１の転送元アドレスレジスタ６、転送先アドレ
スレジスタ７、転送回数レジスタ８、データレジスタ１
０等を使用することにより、図２，図３及び図４の命令
語の機能を実行することが可能であり、またデータレジ
スタ１０をＣＰＵ内部の汎用レジスタと同様に扱うこと
が可能である。まず、第１の実施例と同様に、ＣＰＵ１
によって図４に示したプログラムを実行させる。これに
よって、命令語「ＭＯＶ ＳＡφ，ｘ」，「ＭＯＶ Ｄ
Ａφ，ｙ」，「ＭＯＶ ＴＣφ，ｚ」が実行されて初期
設定がなされ、次に命令語「ＳＴＤＭＡ ｎ」より後ろ
のＤＭＡ処理のプログラムがプログラム格納領域２２に
格納される。
【００２２】外部データ通信手段１４はデータを受信す
ると、割り込み要求信号を発生する。この信号は、ＤＭ
Ａ転送要求信号としてＤＭＡ処理装置４１に入力され
る。これを受けてＤＭＡ処理装置４１は、ＣＰＵ１に対
しホールド要求信号を送る。ＣＰＵ１はこれを受けて、
実行中の処理を中断して、アドレスバス１１，データバ
ス１２，制御信号バス１３を解放し、ＤＭＡ処理装置４
１に対しホールド・アクノリッジ信号を送る。ＤＭＡ処
理装置４１はこれを受けてＤＭＡアクノリッジ信号を外
部データ通信手段１４に送るとともに、命令語「ＬＤＢ
ＡＵ」を命令語送出実行手段２４によってＣＰＵ１に
送出する。この命令語は命令レジスタ３に格納され、命
令語解釈手段２３によって図２，図３及び図４のテーブ
ルにもとづいて解釈される。これによって外部データ通
信手段１４から受信データが読み出される。次に命令語
「ＳＴＢ ＡＩ」が送出され、これによって命令語「Ｌ
ＤＢＡＵ」で読み出されたデータがメモリ手段１５に書
き込まれ、同時に転送先アドレスレジスタ７の内容のイ
ンクリメントが行われる。最後の命令語「ＬＯＯＰＬ
１，Ｌ１」によって転送回数レジスタ８の内容のデクリ
メントが行われ、更にラベル「Ｌ１」即ち最初の命令語
「ＷＡＩＴ」への分岐が行われる。ＣＰＵ１は命令語
「ＷＡＩＴ」を見つけるとＤＭＡ転送処理を中断する。
この様にして１転送単位のＤＭＡ転送が終了する。
ると、割り込み要求信号を発生する。この信号は、ＤＭ
Ａ転送要求信号としてＤＭＡ処理装置４１に入力され
る。これを受けてＤＭＡ処理装置４１は、ＣＰＵ１に対
しホールド要求信号を送る。ＣＰＵ１はこれを受けて、
実行中の処理を中断して、アドレスバス１１，データバ
ス１２，制御信号バス１３を解放し、ＤＭＡ処理装置４
１に対しホールド・アクノリッジ信号を送る。ＤＭＡ処
理装置４１はこれを受けてＤＭＡアクノリッジ信号を外
部データ通信手段１４に送るとともに、命令語「ＬＤＢ
ＡＵ」を命令語送出実行手段２４によってＣＰＵ１に
送出する。この命令語は命令レジスタ３に格納され、命
令語解釈手段２３によって図２，図３及び図４のテーブ
ルにもとづいて解釈される。これによって外部データ通
信手段１４から受信データが読み出される。次に命令語
「ＳＴＢ ＡＩ」が送出され、これによって命令語「Ｌ
ＤＢＡＵ」で読み出されたデータがメモリ手段１５に書
き込まれ、同時に転送先アドレスレジスタ７の内容のイ
ンクリメントが行われる。最後の命令語「ＬＯＯＰＬ
１，Ｌ１」によって転送回数レジスタ８の内容のデクリ
メントが行われ、更にラベル「Ｌ１」即ち最初の命令語
「ＷＡＩＴ」への分岐が行われる。ＣＰＵ１は命令語
「ＷＡＩＴ」を見つけるとＤＭＡ転送処理を中断する。
この様にして１転送単位のＤＭＡ転送が終了する。
【００２３】更に、この実施例では命令語「ＬＤＢ Ａ
Ｕ」と命令語「ＳＴＢ ＡＩ」の間にデータ処理の手続
を挿入することも可能である。例えば、そこに命令語
「ＮＯＴ ＤＲ」を置けばＤＭＡ転送の間にデータの反
転をすることが可能である。また、ＣＰＵ１は、外部デ
ータ通信手段１４から読み出したデータを演算してから
メモリ手段１５に書き込んでもよい。これによれば、後
で演算する手間が省ける。
Ｕ」と命令語「ＳＴＢ ＡＩ」の間にデータ処理の手続
を挿入することも可能である。例えば、そこに命令語
「ＮＯＴ ＤＲ」を置けばＤＭＡ転送の間にデータの反
転をすることが可能である。また、ＣＰＵ１は、外部デ
ータ通信手段１４から読み出したデータを演算してから
メモリ手段１５に書き込んでもよい。これによれば、後
で演算する手間が省ける。
【００２４】
【発明の効果】以上説明したように、第１，第２の発明
によれば、外部より入力された命令語に対応する機能を
あらかじめ設定されたテーブルより抽出してこの機能に
従って転送処理を行うようにしたため、ＭＡ転送の手続
をプログラムで記述できるので、このプログラムを変更
するだけで目的に合わせて処理の一部を変更することが
できる。
によれば、外部より入力された命令語に対応する機能を
あらかじめ設定されたテーブルより抽出してこの機能に
従って転送処理を行うようにしたため、ＭＡ転送の手続
をプログラムで記述できるので、このプログラムを変更
するだけで目的に合わせて処理の一部を変更することが
できる。
【図面の簡単な説明】
【図１】この第一の発明の一実施例によるＤＭＡ処理装
置を備えたデータ処理装置のシステム構成を示すブロッ
ク図である。
置を備えたデータ処理装置のシステム構成を示すブロッ
ク図である。
【図２】図１のＤＭＡ処理装置を使用するために設けら
れた命令語の一覧表を示す図である。
れた命令語の一覧表を示す図である。
【図３】図１のＤＭＡ処理装置を使用するために設けら
れた命令語の一覧表を示す図である
れた命令語の一覧表を示す図である
【図４】図３に続く命令語の一覧表を示す図である。
【図５】図１のＤＭＡ処理装置を使用するためのプログ
ラムを示す図である。
ラムを示す図である。
【図６】外部より取込まれる命令語の配列パターンの一
例を示す図である。
例を示す図である。
【図７】外部から取込まれるプログラムの一例を示す図
である。
である。
【図８】外部から取込まれる図６で示すプログラムのフ
ローチャートである。
ローチャートである。
【図９】外部から取込まれるプログラムの一例を示す図
である。
である。
【図１０】外部から取込まれる図８で示すプログラムの
フローチャートである。
フローチャートである。
【図１１】外部から取込まれるプログラムの一例を示す
図である。
図である。
【図１２】外部から取込まれる図１０で示すプログラム
のフローチャートである。
のフローチャートである。
【図１３】この第２の発明の一実施例によるＤＭＡ処理
装置を備えたデータ処理装置のシステム構成を示すブロ
ック図である。
装置を備えたデータ処理装置のシステム構成を示すブロ
ック図である。
【図１４】従来のＤＭＡ処理装置を備えたデータ処理装
置のシステム構成を示すブロック図である。
置のシステム構成を示すブロック図である。
【図１５】従来のＤＭＡ処理装置の制御レジスタの内容
を示した図である。
を示した図である。
【符号の説明】 ４，４０，４１ ＤＭＡ処理装置 ６ 転送元アドレスレジスタ ７ 転送先アドレスレジスタ ８ 転送回数レジスタ ２１ 制御手段 ２２ プログラム格納領域 ２４ 命令語送出手段 ２５ ｎ個の命令をプログラム格納領域に書き込むため
の命令 ２６ 命令語転送バス ２７ 内部バス
の命令 ２６ 命令語転送バス ２７ 内部バス
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
Claims (2)
- 【請求項１】 複数の機能から成る転送処理手続に従っ
て、外部データ通信手段の所定のアドレスに受付けられ
たデータを、メモリ手段の所定のアドレスに書き込むＤ
ＭＡ処理装置を備えたデータ処理装置において、上記Ｄ
ＭＡ処理装置の各機能を命令語に対応付けてテーブルと
して記憶しておき、ＤＭＡ処理装置には命令語より成る
転送処理手続を外部より入力するようにし、上記ＤＭＡ
処理装置は、入力された上記命令語に対応する機能を上
記テーブルより抽出して上記機能に従って転送処理を行
うことを特徴とするデータ処理装置。 - 【請求項２】 複数の機能から成る転送処理手続に従っ
て、外部データ通信手段の所定のアドレスに受付けられ
たデータを、メモリ手段の所定のアドレスに書き込むＤ
ＭＡ処理装置と、このＤＭＡ処理装置を制御する中央処
理装置とを備えたデータ処理装置において、上記ＤＭＡ
処理装置の各機能を命令語に対応付けてテーブルとして
記憶しておき、ＤＭＡ処理装置には命令語より成る転送
処理手続を外部より入力するようにし、上記中央処理装
置は、入力された上記命令語に対応する機能を上記テー
ブルより抽出してこの機能に従って上記ＤＭＡ処理装置
に転送処理を行わせることを特徴とするデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196692A JPH05216808A (ja) | 1992-01-31 | 1992-01-31 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4196692A JPH05216808A (ja) | 1992-01-31 | 1992-01-31 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216808A true JPH05216808A (ja) | 1993-08-27 |
Family
ID=12622933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4196692A Pending JPH05216808A (ja) | 1992-01-31 | 1992-01-31 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216808A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299302B2 (en) | 2004-03-23 | 2007-11-20 | Fujitsu Limited | Direct memory access control apparatus and method |
| US7640375B2 (en) | 2005-01-27 | 2009-12-29 | Fujitsu Limited | DMA controller, method, information processing system, and program for transferring information blocks comprising data and descriptors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03158952A (ja) * | 1989-11-17 | 1991-07-08 | Hitachi Ltd | Ｄｍａコントローラおよび情報処理システム |
-
1992
- 1992-01-31 JP JP4196692A patent/JPH05216808A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03158952A (ja) * | 1989-11-17 | 1991-07-08 | Hitachi Ltd | Ｄｍａコントローラおよび情報処理システム |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299302B2 (en) | 2004-03-23 | 2007-11-20 | Fujitsu Limited | Direct memory access control apparatus and method |
| US7640375B2 (en) | 2005-01-27 | 2009-12-29 | Fujitsu Limited | DMA controller, method, information processing system, and program for transferring information blocks comprising data and descriptors |
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