JPH10187642A - マイクロプロセッサ及びマルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【課題】 マルチプロセッサシステムで用いる場合、簡
単な機構でもってシステムを初期化させるための機構を
有するマイクロプロセッサを得る。 【解決手段】 リセット信号RST が入力されても、プロ
セッサ10内の記憶素子の内容がリセットされるもののＣ
ＰＵ11は外部の記憶装置に格納されているリセット処理
プログラムを外部バスＩ／Ｆ部13を介してフェッチせず
実行しない。外部割り込み信号INT に応答して、ＣＰＵ
11は内蔵ＤＲＡＭ15に記憶された外部割り込み処理プロ
グラムを内部データバス20を介して取り込み、このプロ
グラムに含まれる初期化処理プログラムを実行すること
によりプロセッサ10が初期化される。プロセッサ10は、
リセット信号RST を用いることなく既存の割り込み処理
の機構を利用して初期化を行える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、リセット機能を
有するマイクロプロセッサに関し、特にマルチプロセッ
サシステムで用いる場合に、システム全体を簡単な機構
でもって初期化させるために必須な構成を有するマイク
ロプロセッサに関するものである。また、この発明は、
簡単な機構でもってシステム全体の初期化を行うマルチ
プロセッサシステムに関するものである。

【０００２】

【従来の技術】マイクロプロセッサは、例えばユーザプ
ログラムを実行処理するにあたり、電源投入とともに外
部からリセット信号がアサートされることによりプロセ
ッサ内部を初期化するリセット動作を行う。このリセッ
ト動作では、マイクロプロセッサ外部からリセット信号
がアサートされると、プロセッサ内部の記憶素子にリセ
ット信号が入力されてその記憶内容をリセットするハー
ドウェア的なリセット処理、および外部のメモリからリ
セット処理用のプログラムをフェッチし、プロセッサ内
でこのリセット処理用のプログラムを実行することによ
りユーザプログラムが処理できる状態にしてしておくソ
フトウェア的なリセット処理がなされる。特に、上記の
ソフトウェア的なリセット処理では、リセット信号がア
サートされると、外部のメモリからリセットベクタエン
トリをフェッチし、このエントリに含まれる情報を参照
することにより、上記のリセット処理用のプログラムが
フェッチされる。

【０００３】このリセット動作を行うプロセッサを複数
個設け、そのうちの一つをマスタープロセッサ、その他
をスレーブプロセッサとして機能させるマルチプロセッ
サを構成するシステムにおいて、システム全体をリセッ
トするために各プロセッサをすべて初期化しなければな
らない。そのためにまず、すべてのプロセッサにリセッ
ト信号がアサートされる。システム上のリード・オンリ
ー・メモリ（以下、ＲＯＭ）には予めリセット処理用の
命令が格納されており、各プロセッサはリセット信号の
アサート後にこのＲＯＭにアクセスしてリセット処理用
のプログラムを実行することにより初期化がなされる。
ただし、各プロセッサは同時にＲＯＭへアクセスするこ
とはできないために、マルチプロセッサシステムでは各
プロセッサがＲＯＭに順次アクセスするように構成され
ている。

【０００４】

【発明が解決しようとする課題】このように構成された
マルチプロセッサシステムでは、各プロセッサにリセッ
ト信号が同時にアサートされても、リセットベクタエン
トリを参照するためにそのリセットベクタエントリを格
納するＲＯＭを同時にアクセスすることはできないの
で、複数のプロセッサがＲＯＭを順次アクセスするため
のバス調停回路といった複雑な機構が新たに必要にな
る。しかも、マスタープロセッサ、スレーブプロセッサ
では、リセット処理の内容が異なるため、各々のプロセ
ッサでリセット処理用のプログラム内の異なるルーチン
プログラムを実行することが通常であり、この場合、ど
のプロセッサがどのプログラムルーチンを実行するかを
識別するための機構もさらに必要となる。これ以外に
も、マルチプロセッサシステム上で各プロセッサに対応
するようにローカルなＲＯＭを複数個設け、各プロセッ
サは対応のＲＯＭに格納されたリセット処理用の命令を
実行することによりリセット動作を行う方法が考えられ
る。しかし、リセット信号のアサート後、各プロセッサ
が複数個のＲＯＭのうちのいずれのＲＯＭにアクセスす
るかを指定するためのアドレス情報をプロセッサ毎に与
えなければならない。そのために各プロセッサに別々の
リセットベクタエントリを設定することも考えられる
が、マスタープロセッサおよびスレーブプロセッサをそ
れぞれ同一のプロセッサでもって構成しようとした場
合、リセットベクタエントリにプロセッサがアクセスす
べきＲＯＭを指定するアドレス情報を外部から設定でき
るようにしなければならない。いずれにしてもアドレス
情報を外部から設定するための機構を追加しなければな
らない。また、各プロセッサに対応してＲＯＭを複数個
設けること自体、ハードウェア的な増加をもたらす。

【０００５】マルチプロセッサシステムでは、マスター
プロセッサ、スレーブプロセッサ等の各ユニット間での
処理を調停するための複雑な機構を要するため、上述の
ような新たな機構を設けることは、システムの構成をさ
らに複雑化させる。また、マルチプロセッサシステムを
機能させるためには多数のメモリが必要となるため、不
要にもメモリを増加させたくない。

【０００６】この発明は上記問題点を解決するためにな
されたものであり、マルチプロセッサシステムで使用す
るマイクロプロセッサであって、マルチプロセッサシス
テムを簡単な機構でもって初期化するために必須な構成
を備えたマイクロプロセッサを提供することを技術課題
とする。また、このようなマイクロプロセッサを用い
て、簡単な機構でもってシステム全体のリセットするこ
とのできるマルチプロセッサシステムを提供することを
技術課題とする。

【０００７】

【課題を解決するための手段】第１の発明によるマイク
ロプロセッサは、命令デコーダのデコード結果に従って
種々の処理を行うことにより命令を実行する処理部、お
よび、この処理部に制御され、記憶領域を指定するアド
レスを出力し、その記憶領域に格納された命令を処理部
の命令デコーダに与えるアクセス制御部を備え、外部か
ら入力されるリセット信号に応答して、プロセッサ内部
の記憶素子がリセットされ、割り込み信号が処理部に入
力されたことに応答して、処理部は割り込み処理プログ
ラムを構成する命令が処理部の命令デコーダに与えられ
るようにアクセス制御部を制御し、処理部がその命令デ
コーダに与えられた割り込み処理プログラムに含まれる
リセット処理を行うための命令を実行することによりプ
ロセッサの初期化がなされるものである。

【０００８】第２の発明によるマイクロプロセッサは、
第１の発明にさらに、リセット信号が入力された後、少
なくとも割り込み信号が入力されるまではアドレス端子
をハイインピーダンス状態にするものである。

【０００９】第３の発明によるマイクロプロセッサは、
第２の発明にさらに、アドレス端子がハイインピーダン
ス状態となった場合、処理部が外部に対するアクセスを
アクセス制御部に要求したことに応答してアクセス制御
部は処理部へアクセス禁止を通知する通知信号を出力す
るものである。

【００１０】第４の発明によるマイクロプロセッサは、
第１の発明にさらに、内蔵メモリ、および、この内蔵メ
モリと処理部とを接続する内部データバスを有し、内蔵
メモリに記憶された割り込み処理プログラムが内部デー
タバスを介して内蔵メモリから処理部の命令デコーダに
与えられるようにアクセス制御部は内蔵メモリへアドレ
スを出力するものである。

【００１１】第５の発明によるマイクロプロセッサは、
第１のモード及び第２のモードのいずれかに設定するモ
ード設定手段を備え、外部から入力されるリセット信号
に応答して、プロセッサ内部の記憶素子がリセットさ
れ、モード設定手段により第１のモードが設定された場
合、リセット信号が処理部に入力されたことに応答し
て、処理部はリセット処理プログラムを構成する命令が
処理部の命令デコーダに与えられるようにアクセス制御
部を制御し、処理部が命令デコーダに与えられたリセッ
ト処理プログラムの命令を実行することによりプロセッ
サの初期化がなされ、モード設定手段により第２のモー
ドが設定された場合、割り込み信号が処理部に入力され
たことに応答して、処理部は割り込み処理プログラムを
構成する命令が命令デコーダに与えられるようにアクセ
ス制御部を制御し、処理部が命令デコーダに与えられた
割り込み処理プログラムに含まれるリセット処理を行う
ための命令を実行することによりプロセッサの初期化が
なされるものである。

【００１２】第６の発明によるマイクロプロセッサは、
第５の発明にさらに、モード設定手段により第２のモー
ドが設定された場合、リセット信号が入力された後、少
なくとも割り込み信号が入力されるまではアドレス端子
をハイインピーダンス状態にするものである。

【００１３】第７の発明によるマイクロプロセッサは、
第６の発明にさらに、アドレス端子がハイインピーダン
ス状態となった場合、処理部が外部に対するアクセスを
アクセス制御部に要求したことに応答してアクセス制御
部が処理部へアクセス禁止を通知する通知信号を出力す
るものである。

【００１４】第８の発明によるマイクロプロセッサは、
第５の発明にさらに、内蔵メモリ、および、この内蔵メ
モリと処理部とを接続する内部データバスを有し、第１
のモードが設定された場合、外部の記憶手段に記憶され
たリセット処理プログラムがフェッチされ命令デコーダ
に与えられるようにアクセス制御部は外部の記憶手段へ
アドレスを出力し、第２のモードが設定された場合、内
部メモリに記憶された割り込み処理プログラムが内部デ
ータバスを介して内蔵メモリから命令デコーダに与えら
れるようにアクセス制御部は内蔵メモリへアドレスを出
力するものである。

【００１５】第９の発明によるマイクロプロセッサは、
命令デコーダのデコード結果に従って種々の処理を行う
ことにより命令を実行し、さらに各々は割り込み信号を
入力する第１および第２の処理部、および、第１および
第２の処理部に制御され、記憶領域を指定するアドレス
を出力し、その記憶領域に格納された命令を第１および
第２の処理部のそれぞれ命令デコーダのいずれかに与え
るアクセス制御部を備え、外部から入力されるリセット
信号に応答して、第１および第２の処理部を含むプロセ
ッサ内部の記憶素子がリセットされ、リセット信号が第
１の処理部に入力されたことに応答して、第１の処理部
はリセット処理プログラムを構成する命令が第１の処理
部の命令デコーダに与えられるようにアクセス制御部を
制御し、第１の処理部がそのリセット処理プログラムを
実行することにより第１の処理部内の初期化がなされる
とともに、第２の処理部に割り込み信号が入力されたこ
とに応答して、第２の処理部は割り込み処理プログラム
を構成する命令が第２の処理部の命令デコーダに与えら
れるようにアクセス制御部を制御し、第２の処理部がそ
の割り込み処理プログラムに含まれるリセット処理を行
うための命令を実行することにより第２の処理部内の初
期化がなされるものである。

【００１６】第１０の発明によるマイクロプロセッサ
は、第９の発明にさらに、第２の処理部に入力される割
り込み信号は、第１の処理部がリセット処理プログラム
を実行することにより生成されて第２の処理部に入力さ
れるものである。

【００１７】第１１の発明によるマイクロプロセッサ
は、第９の発明にさらに、第１の処理部がリセット処理
プログラムの命令を実行することにより、外部の記憶手
段から割り込み処理プログラムを内蔵メモリに転送し記
憶させる処理がなされ、この処理により内蔵メモリに記
憶された割り込み処理プログラムが内部データバスを介
して第２の処理部の命令デコーダに与えられるようにし
たものである。

【００１８】第１２の発明によるマイクロプロセッサ
は、第１１の発明にさらに、第１の処理部がリセット処
理プログラムの命令を実行することにより、外部の記憶
手段から割り込み処理プログラムを内蔵メモリに転送し
記憶させる処理がなされ、この処理により前記内蔵メモ
リに記憶された割り込み処理プログラムが内部データバ
スを介して第２の処理部の命令デコーダに与えられるよ
うにしたものである。

【００１９】第１３の発明によるマルチプロセッサシス
テムは、第１のマイクロプロセッサにおいては、リセッ
ト信号が入力されたことに応答してプロセッサの内部の
記憶素子がリセットされるとともに、第１のマイクロプ
ロセッサ内の第１の処理部はリセット処理プログラムを
構成する命令が第１の処理部の命令デコーダに与えられ
るように第１のマイクロプロセッサ内のアクセス制御部
を制御し、第１の処理部がそのリセット処理プログラム
の命令を実行することにより、第１のマイクロプロセッ
サの初期化がなされ、第２のマイクロプロセッサにおい
ては、第２のマイクロプロセッサにリセット信号が入力
されたことに応答して、プロセッサの内部の記憶素子が
リセットされ、割り込み信号が入力されたことに応答し
て、第２のマイクロプロセッサの第２の処理部は割り込
み処理プログラムを構成する命令が第２の処理部の命令
デコーダに与えられるように第２のマイクロプロセッサ
内の第２のアクセス制御部を制御し、第２の処理部がそ
の割り込み処理プログラムに含まれるリセット処理を行
うための命令を実行することにより、第２のマイクロプ
ロセッサの初期化がなされるものである。

【００２０】第１４の発明によるマルチプロセッサシス
テムは、第１３の発明にさらに、第１のマイクロプロセ
ッサの第１の処理部がリセット処理プログラムを実行す
ることにより割り込み信号が生成され、当該割り込み信
号が第２のマイクロプロセッサに入力されることにより
第２のマイクロプロセッサの初期化がなされるものであ
る。

【００２１】第１５の発明によるマルチプロセッサシス
テムは、第１３の発明にさらに、リセット処理プログラ
ムを格納する記憶手段を備え、第１のマイクロプロセッ
サは、記憶手段からリセット処理プログラムをフェッチ
して実行するように第１のアクセス制御部が記憶手段へ
アドレスを出力し、第２のマイクロプロセッサは、割り
込み処理プログラムが格納する内蔵メモリを有し、割り
込み処理プログラムが内蔵メモリから第２のマイクロプ
ロセッサの命令デコーダへ与えられるように第２のアク
セス制御部が内蔵メモリへアドレスを出力するものであ
る。

【００２２】第１６の発明によるマルチプロセッサシス
テムは、第１５の発明にさらに、第１のマイクロプロセ
ッサがリセット処理プログラムを実行することにより、
割り込み処理プログラムを記憶する記憶手段から第２の
マイクロプロセッサの内蔵メモリに前記割り込み処理プ
ログラムを転送して記憶させる処理を行い、この処理に
より内蔵メモリに記憶された割り込み処理プログラムが
内部データバスを介して第２の処理部の命令デコーダに
与えられるようにしたものである。

【００２３】第１７の発明によるマルチプロセッサシス
テムは、第１３の発明にさらに、第２のマイクロプロセ
ッサは、リセット信号が入力された後、少なくとも割り
込み信号が入力されるまではアドレス端子をハイインピ
ーダンス状態にするものである。

【００２４】

【発明の実施の形態】

実施の形態１．図１は、この発明の実施の形態１におけ
るマイクロプロセッサを示す構成図である。マイクロプ
ロセッサ10は、１６ビット幅の外部データバス25に接続
されるデータバス端子Ｄを有し、その内部には１２８ビ
ットのデータが転送できる１２８ビット幅の内部データ
バス20を有する。そして、プロセッサ本体10は、中央処
理装置（以下、ＣＰＵ）11と、内部データバス20から取
り込んだ命令セット（以下、単に命令と呼ぶ）をＣＰＵ
11へ与える命令キュー12と、内部データバス20に対して
１２８ビットのデータを入出力するとともに、外部に対
しては１６ビットのデータを入出力する外部バスインタ
ーフェース部（以下、外部バスＩ／Ｆ部）13と、内部デ
ータバス20に対してデータが入出力する、それぞれキャ
ッシュメモリ14、内蔵ダイナミック・ランダムアクセス
メモリ（以下、内蔵ＤＲＡＭ）15、汎用入出力ポート1
6、データセレクタ17と、メモリへのアクセス制御とと
もに、外部データバス25のバス制御を行うバスコントロ
ーラ18を含み、単一チップの半導体集積回路で構成され
ている。

【００２５】ＣＰＵ11は、制御部30と実行部40にて構成
されている。制御部30は命令デコーダ31を含み、命令デ
コーダ31は、３２ビット幅の信号線を介して命令キュー
12から複数の命令を順次入力してデコードする。制御部
30は命令のデコード内容に応じて種々の制御信号を出力
する。デコードされる命令は３２ビットで構成されたも
のと１６ビットで構成されたものがある。

【００２６】実行部40は、各々３２ビットのデータを保
持する複数のレジスタを有するレジスタ群41と、入力す
る２つの値に関する算術演算等を行う算術演算部（以
下、ＡＬＵ）42、および命令の格納番地を示すアドレス
を保持するプログラムカウンタ（以下、ＰＣ）43、各々
３２ビット幅のデータバス44a 、44b 、44c を有する。

【００２７】レジスタ群41は、データやアドレスの一時
保持等に使用される１６本の汎用レジスタ、及びプロセ
ッサ状態語レジスタ（ＰＳＷ）、スタックポインタ、Ｐ
Ｃ43のバックアップ用レジスタ等に使用される５本の制
御レジスタを含む。すべて３２ビットのデータを保持す
るレジスタである。ＡＬＵ42は、その一方に、データバ
ス44a を介してレジスタ群41内の選択されたレジスタの
内容、あるいは制御部30から出力されるデータ（例え
ば、命令のオペランド指定部にある即値データ）を入力
し、他方に、データバス44b を介してレジスタ群41内の
選択されたレジスタの内容を入力する。そしてＡＬＵ42
はデータバス44c を介して、その算術演算結果をレジス
タ群41の選択されたレジスタあるいはＰＣ43に出力す
る。ＰＣ43は、保持する値を順次カウントして命令キュ
ー12に与えるべき命令の格納先アドレスをバスコントロ
ーラ18に出力する。また分岐先命令のフェッチでは、Ａ
ＬＵ42で計算されたアドレス値、あるいは命令デコーダ
31でデコードされている命令にある即値アドレスをセッ
トし、命令キュー12に与えるべき分岐先命令のアドレス
値をバスコントローラ18に出力する。

【００２８】実行部40は、制御部30からの制御信号を受
け、命令デコーダ31でデコードされた命令を実行する。
例えば、算術演算命令に対してはＡＬＵ42がレジスタ群
41から入力する値を演算し、演算結果をレジスタ群41へ
転送する。またレジスタ群41の保持データを転送する転
送命令では、転送されるデータがレジスタ群41からＡＬ
Ｕ42、データセレクタ17を介して内部データバス20へ出
力され、さらに内蔵ＤＲＡＭ15、あるいは外部記憶装置
等に転送される。さらに分岐命令に対しては、上記のよ
うに分岐先アドレスをＰＣ43にセットする。

【００２９】バスコントローラ18は、ＣＰＵ11で生成さ
れたアドレス及びその他の制御信号を受け取り、その受
け取ったアドレスの指定する記憶領域をアクセスするよ
うに、その記憶領域である内蔵ＤＲＡＭ14、キャッシュ
メモリ13あるいは外部の記憶装置へ対してアドレスを出
力する。外部の記憶装置へのアクセスは、バスコントロ
ーラ18が外部バスＩＦ部13を制御することにより行われ
る。

【００３０】命令キュー12は、内部データバス20から１
２８ビット単位で命令を構成するデータを入力し保持
し、制御部30の制御に従って実行されるべき命令を３２
ビット単位で命令デコーダ31へ出力する。また、命令デ
コーダ31でデコードされている命令が分岐命令である場
合には、命令キュー12に保持している命令をキャンセル
する。

【００３１】内蔵ＤＲＡＭ15は、１Ｍバイトの記憶容量
を有し、内部データバス20と１２８ビット単位でデータ
を入出力する。内蔵ＤＲＡＭ15は、バスコントローラ18
から出力されるアドレス、その他の制御信号を受け、そ
のアドレスの指定する領域に対して命令またはデータの
読み出しまたは書き込みがなされる。キャッシュメモリ
14は、４Ｋバイトのスタティック・ランダムアクセスメ
モリで構成され、内部データバス20と１２８ビット単位
でデータを入出力する。特にキャッシュメモリ14は、内
蔵ＤＲＡＭ15の命令及びデータの共通キャッシュとして
機能するモード、または外部の記憶領域に対して命令キ
ャッシュとして機能するモードを有する。このモード切
り替えはバスコントローラ18により制御される。

【００３２】汎用入出力ポート16は内部データバス20と
接続するデータレジスタを有する。内部データバス20を
介してプロセッサ内部からデータがこのデータレジスタ
にセットされ、さらに１ビットの端子Ｐから外部に出力
される。また、端子Ｐから入力されるデータは、このデ
ータレジスタに一時セットされ、内部データバス20を介
してプロセッサ内部に転送される。そして汎用入出力ポ
ート16のデータレジスタは、バスコントローラ18から出
力されるアドレス、その他の制御信号によりアクセスさ
れる。

【００３３】データセレクタ17は、内部データバス20か
ら入力する１２８ビットデータのうち、３２ビット単位
で選択したデータをＣＰＵ11内のデータバス44c に出力
し、レジスタ群41、ＰＣ43に転送する。またＡＬＵ42か
らデータバス44c に順次送出された４つの３２ビットデ
ータを結合して、データセレクタ17で１２８ビット単位
のデータとして内部データバス20に出力することができ
る。そしてこのデータセレクタ17の動作は制御部30の制
御により行われる。

【００３４】外部バスＩ／Ｆ部13は、外部に対して１６
ビットの外部データを入出力する１６個のデータバス端
子Ｄと、２４ビットのアドレスを入出力する２４個のア
ドレス端子Ａとに接続されている。外部バスＩ／Ｆ部13
は、外部の記憶装置（例えばＲＯＭ、ＲＡＭ）、あるい
はＩＯデバイスに対するアクセスを行う。プロセッサ10
が例えば外部の記憶装置にアクセスする場合には、外部
バスＩ／Ｆ部13は、バスコントローラ18からアクセス先
のアドレスを受け取り、さらに、アドレス端子Ａを介し
てそのアドレスを外部の記憶装置に出力する。外部の記
憶装置では、マイクロプロセッサ10から転送されたデー
タをその受け取ったアドレスの示す記憶場所へ書き込ん
だり、またはその記憶場所に記憶されたデータを読み出
してマイクロプロセッサ10へ転送する。

【００３５】マイクロプロセッサ10が外部バスに対して
バス権を放棄していても（つまり、マイクロプロセッサ
10自身が外部の記憶装置に対してアクセスすることがで
きない）、図１のように外部バスＩ／Ｆ部13にチップセ
レクト信号CSが入力されることにより、外部バスマスタ
ーが、マイクロプロセッサ10の内蔵ＤＲＡＭ15へのアク
セスを行うことができる。この場合、外部バスＩ／Ｆ部
13は、そのアクセス先のアドレスをアドレス端子Ａを介
して外部バスマスターから入力する。バスコントローラ
18は、外部バスＩ／Ｆ部13からそのアドレスを受け取
り、さらに内蔵ＤＲＡＭ15へ出力することにより、内蔵
ＤＲＡＭ15がアクセスされる。これにより、外部データ
バス25から転送されたデータは、外部バスＩ／Ｆ部13、
内部データバス20を介して内蔵ＤＲＡＭ15に書き込ま
れ、または、内蔵ＤＲＡＭ15の記憶データを読み出し
て、内部データバス20、外部バスＩ／Ｆ部13を介して外
部データバス25へ転送される。

【００３６】マイクロプロセッサ10は、外部からリセッ
ト信号RST を入力し、リセット信号RST がアサートされ
るとその内部の素子がリセットされる。すなわち、リセ
ット信号RST が図示しない信号線を介してＣＰＵ11を含
むプロセッサ10内の必要な記憶素子に入力され、アサー
トされたことに応答してその素子の記憶内容をすべてリ
セットする。これをハードウェア的なリセット処理と呼
ぶこととする。特に、制御部31がリセット信号RST を入
力し、リセット信号RST が解除されたことに従い制御部
30は外部のＲＯＭに格納されたリセットベクタエントリ
をＣＰＵ１１内にフェッチするように、実行部40を制御
する。このフェッチされたリセットベクタエントリ内の
示す情報を参照することによりリセット処理プログラム
が起動する。そしてリセット処理プログラムが実行され
ることにより、プロセッサ10全体のリセット処理がなさ
れる。これをソフトウェア的なリセット処理と呼ぶこと
とする。これについては後述する。

【００３７】また、マイクロプロセッサ10は、外部から
割り込み信号INT を入力する。制御部30が割り込み信号
INT を受けることにより、制御部30が内蔵ＤＲＡＭ15に
格納されている外部割り込みベクタエントリをＣＰＵ１
１内にフェッチするように、実行部40を制御する。そし
て外部割り込みベクタエントリ内の命令が実行されるこ
とにより、プロセッサ10内の割り込み処理が開始され
る。これについても後述する。

【００３８】マイクロプロセッサ10は、図２に示す物理
アドレス空間を有する。H’００ ００００番地〜Ｈ’0
F FFFF番地の領域は、内蔵ＤＲＡＭ15に割り当てられた
内蔵ＤＲＡＭ領域である。H’10 0000番地〜H’FF FFFF
番地の領域は、ＲＯＭ等の外部記憶装置に対して割り当
てられた外部領域である。

【００３９】内蔵ＤＲＡＭ領域において、特にH’00 00
80番地〜H’00 008F番地には、外部割り込みベクタエン
トリの格納領域が割り当てられている。また、外部領域
において、特にH’FF FFF0番地〜H’FF FFFF番地には、
リセットベクタエントリの格納領域が割り当てられてい
る。

【００４０】マイクロプロセッサ10は、マルチプロセッ
サシステムを構成する上で、マスタープロセッサ、スレ
ーブプロセッサのいずれにも使用することができる。制
御部30はモード切り替え信号M/S を入力する。信号M/S
がＨレベルの場合は、マスタープロセッサとして使用さ
れるマスターモードが設定され、信号M/S がＬレベルの
場合は、スレーブプロセッサとして使用されるスレーブ
モードが設定される。プロセッサ10は、マスターモー
ド、スレーブモードのいずれであっても、図２に示す物
理アドレス空間に従い各領域に割り当てられた対象への
アクセスを行う。

【００４１】次に、マスターモードが設定された場合の
マイクロプロセッサ10におけるリセット動作について説
明する。リセット信号RST がＬレベルにアサートされる
とともに、プロセッサ10内の素子がリセットされ、ハー
ドウェア的なリセット処理がなされる。またリセット信
号RST のアサートに応答してＰＣ43にリセットベクタエ
ントリの先頭アドレスであるH’FF FFF0番地がセットさ
れるようになっている。その後、リセット信号RST がＨ
レベルにネゲートされたことに応答して、制御部30は、
外部からリセットベクタエントリをフェッチするよう
に、実行部40を制御する。そのためにまず、ＰＣ43は、
すでに保持しているリセットベクタエントリの先頭アド
レスであるH’FF FFF0番地をバスコントローラ18に出力
する。バスコントローラ18は、H’FF FFF0番地が外部領
域に対するアクセスであることを認識し、外部バスＩ／
Ｆ部13に対してH’FF FFF0番地にあるデータ、すなわち
リセットベクタエントリを外部からフェッチするよう要
求する。外部バスＩ／Ｆ部13は、H’FF FFF0番地を外部
アドレスバスへ出力する。

【００４２】図３はマスターモードが設定される場合の
プロセッサ10から見た外部のＲＯＭが割り当てらた領域
の詳細を示す。また図４はマスターモードが設定される
場合のプロセッサ10から見た内蔵ＤＲＡＭ15が割り当て
らた領域の詳細を示す。

【００４３】外部領域の一部が外部ＲＯＭに対して割り
当てられ、リセットベクタエントリは外部ＲＯＭに格納
されている。外部ＲＯＭは外部アドレスバスを介して
H’FFFFF0番地が入力されることに応答して、その番地
に格納された情報を外部データバス25を介して外部バス
Ｉ／Ｆ部13へ出力する。リセットベクタエントリは、リ
セット処理プログラム50を起動させるための情報が含ま
れている。この実施の形態では、図３に示すとおり、リ
セットベクタエントリ内のH’FF FFF0番地には分岐命令
が記憶されており、マイクロプロセッサ10は、リセット
ベクタエントリとして分岐命令を外部からフェッチする
ことになる。このフェッチした分岐命令は内部データバ
ス20を介して命令キュー12に入力され、ＣＰＵ11は分岐
命令をデコードして実行する。そしてH’FF FFF1番地〜
H’FF FFFF番地になにも情報が格納されていないものと
する。

【００４４】分岐命令は、オペコードJMP と分岐先アド
レス情報とで構成され、この分岐先アドレス情報は、複
数の命令からなるリセット処理プログラム50が格納され
ている領域の先頭アドレスであるH’FF 0000番地を示し
ている。従ってマイクロプロセッサ10は、その分岐命令
の実行によりH’FF 0000番地がＰＣ43にセットされ、
H’FF 0000番地に格納されたリセット処理プログラム50
の先頭命令を外部データバス25を介して外部からフェッ
チする。この先頭命令は命令デコーダ31でデコードさ
れ、実行部40にて実行される。以降、マイクロプロセッ
サ10は、ＰＣ43が保持アドレスを順次カウントして、リ
セット処理プログラム50内にある複数の命令を順次フェ
ッチし実行し、最終的にメインプログラムに実行を復帰
させることにより、マスターモードにおけるマイクロプ
ロセッサ10のソフトウェア的なリセット処理が完了す
る。

【００４５】この実施の形態では図３に示すように、リ
セット処理プログラムは、外部ＲＯＭに格納されてい
る。しかしこれに限ることなくリセット処理プログラム
が図３に示された外部ＲＡＭに格納されてあってもよ
い。

【００４６】また、この実施の形態では、リセットベク
タエントリには、リセット処理プログラムの先頭命令へ
分岐する分岐命令のみを格納していたが、例えば、リセ
ットベクタエントリ内にリセット処理プログラムの先頭
アドレスを格納し、ＣＰＵ11がその先頭アドレスをＰＣ
43にセットするように構成されてもよい。

【００４７】このリセット処理プログラムの実行によ
り、マイクロプロセッサ10がマスタープロセッサとして
使用するために必要なリセット処理が行われ、特に図４
に示された外部割り込みベクタエントリ、および外部割
り込み処理プログラム51がＲＯＭあるいはＲＡＭ等の外
部の記憶装置から内蔵ＲＡＭ15へダウンロードされる処
理がなされる。

【００４８】マスターモードにおいて、マイクロプロセ
ッサ10が例えばメインプログラムの実行中に外部から外
部割り込み信号INT がアサートされた場合における割り
込み処理は次のように開始される。外部割り込み信号IN
T がＬレベルでアサートされることにより、制御部30は
ＰＣ43に外部割り込みベクタエントリの先頭アドレスで
あるH’00 0080番地をセットする。そして制御部30はリ
セット処理時に外部からダウンロードされた外部割り込
みベクタエントリを内蔵ＤＲＡＭ15からＣＰＵ11内に転
送するように実行部40を制御する。ＰＣ43は、H’00 00
80番地をバスコントローラ18に出力する。バスコントロ
ーラ18は、H’00 0080番地が内蔵ＤＲＡＭ領域に対する
アクセスであることを認識し、内蔵ＤＲＡＭ15に対して
H’00 0080番地のアドレスを出力する。内蔵ＤＲＡＭ15
は、H’00 0080番地にある情報を内部データバス20を介
してＣＰＵ11に出力する。

【００４９】外部割り込みベクタエントリは、内蔵ＤＲ
ＡＭ15に記憶された外部割り込み処理プログラム51を起
動させるための情報が含まれている。この実施の形態で
は、図４に示したとおり、その先頭アドレスであるH’0
0 0080番地には、オペコードJMP と分岐先アドレス情報
とで構成された分岐命令が格納されており、H’00 0081
番地〜H’00 008F番地にはなにも情報が格納されていな
い。この分岐命令の分岐先アドレス情報は、複数の命令
からなる外部割り込み処理プログラム51の先頭アドレス
であるH’00 1000番地を示している。従ってマイクロプ
ロセッサ10では、その分岐命令の実行によりH’00 1000
番地がＰＣ43にセットされ、内蔵ＤＲＡＭ15のH’00 10
00番地に格納された外部割り込み処理プログラムの先頭
命令が内部データバス20を介してＣＰＵ11に送られる。
この先頭命令は命令デコーダ31でデコードされ、実行部
40にて実行される。以降、マイクロプロセッサ10は、Ｐ
Ｃ43が保持アドレスを順次カウントして、外部割り込み
処理プログラム51内にある複数の命令を順次フェッチし
実行する。

【００５０】通常、外部割り込み処理プログラムには、
複数の割り込み要因のうちのどの割り込み要因が原因と
なって外部割り込み信号INT がアサートされたかを解析
する要因解析プログラム、外部割り込み信号INT の発生
原因となった割り込み要因に対応した割り込み処理を行
う要因処理プログラムが含まれ、この外部割り込み処理
プログラムが実行されることにより、マイクロプロセッ
サ11内で外部割り込みの発生した要因に応じた処理がな
される。

【００５１】次いで、スレーブモードが設定された場合
のマイクロプロセッサ10におけるリセット動作について
説明する。リセット信号RST がＬレベルにアサートされ
るとともに、マスターモードの場合と同様にプロセッサ
10内の素子がリセットされ、ハードウェア的なリセット
処理がなされる。また、リセット信号RST のアサートに
応答してＰＣ43にリセットベクタエントリの先頭アドレ
スであるH’FF FFF0番地がセットされる。しかし、その
後にリセット信号RST がＨレベルにネゲートされても、
制御部30はＰＣ43がその先頭アドレスであるH’FF FFF0
番地がバスコントローラ18に転送されないようにし、外
部からリセットベクタエントリをフェッチしないように
実行部40を制御している。

【００５２】図５は、スレーブモードが設定された場合
のプロセッサ10から見た内蔵ＤＲＡＭが割り当てられた
領域の詳細を示す。スレーブモードにおいて、ソフトウ
ェア的なリセット処理は、外部から外部割り込み信号IN
T がアサートされることにより開始される。なお、外部
割り込み信号INT がアサートされる前に、マスタープロ
セッサ等の外部バスマスターにより、図５に示す外部割
り込みベクタエントリ及び外部割り込み処理プログラム
52が内蔵ＤＲＡＭ15に書き込まれたものとする。

【００５３】外部割り込み信号INT がＬレベルでアサー
トされることにより、制御部30はＰＣ43に外部割り込み
ベクタエントリの先頭アドレスであるH’00 0080番地を
セットし、外部割り込みベクタエントリが内蔵ＤＲＡＭ
15からＣＰＵ11内に取り込まれるように実行部40を制御
する。ＰＣ43は、H’00 0080番地をバスコントローラ18
に出力する。バスコントローラ18は、H’00 0080番地が
内蔵ＤＲＡＭ領域に対するアクセスであることを認識
し、内蔵ＤＲＡＭ15に対してH’00 0080番地のアドレス
を出力する。内蔵ＤＲＡＭ15は、H’00 0080番地にある
情報を内部データバス20を介してＣＰＵ11に出力する。

【００５４】マスターモードと同様に、外部割り込みベ
クタエントリの先頭アドレスであるH’00 0080番地に
は、オペコードJMP と分岐先アドレス情報とで構成され
た分岐命令が格納されており、H’00 0081番地〜H’00
008F番地にはなにも情報が格納されていない。この分岐
命令の分岐先アドレス情報は、複数の命令からなる外部
割り込み処理プログラム52の先頭アドレスであるH’00
1000番地を示している。従ってマイクロプロセッサ10で
は、その分岐命令の実行によりH’00 1000番地がＰＣ43
にセットされ、内蔵ＤＲＡＭ15のH’00 1000番地に格納
された外部割り込み処理プログラム52の先頭命令が内部
データバス20を介してＣＰＵ11に送られる。この先頭命
令は命令デコーダ31でデコードされ、実行部40にて実行
される。以降、マイクロプロセッサ10は、ＰＣ43が保持
アドレスを順次カウントして、外部割り込み処理プログ
ラム52内にある複数の命令を順次フェッチし実行する。

【００５５】外部割り込み処理プログラム52はリセット
処理を行うための命令からなり、このリセット処理を行
うための命令がＣＰＵ11で実行されることによりマイク
ロプロセッサ10がスレーブプロセッサとして使用される
ために必要なリセット処理がなされる。なお、このスレ
ーブモードにおける外部割り込み処理プログラムは、マ
ルチプロセッサシステムにおけるスレーブプロセッサの
使用形態によってユーザにより自由に設定される。この
実施の形態においては、外部割り込み信号INT がスレー
ブプロセッサのリセット処理以外の要因に対して使用さ
れないスレーブプロセッサを想定しているため、外部割
り込み処理プログラムはリセット処理を行うための命令
のみで構成されている。しかし、外部割り込み信号INT
がスレーブプロセッサの初期化処理以外の要因に対する
割り込みにも用いられるならば、リセット処理を行うた
めの命令の他に、その要因に応じた処理を行うための割
り込み要因処理プログラム、及び要因を解析するための
要因解析プログラムを構成する命令を外部割り込み処理
プログラムに追加してもよい。

【００５６】マイクロプロセッサ10がスレーブモードに
設定されている場合、少なくともリセット処理が行われ
ている間は外部バスに対するバス権を放棄しており、特
に１６個のデータバス端子Ｄ、および２４個のアドレス
端子Ａをすべてハイインピーダンス状態にしている。

【００５７】外部バスＩ／Ｆ部13は、１６個の外部デー
タバス端子Ｄ、２４個のアドレス端子Ａの合計４０個の
端子の各々に接続する入出力バッファを有し、その入出
力バッファの回路構成を図６に示す。この入出力バッフ
ァは、その入力側が外部端子に接続される入力バッファ
60、その出力側が外部端子に接続される出力バッファ61
で構成され、また入力バッファ60、出力バッファ61には
それぞれ信号Ｒ、Ｗが入力される。

【００５８】外部端子からデータあるいはアドレスを入
力する場合、信号Ｒ、ＷをともにＨにして、入力バッフ
ァ60が動作することにより外部端子から入力される信号
を入力バッファ60の出力線からプロセッサ内部に送る。
一方、出力バッファ61は外部端子が電源電圧VCC 、接地
電圧GND のいずれにも電気的に接続されないようにし、
外部端子をハイインピーダンス状態にする。外部端子に
データあるいはアドレスを出力する場合には、信号Ｒ、
ＷをともにＬにして、出力バッファ61が動作することに
よりプロセッサ内部から出力バッファ61の入力線に伝搬
された信号を外部端子に送る。一方、入力バッファ60
は、その出力が電源電圧VCC 、接地電圧GND のいずれに
も電気的に接続されないようにし、プロセッサ内部への
出力線をハイインピーダンス状態にする。

【００５９】つまり、スレーブモードにおいては、デー
タバス端子Ｄ、アドレス端子Ａに接続するすべての出力
バッファ61にＨレベルの信号Ｗが入力され、各々の端子
をすべてハイインピーダンスとしている。これは、マイ
クロプロセッサ10がデータバス端子Ｄ、アドレス端子Ａ
から外部に信号を不用意に発生させないようにするため
である。

【００６０】なお、アドレス端子Ａがハイインピーダン
ス状態であっても、アドレス端子Ａを介してアドレスを
プロセッサ10に与えることができ、外部バスマスターが
プロセッサ10の内蔵ＤＲＡＭ15に対するデータの書き込
みまたは読み出しを行える。この場合、データバス端子
Ｄがハイインピーダンス状態であっても、外部バスＩ／
Ｆ部13はチップセレクト信号CSが入力されたことに応答
して、データバス端子Ｄのハイインピーダンス状態が解
除されるように構成されている。

【００６１】また、この実施の形態のマイクロプロセッ
サ10においては、アドレス端子Ａがハイインピーダンス
状態となって外部データバスのバス権を放棄している間
に、ＣＰＵ11が記憶装置、ＩＯデバイス等の外部の装置
に対するアクセスを要求し、バスコントローラ18が、そ
の要求信号もしくは外部装置を指定するアドレスをＣＰ
Ｕ11から受け取った場合、ＣＰＵ11に外部へのアクセス
の禁止を知らせ、ＣＰＵ11に例外処理を行わせることを
通知する例外発生通知信号を出力する。ＣＰＵ11はこの
例外発生通知信号を受け取ると例外処理を開始し、例外
処理ハンドラを起動させる。

【００６２】図７は、このマイクロプロセッサ10を用い
たマルチプロセッサシステムのシステム構成図である。
このマルチプロセッサシステムにおいては、図１にある
マイクロプロセッサ10をマスターモードに設定して用い
るマスタープロセッサMP、図１にあるマイクロプロセッ
サ10をスレーブモードに設定して用いるスレーブプロセ
ッサSPを有し、各々のデータバス端子Ｄは、共通の１６
ビット幅のシステムバス100 に接続されている。さら
に、このマルチプロセッサシステムは、システムバス10
0 に接続され、種々の命令を格納する外部ＲＯＭ105 、
およびシステムバス100 に接続され、スレーブプロセッ
サSPに対して外部割り込み信号を出力する割り込みコン
トローラ110 を有する。

【００６３】図７におけるマルチプロセッサシステムに
対するシステム初期化の動作を図８に示すタイミングチ
ャート図を用いて説明する。図８は、リセット信号RST
と外部割り込み信号INT の波形、マイクロプロセッサM
P、スレーブプロセッサSPの各内部の処理、及びスレー
ブプロセッサSPにおけるデータバス端子Ｄ、アドレス端
子Ａの状態をそれぞれ示している。

【００６４】特に図８に付された（１）〜（６）の各処
理について説明する。 （１）：ハードウェア的なリセット処理 マルチプロセッサシステムにおいて、マスタープロセッ
サMP、スレーブプロセッサSPには共通してリセット信号
RST が入力される。リセット信号RST がＬレベルにアサ
ートされると、マスタープロセッサMP及びスレーブプロ
セッサSPの双方では、リセット信号RST のＬレベルに応
答して、各プロセッサ内の記憶素子がすべてリセットさ
れる。

【００６５】リセット信号RST がアサートされた後、ネ
ゲートされたことに応答して、マスタープロセッサMPで
は、外部ＲＯＭ105 に格納されたリセットベクタエント
リがシステムバス100 を介してフェッチされる。そして
ＣＰＵ11はリセットベクタエントリにある分岐命令を実
行することにより、リセット処理プログラム50の先頭命
令に分岐し、マスタープロセッサMPはリセット処理プロ
グラム50の複数の命令を順次フェッチし、実行する。一
方、スレーブプロセッサSPでは、リセット信号RST がア
サートされ、その後ネゲートされても、リセットベクタ
エントリは外部からフェッチしない。従ってリセット処
理を行うための命令で構成されたリセット処理プログラ
ム50は命令デコーダ31に与えられず、実行されない。

【００６６】（２）：マスタープロセッサMPの内蔵ＤＲ
ＡＭ15への命令のダウンロード リセット処理プログラム50の実行により、マスタープロ
セッサMPでは、ＣＰＵ11が外部ＲＯＭ105 （あるいは図
示しない他の外部記憶装置）からシステムバス100 、内
部データバス20を介して種々のプログラムを取り込み、
これを内蔵ＤＲＡＭ15の所定の格納先に転送する。この
内蔵ＤＲＡＭ15に転送されるプログラムには、図４に示
す外部割り込みベクタエントリと外部割り込み処理プロ
グラム51とが含まれている。

【００６７】（３）：スレーブプロセッサSPの内蔵ＤＲ
ＡＭ15への命令のダウンロード リセット処理プログラム50の実行により、マスタープロ
セッサMPは、外部ＲＯＭ105 あるいは図示しない他の外
部記憶装置からシステムバス100 、内部データバス20を
介して種々のプログラムを取り込む。この取り込んだプ
ログラムをスレーブプロセッサSPの内蔵ＤＲＡＭ15の所
定領域へ転送するために、マスタープロセッサMPはスレ
ーブプロセッサSPへチップセレクト信号CSと共に転送先
のアドレスを入力する。これによりスレーブプロセッサ
SPはシステムバス100 を介してマスタープロセッサMPか
ら転送されるプログラムを入力して自身の内蔵ＤＲＡＭ
15へ記憶する。このスレーブプロセッサSPの内蔵ＤＲＡ
Ｍ15に記憶されたプログラムには、図５に示す外部割り
込みベクタエントリとリセット処理を行うための命令を
含む外部割り込み処理プログラム52とが含まれている。

【００６８】（４）：スレーブプロセッサSPへの外部割
り込み信号INT の発生 スレーブプロセッサSPの内蔵ＤＲＡＭ15への命令のダウ
ンロードを終了した後に、リセット処理プログラム50の
実行により、マスタープロセッサMPは、システムバス10
0 を介して割り込みコントローラ110 に割り込みデータ
を転送する。割り込みコントローラ110 は１６ビットデ
ータを格納する割り込みレジスタ111 を有し、システム
バス100 からの割り込みデータをセットする。割り込み
コントローラ110 の制御部112 はフリップ・フロップ回
路を有し、割り込みレジスタ111 の所定のビット111aが
「1」 を保持している場合にフロップ回路を「0」 にセット
し、外部割り込み信号INT をＬレベルにする。そして外
部割り込み信号INT は、スレーブプロセッサSPに入力さ
れる。

【００６９】以上の（２）〜（４）の処理を含むリセッ
ト処理プログラム50の実行が終了することにより、マス
タープロセッサの初期化が完了する。

【００７０】（５）：スレーブプロセッサSPの外部割り
込み処理プログラム52の実行 スレーブプロセッサSPにおいて、外部割り込み信号INT
がアサートされたことにより、スレーブプロセッサSPの
ＣＰＵ11は（３）でスレーブプロセッサの内蔵ＤＲＡＭ
15にダウンロードされ記憶された図６に示す外部割り込
みベクタエントリを取り込み、その外部割り込みベクタ
エントリの分岐命令を実行する。この分岐命令の実行に
より、外部割り込み処理プログラム52の先頭命令に分岐
し、その先頭命令が実行される。そしてスレーブプロセ
ッサSPのＣＰＵ11は、内蔵ＤＲＡＭ15から外部割り込み
処理プログラム52の複数の命令を順次取り込み、実行す
る。図５に示したように、外部割り込み処理プログラム
52には、リセット処理を行うための命令が含まれてお
り、スレーブプロセッサSPのＣＰＵ11においてこのリセ
ット処理を行うための命令の実行が終了することによ
り、スレーブプロセッサSPの初期化が完了する。

【００７１】（６）：外部割り込み信号INT のネゲート スレーブプロセッサSPの汎用入出力ポートに接続する端
子Ｐから出力される信号PP0 が、割り込みコントローラ
110 の制御部112 に入力される。制御部112 は信号PP0
が入力されたことにより、制御部112 のフリップフロッ
プ回路が「1」 にリセットされるように構成されている。
スレーブプロセッサSPのＣＰＵ11がこの外部割り込み処
理プログラム52を実行することにより、スレーブプロセ
ッサSPにおける汎用入出力ポート16のデータレジスタに
データがセットされ、このデータのセットにより端子Ｐ
から信号PP0 を出力する。そして信号PP0 が割り込みコ
ントローラ110 に入力されて、制御部112 のフリップフ
ロップ回路をリセットする。その結果、割り込みコント
ローラ110 が外部割り込み信号INT をＨレベルにネゲー
トする。

【００７２】以上の（５）、（６）の処理を含む外部割
り込み処理プログラム52の実行が終了することにより、
マルチプロセッサシステムの初期化が完了する。

【００７３】スレーブプロセッサSPのデータバス端子
Ｄ、およびアドレス端子Ａは、このマルチプロセッサシ
ステムの初期化の動作において、（１）のハードウェア
的なリセット処理からシステムの処理化が終了するま
で、常にハイインピーダンス状態を保持している。これ
により、スレーブプロセッサSPがシステムバス100 に対
してバス権を放棄している。つまり、システム初期化が
行われている間は、スレーブプロセッサSPが外部ＲＯＭ
105 、マスタープロセッサMPの内蔵ＤＲＡＭ15、さらに
は図示しない外部記憶装置、外部ＩＯデバイスに対する
アクセスを行わない。

【００７４】この実施の形態１におけるマイクロプロセ
ッサ10には、次の特徴がある。 （ａ）マイクロプロセッサ10は、外部からリセット信号
RST が入力されても、その内部の記憶素子の記憶内容は
リセットされるもののリセットベクタエントリをフェッ
チしないようにしたため外部の記憶装置に格納されたリ
セット処理プログラムを実行しない。そして割り込み信
号INT が入力されたことに応答して外部割り込みベクタ
エントリを参照し、ＣＰＵ11が外部割り込み処理プログ
ラム52に含まれるリセット処理を行うための命令を実行
することによりプロセッサ10の初期化がなされるので、
リセット信号の入力信号とは別に割り込み処理のために
プロセッサに通常備えられている既存の外部割り込み信
号の入力機構及びその割り込み処理機構を用いて初期化
することができる。従って、リセット信号に応答してリ
セット処理のプログラムルーチンを実行することにより
初期化されるマスタープロセッサとマルチプロセッサシ
ステムを構成する場合に、マイクロプロセッサ10は、外
部割り込み処理プログラムにリセット処理を行うための
命令を設定しておく以外、既存のハードウェア機構をそ
のまま利用するだけで、マスタープロセッサが実行する
ものとは別の初期化用のプログラムルーチンを実行する
ことができる。従来考えられていたように、マルチプロ
セッサシステムに使用される複数のプロセッサのいずれ
もがリセット信号に応答してリセット処理用の別々のプ
ログラムルーチンを実行する場合に必要とされる、どの
プロセッサがどのプログラムルーチンをアクセスして実
行するかを識別する種々の機構も不要となる。

【００７５】（ｂ）このマイクロプロセッサ10では、ス
レーブモードが設定されている場合、リセット信号が入
力された後に、その内部が初期化が終了するまでは少な
くともアドレス端子Ａをハイインピーダンス状態（すな
わち、図６の出力バッファ61の出力側をハイインピーダ
ンス状態にする）にしているので、プロセッサ10がアド
レス端子から不用意にＨまたはＬの信号が出力されるこ
とを防ぐ。特に、プロセッサ10がリセット信号が入力さ
れた後その内部が初期化が終了するまでの間に他の外部
バスマスターがその初期化のために外部データバスを使
用する場合（例えば、この実施の形態における図７にお
けるマスタープロセッサMPの初期化）、システムのアド
レスバス上に伝搬しているアドレスに影響を与えないた
め、外部バスマスターの外部に対するアクセスが確実に
行える。また、割り込み処理プログラムの実行時に外部
のメモリにアクセスできるようにするために、アドレス
端子Ａは、割り込み信号INT がアサートされるまでハイ
インピーダンス状態にしておき、アサート後にハイイン
ピーダンス状態を解除するようにしてもよい。この実施
の形態では、マスタープロセッサの初期化時に、その内
蔵ＤＲＡＭからデータが読み出されることがないため、
データバス端子Ｄもハイインピーダンス状態としてい
る。

【００７６】（ｃ）このマイクロプロセッサ10では、ア
ドレス端子Ａがハイインピーダンス状態である場合に、
外部バスＩ／Ｆ部13がＣＰＵ11から外部に対するアクセ
スを要求されても、ＣＰＵ11に例外発生通知信号を出力
するので、ＣＰＵ11はこの例外発生通知信号により外部
バス権も有さずに外部にアクセスしたことに対する例外
処理を速やかに行える。

【００７７】（ｄ）このマイクロプロセッサ10では、内
蔵ＤＲＡＭ15に格納された外部割り込み処理プログラム
を内部データバス20を介してＣＰＵ11が取り込み、この
外部割り込み処理プログラム52にあるリセット処理を行
うための命令を実行することにより、プロセッサの初期
化がなされるので、マルチプロセッサシステムにおける
他のプロセッサとは独立して初期化が行える。例えば、
図８にある、マスタープロセッサMPのリセット処理プロ
グラムの実行期間と、スレーブプロセッサとして機能す
るマイクロプロセッサ10の外部割り込み処理プログラム
の実行期間とが一部オーバーラップして行われているこ
とからわかるように、マイクロプロセッサ10を他のマイ
クロプロセッサと並列にリセット処理することもでき、
システム全体の初期化を迅速に終了させることができ
る。また、ＣＰＵ11は外部データバス25を使用すること
なくリセット処理を行うための命令を取り込み実行する
ので、マルチプロセッサシステムにおいて初期化の際
に、外部データバス25を介して外部記憶装置からリセッ
ト処理プログラムを取り込み実行するマイクロプロセッ
サとの間に外部データバス25の利用を調整するバス調停
回路を設ける必要もなくなる。

【００７８】この実施の形態ではマスタープロセッサの
リセット処理プログラム50の実行において、マイクロプ
ロセッサ10の内蔵ＤＲＡＭ15にリセット処理を行うため
の命令を含んだ外部割り込み処理プログラム52を外部か
ら書き込むようにしている。しかし、マイクロプロセッ
サ10内に内部データバス20に接続する内蔵ＲＯＭを設
け、予めこの内蔵ＲＯＭに、外部割り込みベクタエント
リとリセット処理を行うための命令を含んだ外部割り込
み処理プログラム52とを格納し、ＣＰＵ11は内蔵ＲＯＭ
から命令を取り込み実行することによっても同一の効果
を得る。しかも、マスタープロセッサMPのリセット処理
プログラム50の実行において、スレーブプロセッサSP側
の内蔵ＤＲＡＭ15へのプログラムの書き込み動作が不要
になり、さらにシステム全体の初期化を素早く終了させ
ることができる。このように、内蔵ＲＯＭに格納する形
態を採用する場合は、図５にある外部割り込みベクタエ
ントリの分岐命令で、ＣＰＵ11が内蔵ＲＯＭへアクセス
するようにその分岐先アドレス情報を変更する必要があ
る。

【００７９】（ｅ）このマイクロプロセッサ10では、外
部からリセット信号RST が入力されたことに応答して、
リセット処理プログラム50が実行されることにより初期
化がなされるマスターモードと、外部からリセット信号
RST が入力されても、リセット処理プログラムを外部の
ＲＯＭ等からフェッチせず、そして割り込み信号INTが
入力されたことに応答して、ＣＰＵ11が外部割り込み処
理プログラムを構成する命令が命令デコードされ、この
外部割り込み処理プログラムに含まれるリセット処理を
行うための命令を実行することにより初期化がなされる
スレーブモードが設定できるように構成されている。マ
イクロプロセッサ10をマスタプロセッサ、スレーブプロ
セッサのいずれで使用しても、図２のように同一のアド
レス空間を構成することができる。そして、マイクロプ
ロセッサがいずれのモードであっても、リセットベクタ
エントリの内容、及び外部割り込みベクタエントリの内
容を変更させる必要はない。従って、マルチプロセッサ
システムにおいてスレーブプロセッサを増やしたい場合
には、同一のプロセッサを単に追加してモードを設定す
るだけの簡単な構成で実現でき、かつ各プロセッサの初
期化がスムーズに行える。

【００８０】この実施の形態におけるマルチプロセッサ
システムでは、次の特徴がある。 （ｆ）マスタープロセッサMP、スレーブプロセッサSPに
はともにリセット信号RST が入力される。マスタープロ
セッサMPでは、リセット信号RST が入力されたことに応
答してリセットベクタエントリを参照し、リセット処理
プログラム50が実行されることによりマスタープロセッ
サMPの初期化がなされる。スレーブプロセッサSPでは、
リセット信号RST が入力されても、外部ＲＯＭに書き込
まれたリセットベクタエントリを参照しないため、リセ
ット処理プログラムを実行せず、マスタープロセッサMP
が割り込みコントローラ110 を介して外部割り込み信号
INT を入力したことに応答して外部割り込みベクタエン
トリを参照し、ＣＰＵ11が外部割り込み処理プログラム
52を取り込み、その中のリセット処理を行うための命令
を実行することにより、初期化がなされる。その結果、
各プロセッサが外部ＲＯＭにあるリセットベクタエント
リを同時にアクセスすることはない。そしてシステムの
初期化の際には２つのマイクロプロセッサは、それぞれ
異なるベクタエントリを参照してプログラムルーチンを
実行するように構成されているので、同一のリセットベ
クタエントリを参照してプログラムルーチンを実行する
構成を採用した場合に必要とするプロセッサの識別機構
も不要である。

【００８１】また、各プロセッサを初期化するために、
リセット処理プログラムを格納した記憶装置をプロセッ
サ毎に対応して設け、各プロセッサは対応の記憶装置か
らプログラムをフェッチし実行する必要もなくなる。よ
って、プロセッサがどの記憶装置にアクセスすべきかを
設定するための機構も不要となる。また、記憶装置の増
加も防ぐことができる。

【００８２】実施の形態２．図７のマルチプロセッサシ
ステムにおいて、マルチプロセッサMP、スレーブプロセ
ッサSP、割り込みコントローラ110 、これらを共通に接
続するデータバスをワンチップ化したマルチプロセッサ
機能を有するマイクロプロセッサで構成してもよい。そ
してこのマルチプロセッサ機能を有するマイクロプロセ
ッサと、図７に示すものと同一の外部ＲＯＭとをシステ
ムバスで接続することにより、マルチプロセッサシステ
ム全体を構成してもよい。

【００８３】図９は、この実施の形態におけるマルチプ
ロセッサシステムを有したマイクロプロセッサを示す構
成図である。このマルチプロセッサシステムは、マイク
ロプロセッサ200 、ＲＯＭ201 及びマイクロプロセッサ
200 とＲＯＭ201 あるいは図示しないユニットとの間で
データを転送するシステムバス202 を有する。マイクロ
プロセッサ200 は、１２８ビット幅の内部データバス21
0 、この内部データバス210 に接続されるそれぞれＣＰ
Ｕ211a、211b、内蔵ＤＲＡＭ212 、外部バスＩＦ部213
、割り込みコントローラ214 、さらにはＣＰＵ211a、2
11bの各々の制御を受けて、内蔵ＤＲＡＭ212 と外部バ
スＩＦ部213 を制御するバスコントローラ215 を含み、
これらが単一チップの半導体集積回路で構成されてい
る。

【００８４】ＣＰＵ211a、211bの各々は、基本的には図
１にあるＣＰＵ11と同一に構成され、内部データバス21
0 から命令を取り込んでデコードする命令デコーダを含
みそのデコード内容に応じた制御信号を出力する制御
部、３２ビット単位でデータを処理し、この制御信号に
従いデコードされた命令を実行し、内部データバス210
に対してデータを入出力を行う実行部を有する。そして
ＣＰＵ211a、211bの制御部には、それぞれ割り込み信号
INTa、INTbが入力され、そしてリセット信号RST が共
通して入力される。またＣＰＵ211a、211bの各々は、図
１に示される命令キュー12、データセレクタ17と同一の
機能を有するものを含んでいる。

【００８５】バスコントローラ215 は、ＣＰＵ211a、21
1bの各々により制御され、各々で生成されたアドレス及
びその他の制御信号を受け取り、その受け取ったアドレ
スの指定する記憶領域をアクセスするように、その記憶
領域である内蔵ＤＲＡＭ214あるいは外部の記憶装置へ
対してアドレスを出力する。外部の記憶装置へのアクセ
スは、バスコントローラ215 が外部バスＩＦ部13を制御
することにより行われる。そしてＣＰＵ211a、211bの各
々は、内部データバス210 を介してバスコントローラ21
5 より出力されたアドレスの指定する記憶領域から命令
あるいはデータを取り込む。

【００８６】内蔵ＤＲＡＭ212 は、内部データバス210
と１２８ビット単位でデータを入出力し、バスコントロ
ーラ215 から出力されるアドレス、その他の制御信号を
受け、そのアドレスの指定する領域に対して命令または
データの読み出しまたは書き込みがなされる。ＣＰＵ21
1a、211bの双方は、バスコントローラ215 を制御するこ
とにより内蔵ＤＲＡＭ212 に対して命令またはデータの
やり取りができる。

【００８７】外部バスＩ／Ｆ部213 は、１６個の入出力
端を有するデータバス端子Ｄに接続され、システムバス
202 を介してＲＯＭ201 あるいは図示しない装置に対し
て１６ビットのデータを入出力する。マイクロプロセッ
サ200 が外部の記憶装置にアクセスする場合には、外部
バスＩ／Ｆ部13は、バスコントローラ215 からアクセス
先のアドレスを受け取り、さらにそのアドレスを外部の
記憶装置に出力する。外部の記憶装置では、マイクロプ
ロセッサ200 から転送されたデータをその受け取ったア
ドレスの示す記憶場所へ書き込み、またはその記憶場所
に記憶されたデータを読み出してマイクロプロセッサ20
0に転送する。

【００８８】マイクロプロセッサ200 は、外部から外部
割り込み信号EINTを入力する。外部割り込み信号EINTは
割り込みコントローラ214 に与えられる。割り込みコン
トローラ214 は、ＣＰＵ211a、211bにそれぞれ割り込み
信号INTa、INTbを与える。特に割り込みコントローラ21
4 は、外部割り込み信号EINTがＣＰＵ211a、211bのどち
らに対する割り込みかを判定し、割り込み信号INTa、IN
Tbのいずれか一方を出力する。ＣＰＵ211a、211bは、そ
れぞれ割り込み信号INTa、INTbに応答して割り込み処理
プログラムを起動実行し、割り込み要因に対する割り込
み処理を行う。また割り込みコントローラ214 は、ＣＰ
Ｕ211aから内部データバス210 を介してデータが転送さ
れ、この転送されたデータに基づき、外部割り込み信号
EINTに拘わらずＣＰＵ21b に対して割り込み信号INTbを
出力する機能を有する。

【００８９】マイクロプロセッサ200 は、外部からリセ
ット信号RST を入力しＣＰＵ211a、211b内を含むプロセ
ッサ200 内の各記憶素子に与える。リセット信号RST が
アサートされることに応答して各記憶素子の記憶内容を
リセットするというハードウェア的なリセット処理を行
う。またマイクロプロセッサ200 は、リセット信号RST
がネゲートされると、ＲＯＭ201 に格納されているリセ
ット処理プログラムが起動してＣＰＵ211aで実行される
ように構成されている。詳細は後述する。

【００９０】マイクロプロセッサ200 は、ＣＰＵ211a、
ＣＰＵ211bのうちの一方をマスタープロセッサ、その他
方をスレーブプロセッサとして動作するマルチプロセッ
サを構成する。この実施の形態ではＣＰＵ211aをマスタ
ープロセッサ、ＣＰＵ211bをスレーブプロセッサとして
いる。

【００９１】図１０は、マイクロプロセッサ200 の物理
アドレス空間を説明するための説明図である。実施の形
態１にあるプロセッサ10と同様、H’00 0000番地〜H’0
F FFFF番地の領域は、内蔵ＤＲＡＭ15に割り当てられた
内蔵ＤＲＡＭ領域であり、H’10 0000番地〜H’FF FFFF
番地の領域は、ＲＯＭ201 、その他の外部記憶装置に対
して割り当てられた外部領域である。内蔵ＤＲＡＭ領域
において、H’00 0080番地〜H’00 008F番地にはＣＰＵ
211aが参照する割り込みベクタエントリ241の格納領
域、H’00 0090番地〜H’00 009F番地にはＣＰＵ211bが
参照する割り込みベクタエントリ242 の格納領域がそれ
ぞれ割り当てられている。外部領域においては、H’FF
FFF0番地〜H’FF FFFF番地には、リセットベクタエント
リ240の格納領域が割り当てられている。ＣＰＵ211a、2
11bの各々から見たアドレス空間は、図１０に示すもの
で表現される。

【００９２】図１１は、アドレス空間の外部領域の詳細
を説明するための説明図である。外部領域には、図９に
示されているＲＯＭ201 が割り当てられる。さらにその
ＲＯＭ201 への割り当て領域には、リセットベクタエン
トリ240 とその先頭命令がH’FF 0000番地に格納された
リセット処理プログラム250 とが割り当てられている。
リセットベクタエントリにおいて、H’FF 0000番地には
リセット処理プログラム250 の先頭命令に分岐する分岐
命令０が格納され、その他の番地にはなにも情報は格納
されていない。分岐命令０にはH’FF 0000番地を示す情
報が含まれている。

【００９３】また、図１２は、アドレス空間の内蔵ＤＲ
ＡＭ領域の詳細を説明するための説明図である。その先
頭命令がH’00 1000番地に格納された割り込み処理プロ
グラム251 、その先頭命令がH’00 2000番地に格納され
た割り込み処理プログラム252 が内蔵ＤＲＡＭ領域に割
り当てられている。割り込みベクタエントリ241 におい
て、H’00 0080番地には割り込み処理プログラム251 の
先頭命令に分岐する分岐命令１が格納され、その他の番
地にはなにも情報は格納されていない。分岐命令１には
H’00 1000番地を指す情報が含まれている。割り込みベ
クタエントリ242 において、H’00 0090番地には割り込
み処理プログラム252 の先頭命令に分岐する分岐命令２
が格納され、その他の番地にはなにも情報は格納されて
いない。分岐命令２にはH’00 2000番地を示す情報が含
まれている。

【００９４】次に図９のマイクロプロセッサ200 の初期
化動作について、図１３のフローチャート図を参照しな
がら説明する。ステップST1 において、リセット信号RS
T がＬレベルにアサートされたことにより、ＣＰＵ211
a、211bを含むマイクロプロセッサ200 内の各記憶素子
はそのＬレベルのリセット信号RST を入力し、その記憶
内容がリセットされる（マイクロプロセッサ200 のハー
ドウェア的なリセット処理）。

【００９５】次いで、ステップST2 において、リセット
信号RST がＨレベルにネゲートされることに応答し、Ｃ
ＰＵ211aがリセット処理プログラム250 を実行する。ま
ず、リセット信号RST がネゲートされることにより、Ｃ
ＰＵ211aがリセットベクタエントリ240 の内容を参照す
べく、システムバス202 を介してＲＯＭ201からリセッ
トベクタエントリ240 がプロセッサ200 にフェッチさ
れ、内部データバス210 を介してＣＰＵ211a内に取り込
まれる。ＣＰＵ211aはリセットベクタエントリ240 に含
まれる分岐命令０を実行することにより、ＲＯＭ201 に
格納されたリセット処理プログラム250 の実行へ分岐す
る。そしてリセット処理プログラム250 を構成する複数
の命令がH’FF 0000番地の先頭命令から順次フェッチさ
れ、ＣＰＵ211aにより実行される。リセット処理プログ
ラム250 の実行が終了することにより、ＣＰＵ211a内の
初期化が完了する。

【００９６】一方、リセット信号RST がネゲートされて
も、ＣＰＵ211bは、リセットベクタエントリ240 をＲＯ
Ｍ201 から取り込まないように構成されている。従って
ＣＰＵ211bは、リセット処理プログラム250 を実行しな
い。なお、ステップST2 において、ＣＰＵ211aはＲＯＭ
201 に格納されている割り込みベクタエントリ241 、24
2 、及び割り込み処理プログラム251 、252 をＲＯＭ20
1 から取り込み、内蔵ＤＲＡＭ212 にダウンロードする
処理を行う（ステップST2a）。割り込みベクタエントリ
241 、242 、及び割り込み処理プログラム251 、252
は、図１２のアドレス空間で指定されたとおりに内蔵Ｄ
ＲＡＭ212 の所定の領域にそれぞれ格納される。

【００９７】また、ステップST2 はリセット処理プログ
ラム250 の実行におけるＣＰＵ211a自身ｂの初期化が完
了した後に行われる最後の処理として、ＣＰＵ211aが割
り込みコントローラ214 を用いてＣＰＵ211bに割り込み
信号INTbを発生させる処理を行う（ステップST2b）。ス
テップST2bにおいては、ＣＰＵ211aは内部データバス21
0 を介して割り込みコントローラ214 にデータを転送す
る。割り込みコントローラ214 はこの転送されたデータ
に基づいて、ＣＰＵ211bに割り込み信号INTbを出力す
る。

【００９８】ステップST3 において、ＣＰＵ211bはこの
割り込み信号INTbがアサートされたことに応答して、割
り込み処理プログラム252 を実行する。ＣＰＵ211aは、
割り込みコントローラ214 へデータを転送したことを最
後に、内部データバス210 のバス権を放棄し、ＣＰＵ21
1bに内部データバス210 のバス権が移る。割り込み信号
INT がアサートされて、ＣＰＵ211bは、ステップST2aの
処理ですでに内蔵ＤＲＡＭ212 に格納されている割り込
みベクタエントリ242 を、内部データバス210 を介して
取り込む。ＣＰＵ211bは割り込み処理ベクタエントリ24
2を参照し、その中に含まれる分岐命令２を実行するこ
とにより、同じくステップST2aの処理ですでに内蔵ＤＲ
ＡＭ212 に格納されている割り込み処理プログラム252
の実行へ分岐する。そして割り込み処理プログラム252
を構成する複数の命令がH’00 2000番地の先頭命令から
順次フェッチされ、ＣＰＵ211bにより実行される。

【００９９】この割り込み処理プログラム252 には、Ｃ
ＰＵ211b内のリセット処理を行うための命令が含まれて
いる。割り込み処理プログラム252 の実行することによ
り、ＣＰＵ211bは、割り込み処理プログラム252 内の要
因解析プログラムの実行により、入力された割り込み信
号INTbがリセット処理という要因に対してアサートされ
たことを解析し、その結果、割り込み処理プログラム25
2 に含まれるリセット処理を行うための命令を実行す
る。この割り込み処理プログラム252 の実行が終了する
ことにより、ＣＰＵ211b内の初期化が完了する。

【０１００】この割り込み処理プログラムにあるリセッ
ト処理を行うための命令には、ＣＰＵ211bから内部デー
タバス210 を介して割り込みコントローラ214 へデータ
を転送する命令が含まれている。割り込みコントローラ
214 は、この転送されたデータを受け取ることにより、
割り込み信号INTbをネゲートする。

【０１０１】なお、ＣＰＵ211bに入力される割り込み信
号INTbは、ＣＰＵ211aのリセット処理プログラム250 の
実行により発生させる場合に限らず、ＣＰＵ211aの初期
化が終了した後に、外部から割り込み信号INTに応答し
て発生させてもよい。

【０１０２】この実施の形態２におけるマイクロプロセ
ッサ200 には次の特徴がある。内蔵メモリ212 は、ＣＰ
Ｕ211a、211bの共有メモリとして、１２８ビットの内部
データバス210 を介してデータのやり取りが行われるの
で、共有メモリへのアクセス効率が著しく向上する。こ
のようなマイクロプロセッサ200 においてソフトウェア
的なリセット処理を行う場合に、リセット信号RST が入
力されても、ＣＰＵ211aだけがリセット処理プログラム
を実行してＣＰＵ211a内の初期化を行い、ＣＰＵ211b
は、割り込み信号INTbに応答してリセット処理を行うた
めの命令を含む外部割り込み処理プログラムを実行する
ことによりＣＰＵ211b内の初期化を行うので、リセット
ベクタエントリ240 はＣＰＵ211aのみが参照し、ＣＰＵ
211a、211bがリセットベクタエントリ240 を格納するＲ
ＯＭ201 を順次アクセスするためのバス調停回路をチッ
プ内に設ける必要はない。

【０１０３】特に、ＣＰＵ211bは、外部の記憶装置から
ではなく内蔵ＤＲＡＭ211aから割り込みベクタエント
リ、及びリセット処理を行うための命令を取り込み実行
するので、命令の取り込みが高速に行える。しかも内部
データバス幅が外部バスより大きいため、一層の高速な
命令取り込みが期待できる。

【０１０４】なお、リセット処理プログラムを格納する
ものとして、外部ＲＯＭ201 以外にＲＡＭあるいは磁気
ディスク等のデータバス202 に接続する記憶装置であれ
ば何でもよい。

【０１０５】

【発明の効果】以上説明したように、この発明に係るマ
イクロプロセッサによると、外部からリセット信号が入
力されたことに応答してプロセッサ内部の記憶素子をリ
セットし、割り込み信号が入力されたことに応答して割
り込み処理プログラムを構成する命令が命令デコーダに
与えられるようにし、処理部がこの割り込み処理に含ま
れるリセット処理を行う命令を実行することにより初期
化がなされるので、リセット信号に応答して命令を実行
することにより初期化される別のプロセッサとともにマ
ルチプロセッサシステムを構成する場合、本来割り込み
処理のために設けられた通常の機構を利用することによ
り初期化のための命令実行が可能になる。従って、共通
のリセット信号に応答してプログラムを実行させたとき
に比べ、各プロセッサの実行すべきプログラムルーチン
の格納されたどの記憶領域をアクセスするかを識別する
ためのハードウェア機構を各々のプロセッサに追加する
必要がなく、マルチプロセッサシステムのシステム設計
が容易になる。

【０１０６】また、この発明に係るマイクロプロセッサ
によると、第１のモードでは、リセット信号が処理部に
入力されたことに応答して、リセット処理プログラムを
構成する命令が前記処理部の命令デコーダに与えられる
ようにして処理部がこのリセット処理プログラムの命令
を実行することによりプロセッサの初期化がなされ、第
２のモードでは、割り込み信号が処理部に入力されたこ
とに応答して、割り込み処理プログラムを構成する命令
が命令デコーダに与えられるようにして処理部がこの与
えられた割り込み処理プログラムに含まれるリセット処
理を行うための命令を実行することによりプロセッサの
初期化がなされるので、第１のモードに設定されたも
の、第２のモードに設定されたものを用意してマルチプ
ロセッサシステムを構成した場合、各々のプロセッサが
共通のリセット信号に応答してプログラムを実行させた
ときに比べ、各々の実行すべきプログラムルーチンの格
納されたどの記憶領域をアクセスするかを識別するため
のハードウェア機構を各々のプロセッサに設けることな
くシステム全体の初期化ができる。この場合、モードを
変更する以外は全く同一のプロセッサを用意すればよ
い。

【０１０７】また、この発明に係るマイクロプロセッサ
によると、外部から入力されるリセット信号に応答し
て、第１および第２の処理部を含むプロセッサ内部の記
憶素子がリセットされ、第１の処理部では、リセット信
号が入力されたことに応答して、リセット処理プログラ
ムを実行することにより第１の処理部の初期化がなされ
るようにし、第２の処理部では、割り込み信号が入力さ
れたことに応答して割り込み処理プログラムに含まれる
リセット処理を行うための命令を実行することによりプ
ロセッサの初期化がなされるので、各々の処理部が共通
のリセット信号に応答してプログラムを実行する場合に
比べ、各々の処理部の実行すべきプログラムルーチンの
格納されたどの記憶領域をアクセスするかを識別するた
めのハードウェア機構をプロセッサに搭載する必要がな
くなり、マイクロプロセッサの設計が容易になる。

【０１０８】また、この発明に係るマルチプロセッサシ
ステムによると、第１のマイクロプロセッサにおいて
は、リセット信号が入力されたことに応答してリセット
処理プログラムを構成する命令を第１の命令デコーダに
与えるようにし、このリセット処理プログラムの命令が
実行されることにより第１のマイクロプロセッサの初期
化がなされる。第２のマイクロプロセッサにおいては、
割り込み信号が入力されたことに応答して割り込み処理
プログラムを構成する命令が第２の命令デコーダに与え
られるようにし、割り込み処理プログラムに含まれるリ
セット処理を行うための命令が実行されることにより、
第２のマイクロプロセッサの初期化がなされる。これに
よると、第２のマイクロプロセッサ側では、本来割り込
み処理のために設けられた通常の機構を利用することに
より初期化のための命令実行が可能になる。従って、第
１および第２のマイクロプロセッサはともに共通のリセ
ット信号に応答してプログラムを実行する場合に比べ、
各プロセッサの実行すべきプログラムルーチンの格納さ
れたどの記憶領域をアクセスするかを識別するためのハ
ードウェア機構を各々のプロセッサに追加する必要がな
く、マルチプロセッサシステムのシステム設計が容易に
なる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるマイクロプロ
セッサを示す構成図である。

【図２】 図１のマイクロプロセッサに設定されている
アドレス空間を説明するための説明図である。

【図３】 図１のマイクロプロセッサにおいて、マスタ
ーモードが設定されている場合のプロセッサから見た外
部ＲＯＭが割り当てられた領域の詳細を説明するための
説明図である。

【図４】 図１のマイクロプロセッサにおいて、マスタ
ーモードが設定されている場合のプロセッサから見た内
蔵ＤＲＡＭが割り当てられた領域の詳細を説明するため
の説明図である。

【図５】 図１のマイクロプロセッサにおいて、スレー
ブモードが設定されている場合のプロセッサから見た内
蔵ＤＲＡＭが割り当てられた領域の詳細を説明するため
の説明図である。

【図６】 図１のマイクロプロセッサにおいて、データ
バス端子Ｄ、アドレス端子Ａに接続されている入出力バ
ッファを示す構成図である。

【図７】 図１のマイクロプロセッサを用いたマルチプ
ロセッサシステムを示すシステム構成図である。

【図８】 図７のマルチプロセッサシステムにおいて、
マスタープロセッサMP及びスレーブプロセッサSPのそれ
ぞれ初期化の動作を示すタイミングチャート図である。

【図９】 この発明の実施の形態２によるマルチプロセ
ッサシステムを示す構成図である。

【図１０】 図９に示されたマイクロプロセッサ200 に
設定されているアドレス空間を説明するための説明図で
ある。

【図１１】 図９に示されたマイクロプロセッサ200 か
ら見た外部ＲＯＭが割り当てられた領域の詳細を説明す
るための説明図である。

【図１２】 図９に示されたマイクロプロセッサ200 か
ら見たから見た内蔵ＤＲＡＭが割り当てられた領域の詳
細を説明するための説明図である。

【図１３】 図９のマルチプロセッサシステムにおける
初期化の動作を示すタイミングチャート図である。

【符号の説明】

11…中央処理装置（ＣＰＵ）、13…外部バスＩ／Ｆ部、
15…内蔵ＤＲＡＭ、18…バスコントローラ、50…リセッ
ト処理プログラム、52…外部割り込み処理プログラム、
100 …システムバス、105 …外部ＲＯＭ、110 …割り込
みコントローラ、MP…マスタープロセッサ、SP…スレー
ブプロセッサ

Claims (17)

【特許請求の範囲】
1. 【請求項１】 命令をデコードする命令デコーダを含
   み、この命令デコーダからのデコード結果に従って種々
   の処理を行うことにより当該命令を実行する処理部、お
   よび、 この処理部に制御され、記憶領域を指定するアドレスを
   出力し、その記憶領域に格納された命令を前記処理部の
   命令デコーダに与えるアクセス制御部を備え、 外部から入力されるリセット信号に応答してプロセッサ
   内部の記憶素子がリセットされ、 割り込み信号が前記処理部に入力されたことに応答し
   て、前記処理部は割り込み処理プログラムを構成する命
   令が前記処理部の命令デコーダに与えられるように前記
   アクセス制御部を制御し、 前記処理部が前記命令デコーダに与えられた割り込み処
   理プログラムに含まれるリセット処理を行うための命令
   を実行することによりプロセッサの初期化がなされる、
   マイクロプロセッサ。
2. 【請求項２】 外部に対してアドレスを出力するアドレ
   ス端子を有し、 リセット信号が入力された後、少なくとも割り込み信号
   が入力されるまでは前記アドレス端子をハイインピーダ
   ンス状態にする、請求項１に記載のマイクロプロセッ
   サ。
3. 【請求項３】 アドレス端子がハイインピーダンス状態
   となった場合、処理部が外部に対するアクセスをアクセ
   ス制御部に要求したことに応答して前記アクセス制御部
   は前記処理部へアクセス禁止を通知する通知信号を出力
   する、請求項２に記載のマイクロプロセッサ。
4. 【請求項４】 内蔵メモリ、および、 この内蔵メモリと処理部とを接続する内部データバスを
   有し、 前記内部メモリに記憶された割り込み処理プログラムが
   前記内部データバスを介して前記内蔵メモリから前記命
   令デコーダに与えられるようにアクセス制御部は前記内
   蔵メモリへアドレスを出力する、請求項１に記載のマイ
   クロプロセッサ。
5. 【請求項５】 命令をデコードする命令デコーダを含
   み、この命令デコーダからのデコード結果に従って種々
   の処理を行うことにより当該命令を実行する処理部、 この処理部に制御され、記憶領域を指定するアドレスを
   出力し、その記憶領域に格納された命令を前記処理部の
   命令デコーダに与えるアクセス制御部、および、 第１のモード及び第２のモードのいずれかに設定される
   ためのモード設定手段を備え、 外部から入力されるリセット信号に応答して、プロセッ
   サ内部の記憶素子がリセットされ、 前記モード設定手段により第１のモードが設定された場
   合、 前記リセット信号が前記処理部に入力されたことに応答
   して、前記処理部はリセット処理プログラムを構成する
   命令が前記処理部の命令デコーダに与えられるように前
   記アクセス制御部を制御し、前記処理部が前記命令デコ
   ーダに与えれたリセット処理プログラムの命令を実行す
   ることによりプロセッサの初期化がなされ、 前記モード設定手段により第２のモードが設定された場
   合、 割り込み信号が前記処理部に入力されたことに応答し
   て、前記処理部は割り込み処理プログラムを構成する命
   令が前記命令デコーダに与えられるように前記アクセス
   制御部を制御し、前記処理部が前記命令デコーダに与え
   られた割り込み処理プログラムに含まれるリセット処理
   を行うための命令を実行することにより、プロセッサの
   初期化がなされる、マイクロプロセッサ。
6. 【請求項６】 外部に対してアドレスを出力するアドレ
   ス端子を有し、 モード設定手段により第２のモードが設定された場合、
   リセット信号が入力された後、少なくとも割り込み信号
   が入力されるまでは前記アドレス端子をハイインピーダ
   ンス状態にする、請求項５に記載のマイクロプロセッ
   サ。
7. 【請求項７】 アドレス端子がハイインピーダンス状態
   となった場合、処理部が外部に対するアクセスをアクセ
   ス制御部に要求したことに応答して前記アクセス制御部
   は前記処理部へアクセス禁止を通知する通知信号を出力
   する、請求項６に記載のマイクロプロセッサ。
8. 【請求項８】 内蔵メモリ、および、 この内蔵メモリと処理部とを接続する内部データバスを
   有し、 モード設定手段により第１のモードが設定された場合、
   外部の記憶手段に記憶されたリセット処理プログラムが
   フェッチされ命令デコーダに与えられるようにアクセス
   制御部は当該外部の記憶手段へアドレスを出力し、 モード設定手段により第２のモードが設定された場合、
   前記内部メモリに記憶された割り込み処理プログラムが
   前記内部データバスを介して前記内蔵メモリから前記命
   令デコーダに与えられるように前記アクセス制御部は前
   記内蔵メモリへアドレスを出力する、請求項５に記載の
   マイクロプロセッサ。
9. 【請求項９】 各々は、命令をデコードする命令デコー
   ダを含み、この命令デコーダからのデコード結果に従っ
   て種々の処理を行うことにより当該命令を実行する第１
   および第２の処理部、および、 前記第１および第２の処理部に制御され、記憶領域を指
   定するアドレスを出力し、その記憶領域に格納された命
   令を前記第１および第２の処理部のそれぞれ命令デコー
   ダのいずれかに与えるアクセス制御部を備え、 外部から入力されるリセット信号に応答して、前記第１
   および第２の処理部を含むプロセッサ内部の記憶素子が
   リセットされ、 前記リセット信号が前記第１の処理部に入力されたこと
   に応答して、前記第１の処理部はリセット処理プログラ
   ムを構成する命令が前記第１の処理部の命令デコーダに
   与えられるように前記アクセス制御部を制御し、前記第
   １の処理部がその命令デコードに与えられたリセット処
   理プログラムを実行することにより前記第１の処理部内
   の初期化がなされ、 前記第２の処理部に割り込み信号が入力されたことに応
   答して、前記第２の処理部は割り込み処理プログラムを
   構成する命令が前記第２の処理部の命令デコーダに与え
   られるように前記アクセス制御部を制御し、前記第２の
   処理部がその命令デコーダに与えられた割り込み処理プ
   ログラムに含まれるリセット処理を行うための命令を実
   行することにより前記第２の処理部内の初期化がなされ
   る、マイクロプロセッサ。
10. 【請求項１０】 第２の処理部に入力される割り込み信
    号は、第１の処理部がリセット処理プログラムを実行す
    ることにより生成されて当該第２の処理部に入力され
    る、請求項９に記載のマイクロプロセッサ。
11. 【請求項１１】 内蔵メモリ、および、 この内蔵メモリと第１および第２の処理部の各々とを接
    続する内部データバスを有し、 外部の記憶手段に記憶されたリセット処理プログラムが
    フェッチされ第１の処理部の命令デコーダに与えられる
    ようにアクセス制御部はアドレスを当該外部の記憶手段
    へ出力し、 前記内蔵メモリに記憶された割り込み処理プログラムが
    前記内部データバスを介して前記第２の処理部の命令デ
    コーダに与えられるようにアクセス制御部はアドレスを
    前記内蔵メモリへ出力する、請求項９に記載のマイクロ
    プロセッサ。
12. 【請求項１２】 第１の処理部がリセット処理プログラ
    ムの命令を実行することにより、外部の記憶手段から割
    り込み処理プログラムを内蔵メモリに転送し記憶させる
    処理がなされ、 この処理により前記内蔵メモリに記憶された割り込み処
    理プログラムが内部データバスを介して第２の処理部の
    命令デコーダに与えられるようにした、請求項１１に記
    載のマイクロプロセッサ。
13. 【請求項１３】 命令をデコードする命令デコーダを含
    み、この命令デコーダからのデコード結果に従って種々
    の処理を行うことにより当該命令を実行する第１の処理
    部と、この第１の処理部に制御され、記憶領域を指定す
    るアドレスを出力し、その記憶領域に格納された命令を
    前記第１の処理部の命令デコーダに与える第１のアクセ
    ス制御部とを有する第１のマイクロプロセッサ、および
    命令をデコードする第２の命令デコーダを含み、この命
    令デコーダからのデコード結果に従って種々の処理を行
    うことにより当該命令を実行する第２の処理部と、この
    第１の処理部に制御され、記憶領域を指定するアドレス
    を出力し、その記憶領域に格納された命令を前記第２の
    処理部の命令デコーダに与える第２のアクセス制御部と
    を有する第２のマイクロプロセッサを備え、 前記第１のマイクロプロセッサにリセット信号が入力さ
    れたことに応答して、第１のマイクロプロセッサの内部
    の記憶素子がリセットされるとともに、前記第１の処理
    部はリセット処理プログラムを構成する命令が前記第１
    の処理部の命令デコーダに与えられるように前記第１の
    アクセス制御部を制御し、前記第１の処理部がその命令
    デコーダに与えられたリセット処理プログラムの命令を
    実行することにより前記第１のマイクロプロセッサの初
    期化がなされ、 前記第２のマイクロプロセッサに前記リセット信号が入
    力されたことに応答して、第２のマイクロプロセッサの
    内部の記憶素子がリセットされ、前記第２のマイクロプ
    ロセッサに割り込み信号が入力されたことに応答して、
    前記第２の処理部は割り込み処理プログラムを構成する
    命令が前記第２の処理部の命令デコーダに与えられるよ
    うに前記第２のアクセス制御部を制御し、前記第２の処
    理部がその命令デコーダに与えれらた割り込み処理プロ
    グラムに含まれるリセット処理を行うための命令を実行
    することにより前記第２のマイクロプロセッサの初期化
    がなされる、マルチプロセッサシステム。
14. 【請求項１４】 第１のマイクロプロセッサの第１の処
    理部がリセット処理プログラムを実行することにより割
    り込み信号が生成され、当該割り込み信号が第２のマイ
    クロプロセッサに入力されることにより第２のマイクロ
    プロセッサの初期化がなされる、請求項１３に記載のマ
    ルチプロセッサシステム。
15. 【請求項１５】 リセット処理プログラムを格納する記
    憶手段を備え、 第１のマイクロプロセッサは、前記記憶手段から前記リ
    セット処理プログラムをフェッチして実行するように第
    １のアクセス制御部が前記記憶手段へアドレスを出力
    し、 第２のマイクロプロセッサは、割り込み処理プログラム
    が格納する内蔵メモリを有し、前記割り込み処理プログ
    ラムが前記内蔵メモリから前記第２のマイクロプロセッ
    サの命令デコーダへ与えられるように前記第２のアクセ
    ス制御部が前記内蔵メモリへアドレスを出力する、請求
    項１３に記載のマルチプロセッサシステム。
16. 【請求項１６】 第１のマイクロプロセッサがリセット
    処理プログラムを実行することにより、割り込み処理プ
    ログラムを記憶する記憶手段から第２のマイクロプロセ
    ッサの内蔵メモリに前記割り込み処理プログラムを転送
    して記憶させる処理がなされ、 この処理により前記内蔵メモリに記憶された割り込み処
    理プログラムが内部データバスを介して第２の処理部の
    命令デコーダに与えられるようにした、請求項１５に記
    載のマルチプロセッサシステム。
17. 【請求項１７】 第２のマイクロプロセッサは、アドレ
    スを出力するアドレス端子を有し、リセット信号が入力
    された後、少なくとも割り込み信号が入力されるまでは
    前記アドレス端子をハイインピーダンス状態にする、請
    求項１３に記載のマルチプロセッサシステム。