JPH05120124A

JPH05120124A - マイクロプロセツサ内蔵型のメモリ制御構造

Info

Publication number: JPH05120124A
Application number: JP3290711A
Authority: JP
Inventors: Michael Fuccio; フツシオマイケル; Robert L Caulk; エルコークロバート
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1990-10-11
Filing date: 1991-10-09
Publication date: 1993-05-18
Also published as: EP0480417A3; EP0480417A2

Abstract

(57)【要約】【目的】アクセスバイト幅を設定可能なＰＲＯＭイン
ターフェースを内蔵するマイクロプロセッサを提供する
ことを目的とする。【構成】外部回路を付加する必要なく、プロセッサ命
令をバイト幅でもワード（複数バイト）幅のいずれでも
実行できる。これは、プログラム設定可能なバイト収集
機能を有するためである。１バイト（あるいはワード）
に対するアクセス時間は、ＡＷＧを介してプログラム設
定が可能であり、これにより異なるアクセス時間を有す
る種々のデバイスを自由に選択して用いることができる
ようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサのメ
モリインターフェース技術、特に、メモリインターフェ
ース技術のうちバイト収集（byte gathering）、メモリ
制御、およびシステム起動（ブートアップ）に関する。

【０００２】

【従来の技術】マイクロプロセッサは、命令および処理
を受けるデータの記憶に通常用いられるＲＡＭ（ランダ
ム・アクセス・メモリ）、マイクロプロセッサのブート
アッププログラムなどの記憶に使用されるＲＯＭ（リー
ド・オンリ・メモリ）、さらに、汎用的なメモリインタ
ーフェースを介して接続される他の記憶媒体など、種々
の形式のメモリに接続される。

【０００３】また、他の低速なメモリに記憶されたプロ
セッサ命令やデータのアクセスを高速化するためにキャ
ッシュメモリが用いられるが、このキャッシュメモリ
は、マイクロプロセッサチップに内蔵する場合もある。

【０００４】従来のメモリインターフェース方式では、
汎用的なハンドシェイクインターフェースはマイクロプ
ロセッサのピンを介して可能であるが、ＤＲＡＭ制御論
理回路、およびバイト収集（８ビットＰＲＯＭインター
フェース）は外部回路により行なわれていた。

【０００５】たとえば、米国特許第4,943,911号には、
イニシャルプログラムローダ（ＩＰＬ）ルーチンのため
のシステムが開示されており、この文献はメモリインタ
ーフェースに関する現在の一般的な水準を示すものと考
えてよい。

【０００６】

【発明が解決しようとする課題】本発明の目的は、マイ
クロプロセッサレベルで柔軟なバイト収集を行なえるよ
うにすることにある。

【０００７】また、本発明は、マイクロプロセッサレベ
ルで柔軟なメモリ制御を行なえるようにすることを目的
とする。

【０００８】また、本発明は、マイクロプロセッサを用
いたシステムにおいて、より安価なＲＯＭを用いてシス
テムをブートできるようにすることを目的とする。

【０００９】また、本発明は、柔軟なＤＲＡＭ（ダイナ
ミックＲＡＭ）制御インターフェース、プログラム可能
なＰＲＯＭ制御インターフェース、さらに、汎用的なメ
モリ制御インターフェースマイクロプロセッサのチップ
上に一体化することを目的とする。

【００１０】また、本発明は、種々の回路を内蔵するマ
イクロプロセッサチップを用いたシステムの基板レベル
の構成を簡略化し、その製造コストを低減することを目
的とする。

【００１１】さらに、本発明は、部品点数の低減により
マイクロプロセッサべースのシステムの全般的な信頼性
を向上することを目的とする。

【００１２】

【課題を解決するための手段】以上の課題を解決するた
めに、本発明においては、複数バイト幅に相当するワー
ド幅の内部バスを有するＣＰＵと、外部ブートＰＲＯＭ
からプロセッサ命令、およびデータを入力するメモリバ
スと、前記メモリバスから前記ＣＰＵに制御信号を入力
するＢＩＵと、選択的にイネーブルされ、バイト幅、な
いし複数バイト幅のブートＰＲＯＭに接続された前記メ
モリバス上で、前記内部バス上の表現にしたがったワー
ド形式となるよう複数バイトを収集するバイト収集手段
を有する構成、あるいはＣＰＵと、外部ＤＲＡＭから
プロセッサ命令およびデータを入力するメモリバスと、
ＣＰＵおよびチップ外部のバスマスタのいずれからもＤ
ＲＡＭアクセスを可能とする手段を有する構成を採用し
ている。

【００１３】

【作用】本発明によれば、マイクロプロセッサチップは
ＣＰＵ（中央処理装置）、柔軟に構成されたＤＲＡＭイ
ンターフェース、プログラマブルなＰＲＯＭインターフ
ェース、および汎用メモリインターフェースを内蔵す
る。ＣＰＵは、複数バイトの命令サイズ（たとえば３２
ビットワード幅）を有する。さらに好ましくは、キャッ
シュ制御および内蔵キャッシュメモリをＣＰＵとともに
チップ上に内蔵する。

【００１４】ＰＲＯＭインターフェースは１バイト幅
で、これによりＣＰＵは８ビットポート、たとえば８ビ
ット幅のブートＰＲＯＭから１バイトづつ命令をフェッ
チする。プロセッサ命令あるいはデータを８ビット幅の
デバイスからフェッチする場合、４回のフェッチが必要
である。命令コードは外部回路を付加することなく、
８、１６、および３２ビットデバイスのいずれからも実
行できる。すなわち、本発明によれば、選択的なバイト
収集が可能である。バイト（あるいはワード）に対する
ＡＷＧ（自動待ち状態発生器）によりアクセス時間はプ
ログラム可能で、これによって、異なるアクセス時間を
もつ種々のＰＲＯＭを柔軟に選択可能となる。このＷＳ
Ｇ（ＡＷＧ）は無効化することができる。

【００１５】８ビットポートへのメモリ書込は、その８
ビットデバイスがたとえば３２ビットバスの内、どの８
ビットに存在するかを指定することにより簡略化でき
る。好ましくは、プロセッサ命令はワード境界に整列さ
れる。

【００１６】さらに本発明によれば、動的なバス幅設定
が可能である。この機能は、３２ビットＣＰＵが８、１
６（あるいは３２）ビット幅のメモリシステム（たとえ
ばＤＲＡＭ）を収容できる場合のものである。メモリデ
バイスのサイズは、トランザクションベースで決定され
る。本発明は、アドレス境界に整列されていないデータ
のフェッチもサポートする。

【００１７】さらに、本発明によれば、マイクロプロセ
ッサを用いたシステムを簡略化し、基板レベルのコスト
を低減可能である。

【００１８】本発明の他の目的、態様、作用、および効
果は、以下の説明により明らかになろう。

【００１９】

【実施例】以下、図面に示す実施例に基づき、本発明を
詳細に説明する。なお、以下の説明では、次のような略
記を用いるものとする。ＣＰＵ：中央処理装置、ＲＡＭ：ランダム・アクセス・メモリ、ＲＯＭ：リード・オンリ・メモリ、ＰＲＯＭ：プログラマブルＲＯＭ、ＤＲＡＭ：ダイナミックＲＡＭ、ＳＲＡＭ：スタティックＲＡＭ、Ｉ／Ｏ：入出力、ｋ：キロ

【００２０】また、種々の信号の機能を説明するため
に、一般に用いられている次のような頭略号を用いる。
これらは、種々の信号名に付して用いられることもあ
る。ＥＮ：イネーブル、ＲＤ：リード（読み出し）、ＷＲ：ライト（書き込み）、ＦＴＣＨ：フェッチ、Ｍ：メモリ、Ｄ：データ、Ｉ：インストラクション（命令）、ＴＥＳＴ：テスト、ＡＣＫ：アクノレッジ、ＢＬＫ：ブロック

【００２１】場合によっては、上記のような信号は、[#
#:#]、あるいは[B##..B#]のような表記を伴い、これら
はバイト幅の信号を表し、またそのビット数ないし位置
を表現する。

【００２２】図１は、主としてＣＰＵ（中央制御装置）
１０２、ＢＩＵ（バスインターフェースユニット）１０
４、およびＭＥＭＣ（メモリコントロールユニット）１
０６からなるマイクロプロセッサ１００を示している。
さらに、マイクロプロセッサ１００には、前記の米国特
許（代理人摘要番号LLC-2013）内蔵型（オンチップ）の
キャッシュメモリ（不図示）を搭載することができる。

【００２３】＜ＣＰＵ１０２＞ＣＰＵ１０２には、ＬＳ
Ｉロジック（ミルピタス、カリフォルニア州）製のLR30
00マイクロプロセッサを使用できる。LR3000プロセッサ
は、ＭＩＰＳ（ＭＩＰＳコンピュータシステムの登録商
標）型のＲＩＳＣ（縮小命令セットコンピュータ）で、
メモリ制御回路、キャッシュインターフェース、および
メインメモリ制御回路をオンチップで内蔵している。通
常のLR3000プロセッサの内蔵メモリ制御機能は６４エン
トリＴＬＢ（トランスレーションルックアサイドバッフ
ァ）を用いた完全連想方式である。内蔵キャッシュ制御
回路は、それぞれ３５６ｋｂまでの外部命令およびデー
タキャッシュが可能であり、これらの領域を１ＣＰＵサ
イクルでアクセスできる。さらに、LR3000プロセッサ
は、外付けのコプロセッサのために必要なキャッシュお
よびメインメモリ制御信号およびアドレス信号を生成で
きる。

【００２４】LR3000プロセッサについての、より詳細な
説明は、付録に付したＬＳＩロジック発行の仕様書（準
備版、1988年発行）を参照されたい。仕様書に記載のよ
うに、LR3000プロセッサは３２ビットワード、１６ビッ
トハーフワード、８ビットバイトの各サイズを有する。
メモリアドレス上でのバイト順序はビッグエンディアン
およびリトルエンディアンが両方とも設定可能である。
また、LR3000の命令サイズは全て３２ビット長で、３２
ビット内部バスを有する。現状のLR3000は、３２ビット
ＰＲＯＭからのみブートできるように構成されている。
本発明によれば、３２ビットないし８ビットＰＲＯＭの
いずれからもブートできるようになる。

【００２５】基本的なLR3000プロセッサの信号は次のよ
うに構成されている。ａ）３２ビット（D31:0）双方向データバス：全ての
データおよび命令をＣＰＵ、キャッシュメモリ、メイン
メモリ、およびコプロセッサの間で転送する。

【００２６】ｂ）１８ビット（AdrLo 17:0）低位アドレ
スバス：キャッシュおよびメモリサブシステムに対する
低位アドレスのためのもの。最上位の１６ビット（AdrL
o17:2）がキャッシュ領域をアクセスするために使用さ
れる。

【００２７】ｃ）２０ビット（Tag 31:12）タグバス：
キャッシュ読み出しの間ＣＰＵに対してキャッシュタ
グを転送する。キャッシュ書込の間は、このタグバスは
キャッシュに対するタグビットを転送する。メインメモ
リのアクセスに際しては、最上位の１６ビットが、前記
の低位アドレスバスAdrLoのアドレスと組み合わされて
３２ビットの物理アドレスを形成する。

【００２８】ｄ）タグ有効（TagV）信号： LR3000プロ
セッサおよびキャッシュ間のタグ有効ビットである。キ
ャッシュ読み出しの間このタグ有効信号TagVはキャッシ
ュがヒットしたかどうかの検査条件の一つとして用いら
れる。

【００２９】ｅ）３ビット（TagP2:0）双方向タグパリ
ティバス：タグバスのパリティおよびタグ有効信号の
ためのもの。タグパリティは、キャッシュ書き込みの際
に生成され、キャッシュ読み出しの際に照合される。タ
グパリティエラーが生じた場合は、キャッシュアクセス
失敗として扱われる。

【００３０】ｆ）Ｉキャッシュ読み出し（IRd1およびIR
d2）、およびＤキャッシュ読み出し（DRd1およびDRd2）
信号：Ｉキャッシュ読み出し、およびＤキャッシュ読
み出しの際に有効となり、キャッシュＲＡＭの出力をイ
ネーブルする。

【００３１】ｇ）Ｉキャッシュ書き込み（IWr1およびIW
r2）、およびＤキャッシュ書き込み（DWr1およびDWr2）
信号：Ｉキャッシュ書き込み、およびＤキャッシュ書
き込みの際に有効となる。通常、これらの信号は、書き
込みイネーブルあるいは書き込みストローブ信号として
キャッシュＲＡＭに入力される。

【００３２】ｈ）Ｉキャッシュラッチクロック（IClk）
およびＤキャッシュラッチクロック（DClk）信号：Ｃ
ＰＵサイクルごとに有効となり、外部ラッチへおよびキ
ャッシュＲＡＭのアドレスバスへのアドレスのラッチに
使用される。

【００３３】さて、マイクロプロセッサの外部には、
（すなわち、オフチップには）ブート用のＰＲＯＭ１０
８、ＤＲＡＭアレイ（メインメモリ）１１０、および外
部バスマスタ制御回路１１２が設けられている。これら
の各ブロックの機能は、いずれも本発明の属する分野で
は公知のものである。

【００３４】ＢＩＵ（バスインターフェースユニット）
１０４は、ＣＰＵ１０２の論理回路と、汎用（外部）メ
モリバス１１４のインターフェースを行なうもので、Ｂ
ＩＵについては、図４に関連して後述する。外部メモリ
バス１１４は、従来のバスと同様、バス上でのトランザ
クション、あるいはメモリデータ転送などを制御する種
々の制御信号（MDATA、MADDR、MCNTLなど）を有し、チ
ップ１００の外部からアクセス可能である。

【００３５】外部バス１１４上でのデータ転送では、１
ワード読み出し、２、４、８、または１６ワードのブロ
ック転送、あるいは、３２ビットワード内での１〜４バ
イト（８ビットバイト）の書き込みを行なえる。

【００３６】さらに、本実施例では、ＢＩＵ１０４は、
バイト収集のための論理回路１１６を有している。バス
読み出しトランザクションが開始されると、入力信号MB
YTEWIDEN（後述）が有効となり、ＢＩＵ１０４はバイト
収集を実行する。これにより、安価で、基板上の占有面
積の小さい単一の８ビットブートＰＲＯＭ１０８を使用
できるようになる。バイト収集が開始されると、各バイ
トが読み出され、保持レジスタ上に集められる。この３
２ビットの保持レジスタ上でのバイト順序は、ビッグエ
ンディアンないしリトルエンディアンのいずれが指定さ
れているかにより設定される。４バイトが保持レジスタ
上に集められると、このデータワード（ないし３２ビッ
ト命令）は、ＣＰＵ／ＢＩＵ間の内部プロトコルにした
がってＣＰＵ１０２に転送される。

【００３７】ＭＥＭＣ１０６は、ＢＩＵ１０４の外部に
あるが、これらは物理的に同じダイ上に配置されるのが
好ましい。ＭＥＭＣ１０６は、２つの独立した部分から
なる。１つは、２つの独立したメモリチップあるいはア
レイのためＩＯＣＳ（チップセレクト制御信号）を発生
するＡＷＧ（自動待ち状態発生器）１１８で、もう１つ
は、メモリの１バンク（たとえばＤＲＡＭアレイ１１
０）に対する制御を全て行なうＤＲＡＭＣ（ＤＲＡＭ制
御回路）１２０である。

【００３８】ＤＲＡＭＣ１２０は、種々のアクセススピ
ードを持つＤＲＡＭを使用できるよう柔軟なオプション
設定が可能であり、また、簡単な外部回路によりインタ
ーリーブ配置されたＤＲＡＭを制御できるよう工夫され
ている。

【００３９】また、ＤＲＡＭＣ１２０は、リフレッシュ
タイマ１２２の計時に応じてＤＲＡＭのリフレッシュ制
御も行なえる。リフレッシュタイマ１２２は、ＣＰＵ１
０２と同じダイ上に物理的に配置されるのが好ましい。

【００４０】＜ＡＷＧ１１８＞たとえば、外部回路がＰ
ＲＯＭ１０８のような外部デバイスに対してアクセスす
る必要を減らすためにＡＷＧ１１８が設けられている。
ＡＷＧ１１８は、ＰＲＯＭ内のプロセッサ命令、および
ＩＯデータの２つのアドレス空間を独立して制御する。
MXSTARTNが有効となると、それに対応したチップセレク
ト出力（CS）がローレベル有効となる。そして、適当な
WAIT（ウエイト）フィールドの値（WAIT端子は不図示）
によりサイクルがカウントされる。このとき、もし、WA
ITフィールドの値が０であれば、ウエイト状態は挿入さ
れず、次のサイクルでは、そのチップセレクト（CS）は
無効となる。データレディ信号（DRDYN）が内部的な制
御により有効となると、このチップ内部のＷＳＧは０を
カウントし、ＢＩＵにシーケンス終了を知らせる。

【００４１】もし、チップ外部で発生されたデータレデ
ィ信号DRDYNが、チップ内部のデータレディ信号DRDYNよ
りも先に入力されると、外部のデータレディ信号DRDYN
はそのサイクルを終了し、対応するチップセレクトCSを
無効にする。こうして、入出力セレクト信号IOSELNのう
ち外部メモリセレクト信号EPSELNにより、同じアドレス
範囲ある、アクセス時間の異なるデバイスをセレクトす
ることが可能となる。

【００４２】ＰＲＯＭウエイトフィールド（PWAIT）は
リセット時、１５に設定される。これにより、メモリ上
の例外処理ベクトルおよびパワーオン・ブートプログラ
ムをフェッチすることが可能となる。高速なＰＲＯＭチ
ップを用いる場合には、その利点を生かすため、ブート
プログラムは、いつでもＰＲＯＭウエイトフィールドPW
AITの値をより小さい値に変更できる。

【００４３】さらに、信号EPSELが有効になると、信号M
BYTEWIDENがローレベル有効となり、ＣＰＵ１０２は８
ビットバスモードに移行する（図２に示すように外部Ｐ
ＲＯＭセレクト信号EPSELは信号MBYTEWIDENに接続され
ている）。

【００４４】ＡＷＧ１１８に関するより詳細な説明は、
付録５（COBRAマイクロプロセッサメモリインターフェ
ース）に記載されている。

【００４５】＜ＢＩＵ（バスインターフェースユニッ
ト）２０６＞ＢＩＵ１０４は、ＣＰＵ１０２、キャッシ
ュメモリ２０４、および、タイマー、ＤＲＡＭ制御回路
などの他のシステム構成部材などの間に配置される制御
論理回路である。ＢＩＵ１０４はＣＰＵの外部メモリに
対するインターフェース、および命令およびデータの内
蔵キャッシュとのインターフェース（ICacheおよびDCac
he）を制御する。

【００４６】図４はここでは１９個の機能ブロックから
なるＢＩＵ１０４の機能的な構造を示している。これら
の各ブロックの機能は、付録６に詳細に示されているの
で、ここでは、本発明に関連する部分、特にキャッシュ
のダイレクトＲ／Ｗのテストモードへの移行については
詳細に示し、それ以外の各ブロックの機能は簡単に説明
することにする。

【００４７】ＩＡＳＷＴＣＨ（命令アドレススイッチ）
４０１は、外部メモリのトランザクションが必要かどう
かを決定し、それに応じてストール要求４３０を発生す
る。このトランザクションには命令フェッチ、およびバ
スステータスの検査が含まれる。

【００４８】ＤＡＳＷＴＣＨ（データアドレススイッ
チ）４０２は、データメモリとのトランザクションを扱
う他は、ＩＡＳＷＴＣＨ４０１と同じ機能を有する。

【００４９】ＭＢＱＵＥＵＥ（メモリブロックキュー）
４０３は、ａ）外部メモリスタートビットBTXSTART ｂ）命令／データトランザクションビットBIPDN ｃ）キャッシュ可／不可トランザクションビットBNCABL
EP ｄ）Ｒ／Ｗトランザクションビットなどからなる外部メモリアクセスに関する情報を保持す
る。これらのキュー（待ち行列）データは、並列にロー
ドされる。外部メモリスタートビットBTXSTARTがキュー
の先頭に存在すると、これらの情報をキューの先頭から
順に使用して外部メモリアクセスが開始される。また、
転送元から転送先へ正しく情報を転送するようキューの
先頭の情報により、ＢＩＵデータのパスが設定される。
キュー先頭で要求された外部メモリトランザクションが
終了するとキューの内容は順にシフトされ、キュー内に
並んでいる次のアクセス要求がキュー先頭に移動され、
その新しい外部メモリトランザクションが実行に移され
る。

【００５０】ＭＸＣＮＴＬ（メモリトランザクション制
御ブロック）４０４は、外部メモリ制御信号を発生し、
また外部制御信号の入力に応答する。ＭＸＣＮＴＬ４０
４は、ＭＢＱＵＥＵＥ４０３内の情報に基づきＣＰＵに
対するメモリ制御シーケンスを発生する。

【００５１】ＸＭＳＷＴＣＨＣＮＴＬ（外部メモリスイ
ッチ制御ブロック）４０５は、データバス制御信号BC1
〜BC12を発生し、これにより種々の動作期間におけるＢ
ＩＵのデータパス設定を制御する。

【００５２】ＤＡＴＬＡＴＣＨ（データラッチ）４０６
は、外部メモリデータバス４３６およびＢＩＵの内部デ
ータバス４３８間で入出力データをラッチする。ＤＡＴ
ＬＡＴＣＨ（データラッチ）４０６の機能は、データバ
スのビット０〜７の８ビットポート機能によりバイト収
集が要求されている場合、複雑なものとなる。各バイト
のロードは、他の機能ブロック（BUTECTR：後述）によ
り個々に制御される。

【００５３】ＢＰＡＲ（ブロックパリティ）４０７は読
み出し動作においてパリテチェックを行なう。データ
（命令およびデータ）は、外部メモリデータバス４３６
からＤＡＴＬＡＴＣＨ４０６を介してＢＰＡＲ４０７に
入力される。もしパリティエラーが検出されると、ＢＰ
ＡＲ４０７はパリティエラー信号をＣＰＵに出力する。

【００５４】ＢＹＴＥＣＴＲ（バイトカウンタ）４０８
は、バイト収集を行なう場合、８ビットポートフェッチ
のバイトアドレスを発生する。ＢＹＴＥＣＴＲ４０８は
初期値設定可能なモジュロ（法）：４のカウンタを有す
る。アドレスビット[1:0]は、このカウンタにロードさ
れ、バイトはモジュロ４によりインクリメントされる。
ＢＹＴＥＣＴＲ４０８は、バイト順序（ビッグ／リトル
エンディアン）の設定に応じて、どのようにＤＡＴＬＡ
ＴＣＨ４０６上にバイト収集を行なうかを決定する。

【００５５】ＢＡＭＵＸ（ブロックアドレスマルチプレ
クサ）４０９は、外部メモリアドレスバス４３６上に適
切な数のビットを配列するものである。ブロックアドレ
スのインクリメントは、ＭＸＣＮＴＬ４０４で行なわれ
る。

【００５６】ＡＤＲＬＡＴＣＨ（アドレスラッチ）４１
０は、外部バスが能動化された時、バス検査アドレスを
ラッチする。

【００５７】ＩＮＴＥＲＲＵＰＴ（インタラプトブロッ
ク）４１１は、信号線４４０上の外部インタラプト信号
をラッチし、信号線４４２を介してＣＰＵ１０２に出力
する。

【００５８】ＲＥＳＥＴ（リセットブロック）４１２
（付録６では”ＢＲＳＴ”）は、信号線４４４にリセッ
ト信号を発生し、ＢＩＵの各素子およびＣＰＵのコール
ドおよびウォームリセットを行なう。

【００５９】ＢＬＴＸＶＲＡＬ（ブロックトランシーバ
ラッチ）４１３は、ＢＩＵの内部データバス４３８上の
データラッチをＣＩＢＰ（ＣＰＵの３２ビット命令バ
ス）４４６に３ステートトランシーバにより接続する。

【００６０】ＢＸＸＴＸＶＲ（バストランシーバラッ
チ）４１４は、ＣＤＡＴＡＰ（ＣＰＵデータバス）４４
８を、ＢＩＵの内部データバス４３８上のデータラッチ
に３ステートトランシーバにより接続する。

【００６１】ＢＡＢＴＸＶＲ（アドレスバストランシー
バ、Ｕ１１）４１５ａは、Ｉ（命令）キャッシュアドレ
スバス４２６をＢＩＵの内部データバス４２８上のデー
タラッチに３ステートトランシーバにより接続する。

【００６２】第２のＢＡＢＴＸＶＲ（アドレスバストラ
ンシーバ、Ｕ９）４１５ｂは、Ｄ（データ）キャッシュ
アドレスバス４３２をＢＩＵの内部データバス４２８上
のデータラッチに３ステートトランシーバにより接続す
る。

【００６３】ＢＡＷＢＵＦ（バスアドレス書き込みバッ
ファ）４１６はバッファ書き込み機能のうちアドレス書
き込みを担当する。ＢＡＷＢＵＦ４１６では、書き込み
トランザクションのアドレスは外部書き込みトランザク
ションで使用されるまで記憶される。

【００６４】ＢＤＷＢＵＦ（バスデータ書き込みバッフ
ァ）４１７は、バッファ書き込み機能のうちデータ書き
込みを担当する。ＢＤＷＢＵＦ４１７では、書き込みト
ランザクションのデータは外部書き込みトランザクショ
ンで使用されるまで記憶される。

【００６５】ＢＸＣＩＮＶ（キャッシュ無効化ブロッ
ク）４１８は、Ｉキャッシュアドレスバス４２６上に無
効なアドレスを発生させるマルチプレクサを有する。

【００６６】＜ＰＲＯＭインターフェース＞図２は、８
ビットＰＲＯＭアレイ２０２およびＣＰＵ１０２間のイ
ンターフェースの例を示している。もし、簡単なＰＲＯ
ＭないしＥＰＲＯＭがブートデバイスとして使用されて
おり、処理スピードが重視されていない場合には、ＣＰ
Ｕとのインターフェースは簡単である。唯一つ必要な外
部チップは、通常、低速なＰＲＯＭに対して比較的長い
３ステートディスエーブル期間を設定するための８ビッ
トの３ステートドライバ（不図示）のみでよい。８ビッ
トＰＲＯＭとのインターフェースにおいては、ＣＰＵが
出力する外部ＰＲＯＭセレクト信号EPSELは、８ビット
ポートを指定するため、信号MBYTEWIDENに接続される。
これにより、有効（ローレベル能動）となった場合、信
号MBYTEWIDENはメモリインターフェースが８ビット幅で
行なわれることを示す。この信号MBYTEWIDENを検出する
と、ＣＰＵ１０２は、生成されたバイトアドレス開始点
からワードデータが収集されるまで、８ビットＰＲＯＭ
２０２から４バイトのフェッチを行なう。

【００６７】外部ＰＲＯＭセレクト信号EPSELの有効
（ローレベル能動）状態は、ＣＰＵ１０２がＰＲＯＭア
ドレス空間をアクセスしていることを意味し、またこの
信号はチップセレクト信号として使用できる。ＣＰＵ１
０２は、自身のデータレディ信号DRDYとして、トランザ
クション開始後、設定可能なウエイト数を発生する。外
部ＰＲＯＭ回路は、内部のＡＷＧ１１８を無効にし、こ
のデータレディ信号DRDYをウエイト数の制御に使用す
る。

【００６８】上記制御は、ＡＷＧ１１８（図１）の機能
を利用するので、外部制御回路は必要としない。電源投
入後のリセットでは、命令およびデータは、ＡＷＧ設定
レジスタのウエイトフィールドレジスタ（PWAIT）の値
がソフトウェア的に変更されるまでの間、１５ウエイト
（ＡＷＧ１１８参照）を挟んでＰＲＯＭ２０２からフェ
ッチされる。

【００６９】図３は、３２ビットＰＲＯＭアレイおよび
ＣＰＵ１０２間のインターフェースの例を示している。
図２のＰＲＯＭインターフェースとの相違は、バス３０
４が３２ビットであることを示すために、信号MBYTEWID
ENがハイレベル（+5V）にプルアップされている点のみ
である。

【００７０】信号MXSTARTN（不図示）は、１ＣＰＵサイ
クルごとに有効となり、トランザクションの開始タイミ
ングを示す。同時に、信号MADDR、信号MIPUN（不図
示）、信号MPWRN（不図示）、および信号BLKFREQP（不
図示）が入力される。これらのうち、まず信号MIPUNの
ハイレベルによりプロセッサ命令のフェッチが示される
。また、信号MPWRNにより、トランザクションが読み出
しあるいは書き込みのいずれであるかが示される。さ
らに、信号BLKFREQPのハイレベルによりブロックフェッ
チトランザクションが要求される。

【００７１】信号MASN（不図示）は１クロック位相遅れ
で有効となる。

【００７２】信号MRDN（不図示）は、読み出しトランザ
クションが要求されている場合に信号MASNと同じタイミ
ングで有効となる。

【００７３】トランザクションが完了すると、信号MRDY
N（不図示）がＢＩＵ１０４によりローレベルに設定さ
れる。信号MADDR、および信号MXSTART（不図示）を除く
全てのメモリ制御信号MCntlの状態は、トランザクショ
ン終了まで保持される。

【００７４】＜ＤＭＡ（ダイレクトメモリアクセス）制
御＞図５は、図１と同様の様式で、外部ＤＭＡバスマス
タ（コントローラ）５０２（図１の外部バスマスタ１１
２に相当）の構成および動作を示している。マイクロプ
ロセッサ１００は、外部ＤＭＡコントローラ５０２内蔵
ＤＲＡＭコントローラ（図１の１２０）により制御され
るＤＲＡＭ１１０にアクセスできるよう構成されてい
る。これにより、外部のＤＲＡＭ制御回路を用いる必要
なく、安価にマイクロプロセッサの基本構成を拡張でき
るが、このことは、付録５（COBRAマイクロプロセッサ
メモリインターフェース第１４〜１５頁参照）にも記載
されている。すなわち、（ＤＭＡコントローラのよう
な）外部バスマスタにより、ブロックデータフェッチな
どを含むＤＲＡＭアクセスが可能となる。

【００７５】ＤＭＡコントローラ５０２は、ＤＲＡＭサ
イクルを要求する場合、バスの制御権を獲得するため、
信号BREQを有効にする。そしてマイクロプロセッサ１０
０が信号BGNTを有効にすると、ＤＭＡコントローラ５０
２はバスの制御権を獲得し、所望のＤＲＡＭアドレスを
信号線MADDRに発生でき、また、所望のアクセス動作を
信号RDN、I/DNおよびBLKFREQにより指定し、さらに信号
ASNをローレベル有効とし、トランザクションを開始す
る。一方、ＤＲＡＭコントローラは、信号BGNTが有効と
なると、上記信号線をモニタし、信号ASNがローレベル
有効となった時、対応する処理を開始する。たとえ
ば、信号RDNがローレベル有効の場合には、読み出しサ
イクルが開始される。同様に、信号BLKFREQが有効であ
れば、高速なページモードのブロック転送シーケンス
が開始される。この転送ブロックのサイズは、信号I/DN
により決定される。たとえば、信号I/DNがハイレベルの
場合には、プロセッサ命令のブロックサイズが使用さ
れ、ローレベルの場合にはメモリ設定レジスタにプログ
ラムされたデータブロックサイズが使用される。

【００７６】以上の構成は、前述のＤＲＡＭコントロー
ラ内蔵方式に比して、チップ内部のマイクロプロセッサ
およびチップ外部のコントローラ（バスマスタ）のいず
れからもＤＲＡＭアクセスが可能である、という利点が
ある。

【００７７】＜付録＞上述の実施例に関するより詳細な
記述は以下の参考文献に見ることができる。１．『高性能ＲＩＳＣマイクロプロセッサLR3000（準備
版）』、1988年9月、ＬＳＩロジック社発行、ミルピタ
ス、カリフォルニア（注文番号LR3000）２．『キャッシュ・メガセルのモジュール定義』、サン
ジェイ・デサイ著、１９８９年１２月７日、（１９９０
年９月２５日第３版発行）、ＬＳＩロジック社発行、ミ
ルピタス、カリフォルニア３．『ＢＩＵモジュール定義』、マイケル・Ｌ・フッシ
オ著、1989年12月4日、（1990年1月8日第１版発行）、
ＬＳＩロジック社発行、ミルピタス、カリフォルニア４．『COBRA-MIPS高性能内蔵プロセッサ（準備版）』、
1990年4月30日（第1.6版）、ＬＳＩロジック社発行、ミ
ルピタス、カリフォルニア５．『Cobraマイクロプロセッサメモリインターフェー
ス』、1990年7月20日（第1.2版）、ＬＳＩロジック社発
行、ミルピタス、カリフォルニア６．『８ビットバスサイズについて』、マイケル・Ｌ・
フッシオ著、1989年12月14日、ＬＳＩロジック社発行、
ミルピタス、カリフォルニア

【００７８】

【発明の効果】以上から明らかなように、本発明によれ
ば、複数バイト幅に相当するワード幅の内部バスを有す
るＣＰＵと、外部ブートＰＲＯＭからプロセッサ命令、
およびデータを入力するメモリバスと、前記メモリバス
から前記ＣＰＵに制御信号を入力するＢＩＵと、選択的
にイネーブルされ、バイト幅、ないし複数バイト幅のブ
ートＰＲＯＭに接続された前記メモリバス上で、前記内
部バス上の表現にしたがったワード形式となるよう複数
バイトを収集するバイト収集手段を有するあるいはＣ
ＰＵと、外部ＤＲＡＭからプロセッサ命令およびデータ
を入力するメモリバスと、ＣＰＵおよびチップ外部のバ
スマスタのいずれからもＤＲＡＭアクセスを可能とする
手段を有する構成を採用している。

【００７９】したがって、異なるアクセス時間を有する
ＰＲＯＭなど種々のデバイスを自由に選択して用いるこ
とができる。たとえばブートＰＲＯＭの場合、プログラ
ム設定可能なバイト収集機能により、外部回路を付加す
る必要なく、プロセッサ命令をバイト幅でもワード（複
数バイト）幅のいずれでも実行できるため、より安価な
８ビットＰＲＯＭなどによってもシステムをブートでき
るようになる。

【００８０】また、汎用的なメモリ制御インターフェー
スマイクロプロセッサのチップ上に一体化することがで
き、さらに、マイクロプロセッサを用いたシステムの基
板レベルの構成を簡略化し製造コストを低減するととも
に、信頼性を向上できる。

【００８１】すなわち、本発明によれば、外部回路を必
要としない簡単安価かつ小型軽量な構成によりマイクロ
プロセッサレベルでの柔軟なメモリ制御が行なえるとい
う優れた効果がある。

【図面の簡単な説明】

【図１】本発明によるシステム構成を示したブロック図
である。

【図２】本発明による８ビットＰＲＯＭインターフェー
スを例示したブロック図である。

【図３】本発明による３２ビットブートＰＲＯＭインタ
ーフェースを例示したブロック図である。

【図４】図１のＢＩＵ（バスインターフェースユニッ
ト）の構成を示したブロック図である。

【図５】図１のシステム構成に対応した外部ＤＭＡバス
マスタのブロック図である。

【符号の説明】

１００マイクロプロセッサ１０２ＣＰＵ１０４ＢＩＵ１０６メモリコントローラ１０８ＰＲＯＭ１１０ＤＲＡＭアレイ１１２外部バスマスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ロバートエルコークアメリカ合衆国、カリフオルニア州 94588、プレザントン、ページコート 4020

Claims

【特許請求の範囲】

【請求項１】複数バイト幅に相当するワード幅の内部
バスを有するＣＰＵと、外部ブートＰＲＯＭからプロセッサ命令、およびデータ
を入力するメモリバスと、前記メモリバスから前記ＣＰＵに制御信号を入力するＢ
ＩＵと、選択的にイネーブルされ、バイト幅、ないし複数バイト
幅のブートＰＲＯＭに接続された前記メモリバス上で、
前記内部バス上の表現にしたがったワード形式となるよ
う複数バイトを収集するバイト収集手段を有することを
特徴とするマイクロプロセッサ内蔵型のメモリ制御構
造。
【請求項２】前記内部バスを共有する内蔵キャッシュ
メモリを有し、複数バイトまたはワードが前記ブートＰ
ＲＯＭから前記ＢＩＵを介してキャッシュメモリに供給
されることを特徴とする請求項１に記載のマイクロプロ
セッサ内蔵型のメモリ制御構造。
【請求項３】前記構成部材の全てが単一チップ上に構
成されることを特徴とする請求項１に記載のマイクロプ
ロセッサ内蔵型のメモリ制御構造。
【請求項４】前記内部バスが３２ビット幅で、かつバ
イト幅が８ビットに相当することを特徴とする請求項１
に記載のマイクロプロセッサ内蔵型のメモリ制御構造。
【請求項５】プログラム設定可能な入出力インターフ
ェース手段を有することを特徴とする請求項１に記載の
マイクロプロセッサ内蔵型のメモリ制御構造。
【請求項６】前記メモリ制御構造は、ＡＷＧを有する
ことを特徴とする請求項１に記載のマイクロプロセッサ
内蔵型のメモリ制御構造。
【請求項７】ＣＰＵと、外部ＤＲＡＭからプロセッサ命令およびデータを入力す
るメモリバスと、ＣＰＵおよびチップ外部のバスマスタのいずれからもＤ
ＲＡＭアクセスを可能とする手段を有することを特徴と
するマイクロプロセッサ内蔵型のメモリ制御構造。