JPH07319767A - コンピュータ・システム - Google Patents

Abstract

(57)【要約】 【目的】 Ｌ２キャッシュとメイン・メモリの両方で同
時にデータ検索が開始されるメモリ・システムを提供す
る。 【構成】 本システムでは、プロセッサが求めるデータ
がＬ２キャッシュ内に存在しない（ミスヒット）場合
に、アービトレーション、メモリＤＲＡＭアドレス変換
などに付随するメモリ待ち時間を最小にすることができ
る。本発明では、メモリ信号が活動化される前に記憶制
御装置内で発生するメモリ・アクセスへの割込みを考慮
している。Ｌ２およびメモリのアクセス制御は、記憶制
御装置（ＳＣＵ）という単一構成要素に統合されてい
る。Ｌ２とメイン・メモリはどちらもＣＰＵに通じる固
有ポートを有し、それにより、データを直接転送するこ
とができる。このため、キャッシュまたはメモリ制御装
置などの中間装置にデータを格納する場合に付随するオ
ーバヘッドが解消される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には、プロセッ
サがレベル２（Ｌ２）キャッシュとメイン・メモリに対
する並列アクセスを開始する、データ処理システムに関
する。より具体的には、並列アクセスが開始され、命令
またはデータがＬ２キャッシュで検出されると、メモリ
がアクセスされる前にメモリ・アクセスが打ち切られ
る。さらに、２つの固有データ・ポートがプロセッサに
設けられている、プロセッサ・ロード操作用の新規の非
階層メモリ構造を開示する。

【０００２】

【従来の技術】最新の多くのコンピュータ・アーキテク
チャでは、データおよび命令に高速アクセスするために
階層構造の記憶素子を使用している。通常、レベル１
（Ｌ１）キャッシュが中央演算処理装置（ＣＰＵ）に統
合され、ＣＰＵと同期動作可能な小型（８〜２５６キロ
バイト）の高速アクセス記憶装置を提供している。レベ
ル２キャッシュは、これより記憶容量が大きい大型のキ
ャッシュを提供するもので、Ｌ１キャッシュとレベル３
（Ｌ３）メイン・メモリ（ＣＰＵの外部にある）との間
に位置する。通常、Ｌ２キャッシュは、ＣＰＵクロック
と同じ速度で動作し、スタティック・ランダム・アクセ
ス・メモリ（ＳＲＡＭ）で構成されている。一方、メイ
ン・メモリは、より低速のダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）が使用されていることと、
アドレス変換、アービトレーションなどの機能のため、
ＣＰＵのクロック速度より数サイクル遅い。

【０００３】従来の３レベル・メモリ階層システムは、
Ｌ２キャッシュ用のキャッシュ制御装置と、メイン・メ
モリ用の個別の記憶制御装置とを有する。ＣＰＵが必要
とするデータまたは命令がキャッシュ内に存在しない
と、キャッシュのミスヒットが発生する。通常、Ｌ１キ
ャッシュのミスヒットはＬ２キャッシュ制御装置に送ら
れ、次にこの制御装置がＬ２キャッシュを検査してヒッ
ト（所望のデータまたは命令がＬ２キャッシュ内に存在
すること）の有無を確認する。Ｌ２のミスヒットが発生
すると、メイン・メモリからデータを取り出すための要
求が記憶制御装置に送られる。これらの事象は連続発生
するが、ＣＰＵのアイドル時間がかなり長くなる原因に
なる場合もある。つまり、データ要求がＬ２キャッシュ
に届くまでに時間がかかり、ミスヒットが発生した場合
は、さらにメイン・メモリを検査してデータの有無を確
認するために時間がかかるため、時間的に不利である。

【０００４】ＣＰＵのアイドル時間を最小限に抑えるた
め、米国特許第４６６３４４０号では、低レベル・メモ
リがメモリ・チップ（複数も可）へのデュアル・ポート
・アクセスを含む、階層メモリ・システムを示してい
る。この場合、低レベル・メモリの１つのポートと逐次
対話する、高レベル・メモリも含まれている。このた
め、高レベル・メモリから低レベル・メモリへの順次ア
クセスと、コンピュータ・システムから低レベル・メモ
リへのアクセスとを並行して行うことができる。しか
し、このシステムでは、データのミスヒットが発生した
場合の各種レベルのメモリの同時アクセスが開示されて
いない。ヨーロッパ特許出願第０ ４６８ ７８６ Ａ
２号は、個別のキャッシュ制御装置とメモリ制御装置を
備えたメモリ・システムについて説明している。この場
合、キャッシュとメイン・メモリ内のデータに対する探
索は、マイクロプロセッサが同時に開始する。データが
キャッシュ内で検出されない場合は、キャッシュ探索待
ち時間というペナルティなしでデータをメイン・メモリ
から取り出すことができる。しかし、データがキャッシ
ュで検出された場合は、メモリからデータを取り出す必
要がなく、メモリ制御装置へのアクセスが取り消され
る。この場合、メモリ制御装置は、「ヒット」ラインを
アサートするか、「ミスヒット」ラインをアサート解除
することで、前に開始したメイン・メモリ内での探索を
終了する。データがキャッシュで検出されているため、
メモリ制御装置による上記のアクションのいずれでも、
メイン・メモリ・アクセス・サイクルを終了するための
要求がやりとりされるはずである。したがって、この既
存システムでは、バスのアービトレーションを行い、メ
モリ・アドレスを変換し、メモリ・サイクルを使用する
メモリ位置を探索することで、メイン・メモリへのアク
セスを開始する、すなわち、上記のアクティビティが行
われている間、メモリを使用することができないことに
留意されたい。このため、マイクロプロセッサがキャッ
シュとメモリを同時に探索するたびにメモリ・アクセス
が行われるので、データがキャッシュで検出されても、
周辺制御装置などからの直接メモリ・アクセス転送（Ｄ
ＭＡ）のような他のプロセス中にメモリが使用できなく
なる。その結果、データがキャッシュで検出されても、
メモリ拘束という問題が発生する。

【０００５】米国特許第３８９６４１９号には、Ｌ１キ
ャッシュおよびメモリを備えた典型的なプロセッサが示
されている。このシステムは、メモリ検索操作の処理中
にキャッシュを検査してデータの有無を確認する。デー
タがキャッシュで検出されると、メモリからの検索が阻
止される。しかし、データがキャッシュで検出された場
合は、メモリからデータを取り出すためのポート・サイ
クルを取り消す必要がある。このため、データがキャッ
シュで検出されると、メモリ操作が影響を受ける。

【０００６】ＩＢＭテクニカル・ディスクロージャ・ブ
ルテンｖｏｌ．２６、Ｎｏ．１０Ｂ（１９８４年３月、
５４８８〜５４９０ページ）の５４８９ページには、Ｌ
２ヒットによってキャッシュ内に存在するデータが示さ
れ、所要のデータがＬ１キャッシュと出力レジスタに出
力される、従来の階層メモリ・システムが論じられてい
る。

【０００７】典型的な先行技術の階層メモリ・システム
を図１に示すが、この場合、ＣＰＵ１００はＬ１キャッ
シュ１０２を含み、データ・バス１０４を介して独立型
Ｌ２キャッシュ制御装置１０６に接続されている。Ｌ２
キャッシュ制御装置はＬ２キャッシュ１０８にアドレス
および制御情報を出力し、Ｌ２キャッシュからバス１０
７によってデータを受け取る。データ・バス１１０は、
Ｌ２キャッシュ制御装置１０６とメモリ制御装置１１２
とを相互接続し、このメモリ制御装置１１２はメモリ１
１４にアドレスおよび制御情報を出力する。メモリ・ア
ドレスおよび制御情報と、メモリ１１４から受け取った
データは、バス１１３によってメモリ制御装置１１２に
転送される。同図のメモリ・システム・アーキテクチャ
を見ると、Ｌ２キャッシュ・ヒットの場合、Ｌ２キャッ
シュ１０８からＬ２キャッシュ制御装置１０６へ、さら
にＣＰＵ１００へと、チップを２回横断してデータを出
力する必要があることが分かる。このため、この従来の
システムでは、Ｌ２キャッシュからキャッシュ制御装置
１０６を通ってデータ・バス１０４へとデータを移動さ
せるのに追加のクロック・サイクルが必要になる。同様
に、キャッシュのミスヒットが発生し、メモリ１１４か
らデータを取り出す必要がある場合は、メモリ制御装置
１１２を介してデータ・バス１１０にデータを移動さ
せ、さらにＣＰＵ１００が使用できるようにするため
に、データ・バス１０４に乗せる前にＬ２キャッシュ制
御装置を介してデータを移動させる（すなわち、チップ
を３回横断する）必要がある。

【０００８】

【発明が解決しようとする課題】したがって、Ｌ２キャ
ッシュとメイン・メモリへのアクセスが同時に開始され
るが、Ｌ２キャッシュでデータが検出されたときにメイ
ン・メモリへのアクセスが行われないようなメモリ・シ
ステムの必要性がどの程度であるかは、当業者には理解
できるだろう。しかも、キャッシュ制御装置を介してＬ
１キャッシュにデータを渡すのではなく、Ｌ２キャッシ
ュが処理装置に直接データを出力できるように固有ポー
トが設けられたメモリ・システムであれば、システムの
速度と効率が改善されることも分かるだろう。さらに、
メモリ制御装置とキャッシュ制御装置を経由せずにＣＰ
Ｕ内のＬ１キャッシュにメイン・メモリを直接接続でき
るようにする固有ポートを設けると、やはりシステムの
効率が改善されるだろう。

【０００９】

【課題を解決するための手段】先行技術とは対照的に、
本発明は、Ｌ２キャッシュとメイン・メモリの両方でデ
ータ検索を同時に開始する非階層メモリ・システムを提
供する。このため、プロセッサが求めるデータがＬ２内
に存在しない（ミスヒット）場合に、アービトレーショ
ン、メモリＤＲＡＭアドレス変換などに付随するメモリ
待ち時間を最小にすることができる。本発明では、メモ
リ制御信号を活動化する前に記憶制御装置内で発生する
メモリ・アクセスへの割込みを考慮している。したがっ
て、Ｌ２とメモリへのアクセスを同時に開始することが
できるが、Ｌ２キャッシュでデータが検出された（ヒッ
ト）場合は、パフォーマンス上の影響が発生する前に記
憶制御装置がメモリ・アクセスを打ち切ることができ
る。このため、メモリ側は、アクセスが進行中だったこ
とすら知らずに、ＤＭＡ転送などの他の作業を続行する
ことができる。他のメモリ操作が一切行われなくても、
ＤＲＡＭアクセスがまったく開始されていないので、大
幅なパフォーマンスの節約が実現される。ＤＲＡＭでは
バック・ツー・バック・アクセスの間にプリチャージ時
間が必要であることは、当業者には理解されるだろう。
したがって、ＤＲＡＭの予備充電時間のために、間違っ
た（Ｌ２ヒット）メモリ操作に続いて行われるメモリ操
作を遅らせる必要がなくなる。

【００１０】また、本発明は、Ｌ２キャッシュがデータ
または命令をＣＰＵに直接出力する、固有の非階層メモ
リ構造を提供する。従来の３レベル・メモリ・システム
では、プロセッサが必要とするデータ／命令がＬ２から
Ｌ１キャッシュに渡され、次にＬ１キャッシュがそのデ
ータ／命令をＣＰＵに出力している。つまり、先行技術
のシステムでは、メイン・メモリからのデータをＣＰＵ
に出力する場合、Ｌ２キャッシュを経由する必要があ
る。言い換えると、データをプロセッサに直接出力でき
るようにするための固有ポートがＣＰＵに設けられてい
ないのである。しかし、本発明のシステムでは、情報を
要求した処理装置に対して、Ｌ２キャッシュからデータ
または命令が直接渡される。同時に、処理装置があとで
使用できるように、その命令／データがＬ１キャッシュ
に置かれる。このため、Ｌ１キャッシュを迂回すること
で、相当なサイクル数が節約できる。

【００１１】大まかに言えば、本発明では、Ｌ２および
メモリへのアクセス制御が記憶制御装置（ＳＣＵ）など
の単一構成要素に統合されている。このため、Ｌ２キャ
ッシュ制御装置はきわめて短時間の間にＬ２ヒットの発
生をメモリ制御装置に連絡することができ、それによ
り、メイン・メモリそのものに影響する前に、メモリ制
御装置がメモリ・アクセス操作を打ち切ることができ
る。つまり、メモリ信号を活動化する前に、メモリ・ア
クセスが打ち切られるのである。このため、前述の通
り、間違ったＤＲＡＭ予備充電時間による後続のメモリ
操作の遅れがなくなる。

【００１２】さらに、Ｌ２キャッシュからのデータ／命
令（「情報」）をＬ１キャッシュに格納し、その後、プ
ロセッサがＬ１から情報を取り出す場合に付随するサイ
クル数の増加を伴わずに、情報を要求したプロセッサに
その情報を直接出力できるように、本発明のＬ２キャッ
シュは、Ｌ１および各種の処理装置と並列に接続されて
いる。第一の固有ポートは、メイン・メモリからＣＰＵ
内のＬ１キャッシュまで設けられている。第二の固有ポ
ートは、ＣＰＵ内の固定小数点ユニットと浮動小数点ユ
ニットとの間で情報を転送するためのレジスタと、Ｌ２
キャッシュとの間の直接アクセスを可能にする。レベル
２（Ｌ２）キャッシュ・ヒットの場合、さらにチップを
横断することはないので、従来より少ないサイクル数で
ＣＰＵにデータが返される。たとえば、図１の先行技術
のシステムでは、ＣＰＵ１００に出力する前に、Ｌ２キ
ャッシュ１０８からのデータをＬ２キャッシュ制御装置
１０６に格納しなければならないことに留意されたい。
Ｌ２キャッシュ１０８からデータを取り出し、それを制
御装置１０６に格納し、さらにバス１０４によってデー
タをＣＰＵ１００に出力するには、相当な処理時間が必
要である。本発明では、Ｌ２キャッシュのミスヒットが
発生した場合、先行技術の階層メモリ・システムに比
べ、サイクル数が節約できる。この場合、データはメイ
ン・メモリから取り出さなければならない。また、図１
の従来のシステムでは、メモリ１１４からのデータをメ
モリ制御装置１１２に渡し、Ｌ２制御装置１０６に渡
し、さらにＣＰＵ１００に渡さなければならないことに
留意されたい。これに対して、本発明では、Ｌ２キャッ
シュのミスヒットが発生したときに、メイン・メモリか
らＣＰＵにデータを直接出力できるようにする固有ポー
トが設けられている。

【００１３】上記およびその他の目的、特徴、および利
点は、添付図面とともに以下の説明を考慮すれば、当業
者には明らかになるだろう。

【００１４】

【実施例】図２を参照すると、同図には本発明の全体構
造を示すブロック図が示されているが、参照番号１は、
ＩＢＭ製のＲＩＳＣシステム／６０００ワークステーシ
ョン（ＲＩＳＣシステム／６０００はＩＢＭの商標であ
る）に使用されているような、マルチチップ・モジュー
ル・スーパスカラ・プロセッサ・チップ・セット（ＣＰ
Ｕ）を表している。命令キャッシュ・ユニット３は、分
岐処理装置４（図４）とレベル１命令キャッシュ１１と
を含む。分岐命令ユニット（ＢＩＵ）と分岐処理装置
（ＢＰＵ）は、入力命令を処理し、その命令を浮動小数
点ユニット（ＦＰＵ）５と固定小数点ユニット（ＦＸ
Ｕ）７にディスパッチする。ＢＰＵは、システム内の分
岐、割込み、および条件コードのすべての機能を提供す
る。当業者には、ＦＰＵ５が浮動小数点命令を実行する
のに対し、ＦＸＵ７は固定小数点算術演算を実行するこ
とが理解できるだろう。

【００１５】記憶制御装置（ＳＣＵ）９は、ＣＰＵと、
レベル２キャッシュ１５およびメイン・メモリ１７との
間のアクセスを制御する。ＳＣＵ９は、Ｌ２キャッシュ
内のデータまたは命令（本明細書で使用する「情報」
は、データと命令の両方を意味する）のアドレスを、所
望の情報のアドレスと比較して、Ｌ２キャッシュのヒッ
トまたはミスヒットが発生したかどうかを判定する場合
に使用する、レベル２キャッシュ・ディレクトリ１０を
含んでいる。図２から、ＳＣＵ９がＬ２キャッシュ１５
またはメイン・メモリ１７のどちらからもデータを受け
取らないことが分かるだろう。ＳＣＵ９は、Ｌ２および
メモリにアドレスおよび制御情報を出力するだけであ
る。（１）Ｌ２キャッシュ１５からＤＣＵ１３およびＢ
ＰＵ３へ、（２）メモリ１７からＤＣＵ１３へと固有ポ
ートが設けられているため、中間的にＳＣＵ９にデータ
を格納する場合に付随するオーバヘッドが発生せずに、
ＣＰＵにデータを直接出力することができる。

【００１６】レベル１データ・キャッシュ・ユニット
（ＤＣＵ）１３は、ＦＰＵ５およびＦＸＵ７に接続され
ており、ＦＰＵまたはＦＸＵがもう一度要求する可能性
のある最新アクセス・データを格納する。ＤＣＵ１３
は、データを格納するだけのデータ・キャッシュ（Ｄキ
ャッシュ）１４とともに、レジスタ、ラッチなど（図示
せず）を含んでいる。本発明を実現する好ましい実施例
のアーキテクチャでは、Ｌ１キャッシュがデータ記憶構
成要素１４と命令構成要素（Ｉキャッシュ）１１とに分
離されていることに留意されたい。このため、Ｌ１キャ
ッシュ・システムに格納されたデータおよび命令は、そ
のデータおよび命令を使用するそれぞれの処理装置に物
理的により接近する。つまり、Ｉキャッシュ１１は、Ｉ
キャッシュ１１に格納された命令をＢＰＵ４との間で容
易かつ迅速にやりとりできるように、ＢＰＵ３（ＩＣＵ
３に含まれている）に物理的にきわめて接近している。
同様に、Ｄキャッシュ１４は、ＦＰＵ５およびＦＸＵ７
の近くに位置するため、これらのユニットはＤキャッシ
ュ１４に格納されたデータに容易にアクセスできる。Ｌ
２キャッシュ１５は、ともに記憶制御装置９と再ロード
・バス２に接続された複数のスタティック・ランダム・
アクセス・メモリ（ＳＲＡＭ）である。Ｌ２キャッシュ
１５に格納された情報に関する要求はＳＣＵ９から受け
取られるが、Ｌ２で検出されると、再ロード・バス２に
よってその情報が要求側の処理装置とＬ１キャッシュに
出力される。

【００１７】第三のレベルのメモリは、ＳＣＵ９とＤＣ
Ｕ１３に接続された１組のダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）であるメイン・メモリ１７
である。メイン・メモリ１７は、そこから情報を取り出
すのに必要なクロック・サイクル数が最も多いため、本
発明のシステム内では最も低速のメモリ素子である。こ
のメイン・メモリ１７は、メモリからの情報をＦＰＵ５
とＦＸＵ７に直接出力できるようになっているＤＣＵ１
３に直接接続されている。その情報は、ＤＣＵ１３内の
レジスタなどで受け取られ、実行ユニットに出力され
る。当然のことながら、メイン・メモリ１７からの情報
をＤキャッシュ１４に出力することもできる。メイン・
メモリ１７から命令を受け取る場合は、その命令情報が
ＤＣＵ１３から再ロード・バス２に出力され、さらにＩ
ＣＵ３に出力される。このため、データおよび命令情報
をメイン・メモリ１７から処理装置１に直接出力するこ
とができる。

【００１８】図２には、データまたは命令に関する要求
をＳＣＵ９に伝送するＰＢＵＳ６も示されている。ＤＣ
Ｕ１３（および各種処理装置）と入出力制御チップ（Ｘ
ＩＯ）２１および２３との間は、システム入出力バス
（ＳＩＯ）によって相互接続されている。このＸＩＯチ
ップ２１および２３は、マイクロチャネル（ＭＣＡ）バ
ス（マイクロチャネルはＩＢＭの商標である）などの外
部バスと、各種処理装置の相互接続に使用する内部ＣＰ
Ｕバスとの間のデータ転送を調整するものである。読取
り専用記憶装置（ＲＯＳ）チップ１９は、やはりＳＩＯ
バス１２に接続された状態で示されているが、これは、
パワー・オン自己検査（ＰＯＳＴ）など、ＣＰＵのブー
トに使用する基本ルーチンおよびコードの一部を提供す
るものである。

【００１９】図２および図４から、ＩＣＵ３は情報に関
する要求をＰＢＵＳ６を介してＳＣＵ９に送るだけでな
く、実行のためにＦＰＵ５およびＦＸＵ７に対する命令
転送も行うことに留意されたい。ＦＰＵ５とＦＸＵ７
は、Ｌ１キャッシュ１４と処理装置との間で情報を転送
するための２本のクワッド・ワード・バスによってＤＣ
Ｕ１３に接続されている。また、ＦＸＵ７は、固定小数
点ユニットがＬ１キャッシュ１４から情報を要求できる
ように、ＰＢＵＳ６にも接続されている。Ｌ２キャッシ
ュ１５は、バス１６（このキャッシュとＳＣＵ９とを相
互接続するもの）からアドレスおよび制御情報を受け取
るが、同時に、再ロード・バス２によってＬ１キャッシ
ュ１３内のレジスタ５１（図４を参照）を介してＦＰＵ
５およびＦＸＵ７に直接接続されている。さらに、再ロ
ード・バス２は、図４に示すように、レジスタ５０を介
してＩＣＵ３内のＢＰＵ４にＬ２キャッシュ１５を接続
している。メイン・メモリ１７は、そのメモリとＳＣＵ
９とを相互接続するバス１８からアドレスおよび制御情
報を受け取るが、同時に、バス２０によってＤＣＵ１３
に直接接続されている。図２には、Ｌ２キャッシュ１５
とメイン・メモリ１７のそれぞれに処理装置およびＬ１
キャッシュに通じる固有ポートが１つずつ備わっている
という、本発明の構成の新規な特徴の１つも示されてい
る。このため、メイン・メモリ１７からの情報は、Ｌ１
キャッシュに転送する前にＬ２キャッシュ１５を通過す
る必要がない。しかも、Ｌ２キャッシュは、再ロード・
バス２と、ＩＣＵ３およびＬ１キャッシュ１３内のレジ
スタ（図４を参照）を介して処理装置に直接接続されて
いる。このため、Ｌ２キャッシュ１５からの情報は、余
分にチップを横断しなくて済むので、従来のシステムよ
り速く要求側の実行ユニットに移動することができる。
したがって、本発明は、Ｌ２キャッシュが処理装置に直
接接続され、それにより、Ｌ１キャッシュ１３を迂回す
るような非階層メモリ・システムであることに留意され
たい。また、メイン・メモリ１７はＬ１キャッシュ１３
に直接接続され、それによりＬ２キャッシュ１５を迂回
している。図１の先行技術のシステムと比較すると、要
求された情報をＣＰＵに出力するのにチップの横断が１
回だけで済むように、メイン・メモリはメモリ制御装置
とキャッシュ制御装置も迂回する。

【００２０】さらに、本発明の固有ポートにより、バス
へのロードが最小限になるように、メモリ・バス２０と
再ロード・バス２を分離することができる。このため、
制御装置などとは対照的に、これらのバスからＣＰＵに
情報を直接入力することができる。したがって、バス２
および２０は、ＣＰＵに接続された単一バスにメモリ・
システム全体（たとえば、Ｌ２キャッシュとメイン・メ
モリ）が直接拘束されるような従来のシステムに比べ、
はるかに速い速度で動作することができる。

【００２１】図４は、本発明の非階層態様をより詳細に
示している。より具体的には、ＩＣＵ３は、レジスタ５
０とともに、Ｌ１Ｉキャッシュ１１およびＢＰＵ４を備
えたものとして示されている。このＩキャッシュ１１
は、このキャッシュからＢＰＵ４に命令が出力されるよ
うに、分岐プロセッサ４に相互接続されていることに留
意されたい。レジスタ５０は、再ロード・バス２に直接
接続され、それにより、さらにＬ２キャッシュ１５に接
続されている。ＢＩＵが浮動小数点ユニットと固定小数
点ユニットに命令をディスパッチできるように、命令お
よび分岐プロセッサ３はＦＰＵ５とＦＸＵ７にも接続さ
れている。ＦＰＵ５とＦＸＵ７が命令の実行のために必
要とするデータをすばやく入手できるようにするため、
Ｄキャッシュ１４を含むＬ１キャッシュ１３が、これら
の処理装置に相互接続された状態で示されている。ＤＣ
Ｕ１３は、再ロード・バス２とＬ２キャッシュ１５に相
互接続されたレジスタ５１も含んでいる。本発明の好ま
しい実施例では、Ｌ１キャッシュが命令およびデータ用
としてそれぞれＩキャッシュ１１とＤキャッシュ１４に
区分されていることに留意されたい。これらの個別の区
画は、そこに格納されている情報を必要とする可能性が
最も高い処理装置に物理的に近い位置に置かれる。つま
り、ＢＰＵ４は命令を必要とするため、Ｉキャッシュ１
１がＢＰＵ４の近くに置かれるのである。同様に、ＦＰ
Ｕ５とＦＸＵ７はデータを必要とするため、Ｄキャッシ
ュ１４がこれらの処理装置の近くに位置する。

【００２２】前述の通り、従来の階層メモリ・システム
では、最終的に情報が要求側の処理装置に届くまで、各
レベルのメモリから次のレベルのメモリへと情報を順次
伝達する。しかし、本発明では、レベル２キャッシュで
検出された情報を要求側のプロセッサに直接出力するこ
とができる。たとえば、そこに格納されている命令につ
いてＬ２キャッシュのヒットが発生すると、その命令
が、再ロード・バス２を介してＬ２キャッシュ１５から
レジスタ５０に直接出力される。この命令は、次のサイ
クル中にＢＰＵ４とＩキャッシュ１１の両方に同時に移
動する。したがって、Ｌ２キャッシュに格納されている
命令についてキャッシュ・ヒットが発生すると、Ｌ１キ
ャッシュが完全に迂回されることに留意されたい。ま
た、データ情報についてＬ２キャッシュのヒットが発生
した場合は、その情報は、Ｌ１Ｄキャッシュ１４に事前
格納されずに、レジスタ５１に出力されたあとで、ＦＰ
Ｕ５またはＦＸＵ７のいずれかによってアクセスされる
はずである。当然のことながら、命令とデータ情報はそ
れぞれＩキャッシュ１１とＤキャッシュ１４に同時に格
納されるので、次にその情報が必要になったときにその
情報をよりすばやく取り出すことができる。つまり、Ｌ
１キャッシュの方が実行ユニットに近いので、Ｌ２キャ
ッシュよりＬ１キャッシュから情報を取り出す方が速度
が速くなる。

【００２３】さらに、本発明の非階層性はメイン・メモ
リ１７にも及んでいる。従来、Ｌ１およびＬ２キャッシ
ュのミスヒットが発生し、情報がメイン・メモリ内にあ
ると判断されると、その情報は、メモリ制御装置、Ｌ２
キャッシュ制御装置へと順に渡され、最終的にＬ１キャ
ッシュに渡されて、要求側の処理装置が取り出せる状態
になる。これに対して、本発明では、バス２０を介して
メイン・メモリ１７とＣＰＵ内のＬ１キャッシュ１３と
を接続する固有ポートが設けられている。このようなメ
イン・メモリ１７とＣＰＵとの直接接続は、メモリ制御
装置とＬ２キャッシュ制御装置をともにＳＣＵ９内に配
置し、ＳＣＵ９だけがアドレス信号および制御信号を出
すようにすることで実現される。前述の通り、従来のシ
ステムでは、要求されたデータを受け取るキャッシュ制
御装置とメモリ制御装置が別々に設けられているため、
余分にチップを横断しないとデータをＣＰＵに出力する
ことができない。このように余分にチップを横断する
と、アドレス信号と制御信号の生成だけでなく、要求さ
れたデータを中間的に格納することによって、マシン・
サイクルの点で大量のオーバヘッドが必要になる。

【００２４】より具体的には、図４から、メイン・メモ
リ１７がＤＣＵ１３内のレジスタ５１に直接接続されて
いることが分かるだろう。このため、データ情報と命令
情報をメイン・メモリ１７からレジスタ５１に直接出力
することができる。その結果、データ情報は、実行ユニ
ット５および７によってレジスタ５１からアクセスされ
ることになる。しかし、命令情報は、レジスタ５０に転
送するために再ロード・バス２に置かれる。その後、命
令情報はＢＰＵ４によってレジスタ５０からアクセスさ
れる。また、実行ユニットがあとで使用できるように、
命令情報とデータ情報はレジスタ５０および５１からＩ
キャッシュ１１およびＤキャッシュ１４にもそれぞれ出
力される。

【００２５】ＦＰＵ５またはＦＸＵ７のいずれかが要求
したデータは、再ロード・バス２を介してＬ２キャッシ
ュ１５から直接出力することもできる。つまり、データ
が要求され、Ｌ２キャッシュ１５でヒットが発生する
と、そのデータはレジスタ５１に置かれてから、次のサ
イクル中に要求側の処理装置（ＦＰＵ５またはＦＸＵ
７）とＬ１Ｄキャッシュ１４に移動する。レジスタ５１
は物理的にはＬ１キャッシュ・チップ１３内に位置する
が、そこにＬ２キャッシュ１５からのデータを格納する
場合、Ｌ１の待ち時間は発生しない。つまり、アドレス
変換などは一切行われない。このため、Ｌ２キャッシュ
１５とメイン・メモリ１７からのデータはＬ１キャッシ
ュ１３を迂回することになる。好ましい実施例では、レ
ジスタ５１用のスペースがなかったため、便宜上、レジ
スタ５１がＬ１キャッシュ１３と同じチップ上に置かれ
ていた。追加レジスタを含むようにＦＰＵ５またはＦＸ
Ｕ７の設計変更を行うことは、実用的ではなかったよう
だ。同様に、レジスタだけを含む個別のチップを設ける
ことも好ましくない。要求された命令およびデータはも
う一度必要になる可能性があるので、このような命令と
データをＬ１Ｉキャッシュ１１とＬ１Ｄキャッシュ１４
のそれぞれに移動させると、時間の節約になることは当
業者には理解できるだろう。

【００２６】図３は、ＳＣＵ９を構成する各種構成要素
のブロック図である。同図には、ＩＣＵ３からＳＣＵ９
に情報に関する要求を伝送するＰＢＵＳ６が示されてい
る。この情報要求がＬ２要求待ち行列５３とメモリ要求
待ち行列５２の両方に置かれることに留意されたい。そ
の結果、ＳＣＵ９がメイン・メモリ１７とＬ２キャッシ
ュ１５の両方の制御装置を含むため、ＰＢＵＳ６からの
情報要求は並列処理することができる。情報に関する要
求が待ち行列５３に存在すると、その要求はＬ２キャッ
シュ・ディレクトリ１０と比較器５７の両方に入力され
る。要求された情報はＬ２キャッシュ１５内の位置と比
較される。つまり、ディレクトリ１０は比較器５７にア
ドレス・タグを出力し、次に比較器５７は、キャッシュ
内の情報がＩＣＵ３によって要求された情報かどうかを
判定する。要求された情報ではないと、キャッシュのミ
スヒットが発生し、メモリ操作を完了することができ
る。つまり、所望の情報を求めてメイン・メモリの探索
が行われる。Ｌ２キャッシュ内の情報が待ち行列５３か
らの所望の情報と一致すると比較器５７が判断すると、
キャッシュのヒットが発生し、ヒット信号がＬ２キャッ
シュ制御装置５５に送られ、次にこの制御装置５５がメ
モリ制御装置５９にメモリ操作停止信号を送る。

【００２７】メモリ要求待ち行列５１からの情報要求
は、Ｌ２要求待ち行列５３からＬ２キャッシュ・ディレ
クトリ１０に要求が送られると同時に、メモリ制御装置
５９とメモリＤＲＡＭアドレス変換器６１の両方に送ら
れる。このため、要求されたデータを求めてＬ２キャッ
シュの探索を開始すると同時に、メモリ・アクセス操作
を開始することができる。これにより、メイン・メモリ
１７から情報を取り出す場合に付随する待ち時間が最小
限になるという利点が得られる。

【００２８】メモリ制御装置５９とＬ２キャッシュ制御
装置５５がともに同じ集積回路（ＩＣ）素子上に置かれ
ていることに留意されたい。このため、１つのサイクル
でＬ２キャッシュ制御装置５５からメモリ制御装置５９
にメモリ操作停止信号を直接出力することができる。当
業者には、単一ＩＣ上の各種構成要素間で信号を転送す
る場合に発生するサイクル時間を大幅に節約できること
が分かるだろう。通常、チップ境界を越えて伝送する
と、大量のオーバヘッドが付随して発生する。たとえ
ば、両方のチップがバスの所有権についてアービトレー
ションを行い、それから転送プロトコルを実施しなけれ
ばならない。このため、チップ境界を解消すれば、大量
のクロック・サイクルを節約でき、それにより、パフォ
ーマンスが向上する。つまり、Ｌ２キャッシュのヒット
が発生すると、メモリ・アクセス操作が完了し、制御信
号がバス１８上でメイン・メモリ１７に出力される前
に、メモリ制御装置５９がメモリ操作停止信号を受け取
るのである。したがって、Ｌ２キャッシュ・ヒットが発
生した場合、メモリ操作信号は一切活動化されないた
め、次のメモリ操作が遅延しなくなる。たとえば、バス
２１または２３に接続されたＭＣＡアダプタはＤＭＡ転
送中にメイン・メモリ１７へのデータ書込みを続行する
ことができ、メモリの所有権に関するアービトレーショ
ンが行われないため、割込みは一切発生しない。しか
も、ＤＲＡＭの混乱は一切発生しない。つまり、ＤＲＡ
Ｍの予備充電による後続のメモリ操作の遅れがなくなる
のである。

【００２９】要約すると、Ｌ２キャッシュとメモリのア
クセスを同時に開始することにより、メモリ・アクセス
に付随する待ち時間が最小限になるだけでなく、キャッ
シュ・ヒットが発生したときにメモリが処理を続行でき
るため、メモリの使用可能時間が最大になる。情報が要
求されていることをメイン・メモリが意識するのは、キ
ャッシュのミスヒットが発生したと比較器５７が判定し
た場合だけである。

【００３０】図５は、図１に示すような従来のシステム
でＬ２キャッシュのミスヒットが発生した場合に使用す
るサイクルを示すタイミング図である。サイクル１で
は、再ロード要求がデータ・バス１０４に置かれ、サイ
クル２で、Ｌ２キャッシュのミスヒットが発生したかど
うかを従来のキャッシュ制御装置１０６が判定する。続
いてサイクル４で、メモリ制御装置要求信号がアクティ
ブになり（チップの横断が発生したため、キャッシュ制
御装置１０６からメモリ制御装置１１２にＬ２キャッシ
ュ・ミスヒット信号を送るためにサイクル３と４が必要
になった）、サイクル５では、メモリ制御装置１１２で
メモリ・アービトレーションとＤＲＡＭアドレス変換が
行われる。サイクル６と７では、行／列アドレスが生成
され、サイクル６と７のそれぞれで行アドレス・ストロ
ーブ（ＲＡＳ）信号と列アドレス・ストローブ（ＣＡ
Ｓ）信号が活動化される。これらの信号がアクティブに
なると、行アドレスと列アドレスの情報がバス上に置か
れる。サイクル１２で、メモリからの情報が（メモリ・
データ・バス１１３上で）メモリ制御装置１１２に出力
され、サイクル１４で、その情報がデータ・バス１１０
（図１および図５のデータ・バス２）上に置かれる。こ
こでもう一度チップの横断が検出されないと、取り出し
たデータをサイクル１６でデータ・バス１０４（図１お
よび図５のデータ・バス１）上に置き、それをＣＰＵ１
００内のＬ１キャッシュ１０２に移動することができな
い。チップ間でデータを移動するために時間的ペナルテ
ィとしてクロック・サイクル２つ分が使用されるが、他
の従来のシステムでは、チップを横断するたびにサイク
ル３つ分以上を要する場合もあることに留意されたい。
したがって、Ｌ２キャッシュのミスヒットが発生したと
きにメイン・メモリから情報を受け取るには、従来の階
層メモリ・システムでは少なくとも１６サイクル必要で
あることが分かるだろう。

【００３１】図６を参照して説明すると、同図には、キ
ャッシュのミスヒットが発生した場合の本発明のＬ２キ
ャッシュ１５とメイン・メモリ１７との間の制御シーケ
ンスを示す別のタイミング図が示されている。サイクル
１では、有効ＰＢＵＳ信号が示すように、処理装置の１
つが再ロード要求をＰＢＵＳ６上に乗せ、サイクル２
で、ＳＣＵ９が要求されたアドレスをロードし、Ｌ２キ
ャッシュ・ディレクトリ探索を行う。ここで、ディレク
トリ・タグと、ＰＢＵＳ６上で送られた読取りアドレス
からのビットとの比較が行われ、要求がヒットかミスヒ
ットかが判定される。これと並列して、サイクル２で、
メモリ・アービトレーションとメモリＤＲＡＭ行／列ア
ドレス生成が行われる。この場合、図６に示すように、
キャッシュのミスヒットが発生し、ＳＴＯＰ＿ＭＥＭＯ
ＲＹ信号が活動化されていないものと想定されている。
このため、サイクル３および４でメモリ行／列アドレス
が生成されるが、行アドレス・ストローブ信号はサイク
ル３で活動化され、列アドレス・ストローブ信号はサイ
クル４で活動化される。その結果、サイクル４では、行
アドレスと列アドレスがバス（図２のバス１８）上に置
かれる。その後、これらの信号はＳＣＵ９によって出力
され、サイクル９で、メイン・メモリ１７がメモリ・デ
ータ・バス２０への情報転送を開始する。この時点でデ
ータはＤＣＵ１３に出力される。メモリへの要求がデー
タに関するものであれば、本発明では、メモリからデー
タを取り出してＤＣＵ１３内のＤキャッシュ１４がその
データを利用できるようにするのに、９サイクルしか必
要としない。しかし、要求が命令に関するものであれ
ば、その命令は、サイクル１１で再ロード・バス上に置
かれ、この時点でＩＣＵ１１が使用できるようになる。
いずれにしても、その情報（データと命令を含む）がＬ
２キャッシュに出力されるように、情報はサイクル１１
で再ロード・バス２上に置かれる。このため、次にこの
情報が要求されたときに、この情報はＬ２キャッシュで
検出されるので、Ｌ２キャッシュのミスヒットではな
く、キャッシュ・ヒットが発生する。サイクル１１で
は、Ｌ２書込みイネーブル信号とチップ・イネーブル信
号が活動化され、今後のキャッシュ・ミスヒットを防止
するため、メモリ・データ・バス２０によるメイン・メ
モリ１７からＬ１キャッシュ１３への書込みと並行し
て、Ｌ２キャッシュ１５へも同時に情報を書き込むこと
ができる。

【００３２】したがって、従来のシステムでは１６サイ
クルであったのに対し、本発明のシステムでは、（デー
タの場合）わずか９サイクルで情報をＤＣＵ１３に入れ
ることができ、（命令の場合）わずか１１サイクルで情
報を再ロード・バス２に乗せることができることに留意
されたい。このような短縮は、情報をＣＰＵに直接出力
するためにメモリに固有ポートを設けた本発明の新規な
態様によるものである。

【００３３】図７は、Ｌ２キャッシュ・ヒットが発生し
た場合の従来の階層メモリ・システムのタイミングを示
すタイミング図である。サイクル１では、要求側の処理
装置がデータ・バス１０４に再ロード要求を乗せ、サイ
クル２で、Ｌ２キャッシュ制御装置１０６がディレクト
リ探索を行って、その情報がＬ２キャッシュ内にあるか
どうかを判定する。サイクル２では、取り出す情報がキ
ャッシュ内にあることを示すＨＩＴ信号が活動化され
る。サイクル４で、Ｌ２キャッシュ・チップ・イネーブ
ル信号が活動化され、Ｌ２アドレスがＬ２キャッシュ１
０８に送られる。サイクル５では、取り出された情報が
Ｌ２キャッシュ１０８からキャッシュ制御装置１０６に
出力される。次にサイクル７で、このデータがデータ・
バス１０４からＣＰＵ１００に出力される。この操作
は、データがバス１０４に置かれる前にＬ２キャッシュ
１０８からキャッシュ制御装置１０６に出力される場合
に必要な、余分なチップ横断によるものである。したが
って、従来の階層メモリ・システムでは、Ｌ２キャッシ
ュからの命令またはデータがデータ・バス１０４に置か
れるまでに少なくとも７サイクル経過してしまうことに
留意されたい。

【００３４】図１に示す先行技術では、Ｌ２キャッシュ
内に情報が存在するため、アービトレーション、メモリ
ＤＲＡＭのアドレス変換、行／列アドレス生成などのメ
モリ操作が均等に開始されないほどメモリ・アクセスの
速度が遅い。つまり、Ｌ２操作とメモリ操作は互いに独
立し、逐次行われるのである。しかし、これ以外の従来
のシステムでは、キャッシュ・ディレクトリの読取り
（サイクル２）と同時にメモリ・アクセスが開始される
場合もある。この場合、個々のキャッシュ制御装置が個
別のメモリ制御装置に信号を送らなければならないの
で、少なくとも３サイクルがメモリ操作に追加されるは
ずである。これに対して、本発明では、キャッシュ制御
装置とメモリ制御装置を組み合わせ、Ｌ２キャッシュと
メイン・メモリを直接制御する単一記憶制御装置（ＳＣ
Ｕ９）に統合している。このため、ＳＣＵ９からメイン
・メモリ１７に信号を送る前に、メモリ操作を打ち切る
ことができる。したがって、メイン・メモリ１７は通常
の操作を続行することができる。

【００３５】図８は、Ｌ２キャッシュとＣＰＵとの間に
設けられた本発明の固有ポートによって、従来のシステ
ムより速い速度でデータと命令がＣＰＵに出力される様
子を示すタイミング図である。また、図８は、Ｌ２キャ
ッシュ・ヒットが発生した場合に、ＳＣＵ９からメイン
・メモリ１７に信号が出力される前にメモリ・アクセス
を停止する様子も示している。

【００３６】サイクル１では、ＰＢＵＳ有効信号がアク
ティブになることで示されているように、ＦＸＵ７また
はＢＰＵ４などの処理装置の１つが、プロセッサ・バス
ＰＢＵＳ６に再ロード要求を乗せる。次にＰＢＵＳ６は
ＳＣＵ９に信号を伝達する。サイクル２で、ＳＣＵ９は
要求された情報のアドレスをロードし、Ｌ２キャッシュ
・ディレクトリ１０を読み取ってＬ２キャッシュ・ディ
レクトリ探索を行う。ここで、ディレクトリ１０からの
ディレクトリ・タグと、ＰＢＵＳ６上で送られた実アド
レスからのビットとの比較が行われ（図３の比較器５７
を使用する）、キャッシュのヒットまたはミスヒットが
発生しているかどうかが判定される。これと並行して、
サイクル２ではＳＣＵ９内のメモリ・アクセス操作が開
始される。このサイクル２では、メモリ・アービトレー
ションとメモリＤＲＡＭ行／列アドレス生成も行われ
る。この場合、Ｌ２キャッシュ・ヒットが発生している
ので、メモリ操作の開始を防止するため、ＳＴＯＰ＿Ｍ
ＥＭＯＲＹ信号が活動化される。ＳＴＯＰ＿ＭＥＭＯＲ
Ｙ信号は、ＳＣＵ９によるメモリ行／列アドレスの生成
を阻止するものである。また、メモリＲＡＳとメモリＣ
ＡＳはメイン・メモリに送られない（図６を参照）。

【００３７】サイクル４では、Ｌ２チップ・イネーブル
信号を活動化し、ＳＣＵ９からキャッシュ１５にＬ２ア
ドレスを送ることで、ＳＣＵ９がＬ２キャッシュ読取り
アクセスを開始する。サイクル５以降のサイクルで、Ｌ
２キャッシュ１５からの情報が再ロード・バス２に置か
れ、要求側の処理装置に送られる（図２を参照）。図７
と図８との比較によって分かるように、従来の階層メモ
リでは、Ｌ２キャッシュから情報を取り出すのに７サイ
クルを要するのに対し、本発明では、わずか５サイクル
で済み、その結果、大量の処理時間が節約される。この
ような節約は、固有Ｌ２ポートによって、中間的なキャ
ッシュ制御装置チップなどを経由せず、キャッシュから
ＣＰＵにデータを直接転送できるためである。

【００３８】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３９】（１）処置装置と、外部キャッシュと、メ
モリとを含むコンピュータ・システムにおいて、前記処
理装置が要求する情報が前記外部キャッシュまたは前記
メモリに格納されているかどうかを判定する判定手段
と、前記外部キャッシュまたは前記メモリのいずれか一
方から前記処理装置に前記情報を直接出力する出力手段
とを含む、コンピュータ・システム。 （２）前記出力手段が、前記外部キャッシュまたは前記
メモリのいずれか一方から、前記処理装置に含まれる少
なくとも１つの実行ユニットに、前記情報を転送する転
送手段を含むことを特徴とする、上記（１）に記載のシ
ステム。 （３）前記転送手段が、前記外部キャッシュから前記情
報を受け取る第一の受取り手段と、前記メモリから前記
情報を受け取る第二の受取り手段とを含むことを特徴と
する、上記（２）に記載のシステム。 （４）前記第一の受取り手段が、前記外部キャッシュか
ら前記処理装置に前記情報を直接伝送するキャッシュ・
バスと、外部キャッシュからの前記情報を前記処理装置
に格納する格納手段と、前記少なくとも１つの実行ユニ
ットによって外部キャッシュからの前記情報にアクセス
するアクセス手段とを含むことを特徴とする、上記
（３）に記載のシステム。 （５）前記第二の受取り手段が、前記メモリから前記処
理装置に前記情報を直接伝送するメモリ・バスと、メモ
リからの前記情報を前記処理装置に格納する格納手段
と、前記少なくとも１つの実行ユニットによってメモリ
からの前記情報にアクセスするアクセス手段とを含むこ
とを特徴とする、上記（４）に記載のシステム。 （６）前記情報が、データ情報と命令情報とを含むこと
を特徴とする、上記（５）に記載のシステム。 （７）前記第一および第二の受取り手段が、前記処理シ
ステム内部にあるデータ・キャッシュ・ユニットに前記
データ情報を格納する格納手段と、前記処理システム内
部にある命令キャッシュ・ユニットに前記命令情報を格
納する格納手段とをさらに含むことを特徴とする、上記
（６）に記載のシステム。 （８）前記第一および第二の受取り手段が、前記データ
情報が前記少なくとも１つの実行ユニットに直接出力さ
れるときに、同時に前記内部データ・キャッシュに前記
データ情報を格納する格納手段と、前記命令情報が前記
少なくとも１つの実行ユニットに直接出力されるとき
に、同時に前記内部命令キャッシュに前記命令情報を格
納する格納手段とをさらに含むことを特徴とする、上記
（７）に記載のシステム。 （９）前記転送手段が、前記処理装置に含まれる内部キ
ャッシュを迂回する迂回手段を含むことを特徴とする、
上記（２）に記載のシステム。 （１０）前記判定手段が、前記外部キャッシュと前記メ
モリから情報を取り出すための要求を同時に開始する開
始手段と、前記情報が前記外部キャッシュ内にあるかど
うかを判定する判定手段と、前記情報が前記外部キャッ
シュ内にある場合に、前記処理装置からメモリ・アクセ
ス操作が伝送される前に、前記メモリから情報を取り出
す前記要求を打ち切る打切り手段とを含むことを特徴と
する、上記（１）に記載のシステム。 （１１）コンピュータ・システムの処理装置と、外部キ
ャッシュおよびメモリとの間で情報を転送する方法にお
いて、前記処理装置が要求する情報が前記外部キャッシ
ュまたは前記メモリに格納されているかどうかを判定す
るステップと、前記外部キャッシュまたは前記メモリの
いずれか一方から前記処理装置に前記要求情報を直接出
力するステップとを含む、方法。 （１２）前記出力ステップが、前記外部キャッシュまた
は前記メモリのいずれか一方から、前記処理装置に含ま
れる少なくとも１つの実行ユニットに、前記情報を転送
するステップを含むことを特徴とする、上記（１１）に
記載の方法。 （１３）前記転送ステップが、前記外部キャッシュから
前記情報を受け取るステップと、前記メモリから前記情
報を受け取るステップとを含むことを特徴とする、上記
（１２）に記載の方法。 （１４）前記外部キャッシュから情報を受け取る前記ス
テップが、前記外部キャッシュから前記処理装置に前記
情報を直接伝送するステップと、外部キャッシュからの
前記情報を前記処理装置に格納するステップと、前記少
なくとも１つの実行ユニットによって外部キャッシュか
らの前記情報にアクセスするステップとを含むことを特
徴とする、上記（１３）に記載の方法。 （１５）前記メモリから情報を受け取る前記ステップ
が、前記メモリから前記処理装置に前記情報を直接伝送
するステップと、メモリからの前記情報を前記処理装置
に格納するステップと、前記少なくとも１つの実行ユニ
ットによってメモリからの前記情報にアクセスするステ
ップとを含むことを特徴とする、上記（１４）に記載の
方法。 （１６）前記情報が、データ情報と命令情報とを含むこ
とを特徴とする、上記（１５）に記載の方法。 （１７）前記外部キャッシュから情報を受け取る前記ス
テップと、前記メモリから情報を受け取る前記ステップ
とが、前記処理システム内部にあるデータ・キャッシュ
・ユニットに前記データ情報を格納するステップと、前
記処理システム内部にある命令キャッシュ・ユニットに
前記命令情報を格納するステップとをさらに含むことを
特徴とする、上記（１６）に記載の方法。 （１８）前記外部キャッシュから情報を受け取る前記ス
テップと、前記メモリから情報を受け取る前記ステップ
とが、前記データ情報が前記少なくとも１つの実行ユニ
ットに直接出力されるときに、同時に前記内部データ・
キャッシュに前記データ情報を格納するステップと、前
記命令情報が前記少なくとも１つの実行ユニットに直接
出力されるときに、同時に前記内部命令キャッシュに前
記命令情報を格納するステップとをさらに含むことを特
徴とする、上記（１７）に記載の方法。 （１９）前記転送ステップが、前記処理装置に含まれる
内部キャッシュを迂回するステップを含むことを特徴と
する、上記（１２）に記載の方法。 （２０）前記判定ステップが、前記外部キャッシュと前
記メモリから情報を取り出すための要求を同時に開始す
るステップと、前記情報が前記外部キャッシュ内にある
かどうかを判定するステップと、前記情報が前記外部キ
ャッシュ内にある場合に、前記処理装置からメモリ・ア
クセス操作が伝送される前に、前記メモリから情報を取
り出すための前記要求を打ち切るステップとを含むこと
を特徴とする、上記（１１）に記載の方法。

【００４０】

【発明の効果】上述のように、本発明によってＬ２キャ
ッシュとメイン・メモリの両方で同時にデータ検索が開
始されるメモリ・システムが提供されることとなった。

【図面の簡単な説明】

【図１】先行技術の階層メモリ・システムにおける各種
装置の相互接続を示す図である。

【図２】Ｌ１、Ｌ２、およびメイン・メモリが示されて
いる、本発明を取り入れたプロセッサ・システムのブロ
ック図である。

【図３】Ｌ２とメイン・メモリの並列アクセス機能を示
す、本発明のプロセッサの記憶制御装置（ＳＣＵ）構成
要素のブロック図である。

【図４】本発明のＬ１およびＬ２キャッシュと、これら
のキャッシュと各種処理装置との間でデータを転送する
ためのバスとの相互接続を示すブロック図である。

【図５】従来のシステムでＬ２キャッシュのミスヒット
が発生した場合にメイン・メモリ内のデータまたは命令
にアクセスするのに必要なＣＰＵサイクルを示すタイミ
ング図である。

【図６】本発明のシステムでＬ２キャッシュのミスヒッ
トが発生した場合にメイン・メモリ内のデータまたは命
令にアクセスするのに必要なＣＰＵサイクルを示すタイ
ミング図である。

【図７】従来のシステムでキャッシュ・ヒットが発生し
た場合にメイン・メモリ内のデータまたは命令にアクセ
スするのに必要なＣＰＵサイクルを示すタイミング図で
ある。

【図８】本発明のメモリ・システム内のＬ２キャッシュ
からデータまたは命令を取り出すのに必要なＣＰＵサイ
クルを示すタイミング図である。

【符号の説明】

１ マルチチップ・モジュール・スーパスカラ・プロセ
ッサ・チップ・セット（ＣＰＵ／ＭＣＭ） ２ 再ロード・バス ３ 命令キャッシュ・ユニット（ＩＣＵ） ５ 浮動小数点ユニット（ＦＰＵ） ６ ＰＢＵＳ ７ 固定小数点ユニット（ＦＸＵ） ９ 記憶制御装置（ＳＣＵ） １０ レベル２キャッシュ・ディレクトリ １１ 命令構成要素（Ｉキャッシュ） １２ ＳＩＯバス １３ レベル１データ・キャッシュ・ユニット（ＤＣ
Ｕ） １４ データ・キャッシュ（Ｄキャッシュ） １５ レベル２キャッシュ １６ バス １７ メイン・メモリ １８ バス １９ 読取り専用記憶装置（ＲＯＳ）チップ ２０ メモリ・バス ２１ 入出力制御チップ（ＸＩＯ） ２３ 入出力制御チップ（ＸＩＯ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デーヴィッド・ベンジャミン・シューラー アメリカ合衆国78759 テキサス州オース チン クイーンズベリー・コーヴ 10605

Claims (20)

【特許請求の範囲】
1. 【請求項１】処置装置と、外部キャッシュと、メモリと
   を含むコンピュータ・システムにおいて、 前記処理装置が要求する情報が前記外部キャッシュまた
   は前記メモリに格納されているかどうかを判定する判定
   手段と、 前記外部キャッシュまたは前記メモリのいずれか一方か
   ら前記処理装置に前記情報を直接出力する出力手段とを
   含む、コンピュータ・システム。
2. 【請求項２】前記出力手段が、前記外部キャッシュまた
   は前記メモリのいずれか一方から、前記処理装置に含ま
   れる少なくとも１つの実行ユニットに、前記情報を転送
   する転送手段を含むことを特徴とする、請求項１に記載
   のシステム。
3. 【請求項３】前記転送手段が、 前記外部キャッシュから前記情報を受け取る第一の受取
   り手段と、 前記メモリから前記情報を受け取る第二の受取り手段と
   を含むことを特徴とする、請求項２に記載のシステム。
4. 【請求項４】前記第一の受取り手段が、 前記外部キャッシュから前記処理装置に前記情報を直接
   伝送するキャッシュ・バスと、 外部キャッシュからの前記情報を前記処理装置に格納す
   る格納手段と、 前記少なくとも１つの実行ユニットによって外部キャッ
   シュからの前記情報にアクセスするアクセス手段とを含
   むことを特徴とする、請求項３に記載のシステム。
5. 【請求項５】前記第二の受取り手段が、 前記メモリから前記処理装置に前記情報を直接伝送する
   メモリ・バスと、 メモリからの前記情報を前記処理装置に格納する格納手
   段と、 前記少なくとも１つの実行ユニットによってメモリから
   の前記情報にアクセスするアクセス手段とを含むことを
   特徴とする、請求項４に記載のシステム。
6. 【請求項６】前記情報が、データ情報と命令情報とを含
   むことを特徴とする、請求項５に記載のシステム。
7. 【請求項７】前記第一および第二の受取り手段が、 前記処理システム内部にあるデータ・キャッシュ・ユニ
   ットに前記データ情報を格納する格納手段と、 前記処理システム内部にある命令キャッシュ・ユニット
   に前記命令情報を格納する格納手段とをさらに含むこと
   を特徴とする、請求項６に記載のシステム。
8. 【請求項８】前記第一および第二の受取り手段が、 前記データ情報が前記少なくとも１つの実行ユニットに
   直接出力されるときに、同時に前記内部データ・キャッ
   シュに前記データ情報を格納する格納手段と、 前記命令情報が前記少なくとも１つの実行ユニットに直
   接出力されるときに、同時に前記内部命令キャッシュに
   前記命令情報を格納する格納手段とをさらに含むことを
   特徴とする、請求項７に記載のシステム。
9. 【請求項９】前記転送手段が、前記処理装置に含まれる
   内部キャッシュを迂回する迂回手段を含むことを特徴と
   する、請求項２に記載のシステム。
10. 【請求項１０】前記判定手段が、 前記外部キャッシュと前記メモリから情報を取り出すた
    めの要求を同時に開始する開始手段と、 前記情報が前記外部キャッシュ内にあるかどうかを判定
    する判定手段と、 前記情報が前記外部キャッシュ内にある場合に、前記処
    理装置からメモリ・アクセス操作が伝送される前に、前
    記メモリから情報を取り出す前記要求を打ち切る打切り
    手段とを含むことを特徴とする、請求項１に記載のシス
    テム。
11. 【請求項１１】コンピュータ・システムの処理装置と、
    外部キャッシュおよびメモリとの間で情報を転送する方
    法において、 前記処理装置が要求する情報が前記外部キャッシュまた
    は前記メモリに格納されているかどうかを判定するステ
    ップと、 前記外部キャッシュまたは前記メモリのいずれか一方か
    ら前記処理装置に前記要求情報を直接出力するステップ
    とを含む、方法。
12. 【請求項１２】前記出力ステップが、前記外部キャッシ
    ュまたは前記メモリのいずれか一方から、前記処理装置
    に含まれる少なくとも１つの実行ユニットに、前記情報
    を転送するステップを含むことを特徴とする、請求項１
    １に記載の方法。
13. 【請求項１３】前記転送ステップが、 前記外部キャッシュから前記情報を受け取るステップ
    と、 前記メモリから前記情報を受け取るステップとを含むこ
    とを特徴とする、請求項１２に記載の方法。
14. 【請求項１４】前記外部キャッシュから情報を受け取る
    前記ステップが、 前記外部キャッシュから前記処理装置に前記情報を直接
    伝送するステップと、 外部キャッシュからの前記情報を前記処理装置に格納す
    るステップと、 前記少なくとも１つの実行ユニットによって外部キャッ
    シュからの前記情報にアクセスするステップとを含むこ
    とを特徴とする、請求項１３に記載の方法。
15. 【請求項１５】前記メモリから情報を受け取る前記ステ
    ップが、 前記メモリから前記処理装置に前記情報を直接伝送する
    ステップと、 メモリからの前記情報を前記処理装置に格納するステッ
    プと、 前記少なくとも１つの実行ユニットによってメモリから
    の前記情報にアクセスするステップとを含むことを特徴
    とする、請求項１４に記載の方法。
16. 【請求項１６】前記情報が、データ情報と命令情報とを
    含むことを特徴とする、請求項１５に記載の方法。
17. 【請求項１７】前記外部キャッシュから情報を受け取る
    前記ステップと、前記メモリから情報を受け取る前記ス
    テップとが、 前記処理システム内部にあるデータ・キャッシュ・ユニ
    ットに前記データ情報を格納するステップと、 前記処理システム内部にある命令キャッシュ・ユニット
    に前記命令情報を格納するステップとをさらに含むこと
    を特徴とする、請求項１６に記載の方法。
18. 【請求項１８】前記外部キャッシュから情報を受け取る
    前記ステップと、前記メモリから情報を受け取る前記ス
    テップとが、 前記データ情報が前記少なくとも１つの実行ユニットに
    直接出力されるときに、同時に前記内部データ・キャッ
    シュに前記データ情報を格納するステップと、 前記命令情報が前記少なくとも１つの実行ユニットに直
    接出力されるときに、同時に前記内部命令キャッシュに
    前記命令情報を格納するステップとをさらに含むことを
    特徴とする、請求項１７に記載の方法。
19. 【請求項１９】前記転送ステップが、前記処理装置に含
    まれる内部キャッシュを迂回するステップを含むことを
    特徴とする、請求項１２に記載の方法。
20. 【請求項２０】前記判定ステップが、 前記外部キャッシュと前記メモリから情報を取り出すた
    めの要求を同時に開始するステップと、 前記情報が前記外部キャッシュ内にあるかどうかを判定
    するステップと、 前記情報が前記外部キャッシュ内にある場合に、前記処
    理装置からメモリ・アクセス操作が伝送される前に、前
    記メモリから情報を取り出すための前記要求を打ち切る
    ステップとを含むことを特徴とする、請求項１１に記載
    の方法。