KR970008187B1 - 명령 연속흐름을 갖는 프로세서 제어된 인터페이스 - Google Patents

명령 연속흐름을 갖는 프로세서 제어된 인터페이스 Download PDF

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제이. 리오르단 토마스
에스. 리즈 폴
엘. 허드슨 에드윈
에이.킬리안 어얼
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밉스 컴퓨터 시스템즈 인코오포레이티드
죠셉 제이. 스위니
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Abstract

없음.

Description

명령 연속흐름을 갖는 프로세서 제어된 인터페이스
제1도는 프로세서에 의해 제어되는 인터페이스의 하이레벨 블록도.
제2도는 파이프라인의 수평 슬라이스를 도시하는 타이밍도.
제3도는 바람직한 실시예에서의 프로세서 제어 회로의 상세 블록도.
제4도는 상태도.
제5도는 캐시 재충진 및 명령 연속흐름 동작을 예시하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 프로세서12 : 명령 캐시
14 : 메모리 인터페이스16 : 데이타 버스(DBUS)
18 : 로우 어드레스 버스(LBUS)20 : 태그 버스(TBUS)
22 : 제어 버스26 : 투명 래치
30 : 어드레스부32 : 변환우선참조버퍼(TLB)
42 : 일치 비교기43 : 멀티플렉서
44 : 카운터62 : 명령 디코더
64 : 실행부.
본 발명은 전반적으로 디지탈 프로세서에 관한 것으로 구체적으로는 프로세서, 명령 캐시 및 주메모리간의 프로세서 제어된 인터페이스에 관한 것이다.
컴퓨터 구조의 새로운 발전으로 인해 각 동작 사이클에서 명령이 발행되는 이상적인 RISC(감소된 명령세트 컴퓨터) 장치가 소개되었다. RISC 장치의 효율은 매초당 매우 많은 수의 명령을 실행할 수 있는 능력에 좌우된다. 따라서, 명령처리에 대한 지연을 제거하기 위해 이러한 RISC 장치의 설계를 향상시키고자 하는 많은 노력이 이루어지고 있다.
빠른 처리 속도를 유지하기 위해, 명령 기억부로 부터 사이클당 1의 속도로 명령이 액세스될 필요가 있다. 하나의 명령이 1사이클에서 액세스될 수 있는 특수한 고속 메모리 장치가 이용가능하다. 그러나, 이러한 고속 메모리 장치는 고가이므로 일반적으로 소정 프로그램내의 명령의 일부를 기억하기 위한 명령 캐시로서 사용된다. 나머지 명령은 주메모리내에 기억된다.
프로세서가 캐시에 기억되지 않은 명령을 참조하는 경우, "캐시 미스(cache miss)"가 발생한다. 이때, 캐시 재충전(cache refill) 동작 동안 참조된 명령이 주메모리에서 캐시로 기입될시에는 프로세서가 기능정지(stall) 해야만 한다.
일반적으로, 하나의 명령이 1사이클 동안에 주메모리로부터 액세스될 수는 없다. 그러나 주메모리는 "메모리 대기시간(memory latency)"으로 지칭되는 초기셋업 시간 후 사이클당 하나의 명령을 액세스하기 위해 이용되는 페이지 모드 특성을 포함할 것이다. 이러한 메모리 대기시간은 캐시 미스가 발생하여 주메모리가 새로이 액세스될 때마다 발생하는 것으로, 메모리 시스템의 하드웨어적인 한계이다.
대부분의 프로그램은 예를들어 프로그램내의 분기의 발생과 같은 예외적인 상황을 제외하고는 순차적인 메모리 위치로부터 명령이 액세스되도록 설계된다. 따라서, 소정 참조가 캐시를 미스한 경우 후속의 참조 또한 캐시를 미스할 것이다. 그러므로, 캐시는 미스된 명령을 포함하고 있는 주메모리로부터 액세스된 명령의 블록으로 재충진되며, 이로써 블록내의 후속 명령이 캐시로부터 순차적으로 액세스될 수 있게 된다. 또한, 명령 블록이 액세스되는 경우, 캐시는 초기 대기시간후에 사이클당 하나의 명령의 속도로 재충진될 것이다.
프로세서가 재충진 대기시간, 즉 [(블록내의 워드의 수×사이클 지속시간)+주메모리 대기시간]과 동일한 기능정지의 길이, 를 갖는 캐시의 블록 재충진 동안에 기능정지되어야만 한다는 단점이 있다. 그러므로, 블록 명령 캐시 재충진 동작에 의해 야기되는 재충진 대기시간으로 인해 매초당 처리되는 명령의 수가 감소된다.
따라서, 처리 속도를 현저히 감소시키지 않으면서 캐시를 효율적으로 재충진하기 위한 시스템이 본 분야에서 절실히 요망되고 있다.
본 발명은 캐시 재충진 동작 동안 주메모리에서 명령 캐시로 전송되는 처리명령을 제공함으로써 명령 캐시를 이용하는 프로세서의 전체적인 명령 처리 속도를 증가시킨다.
본 발명은 제1 특징에 따라, 캐시의 블록 재충진 및 명령 연속흐름(instruction streaming) 동작은 명령참조가 캐시를 미스한때 개시된다. 캐시재충진 동작 동안 미스된 명령이 주메모리로부터 판독될때, 이 미스된 명령은 캐시에 기입되고 동일 사이클 동안 프로세서에 의해 로드된다. 이 블록내의 후속 명령은 캐시에 기입되고 후속 명령 연속흐름 사이클 동안 처리된다. 캐시로부터의 명령은 블록 재충진 및 명령 연속흐름 동작의 최종 사이클 동안 액세스되고, 블록 재충진의 완료에 후속하는 제1 사이클 동안 처리된다.
본 발명의 다른 특징에 따라, 프로세서는 파이프라인 제어부에 의해 제어된 다중단 파이프라인과, 하이 및 로우 어드레스 필드를 포함한 주메모리 어드레스를 발생시키는 어드레스부(AU)를 구비한다. 비교기는 어드레스부(AU)에 의해 발생된 하이 어드레스 필드와 캐시로부터 액세스된 TAG 필드를 비교한다. 이 두 필드가 일치하지 않는다면, 캐시 미스가 발생하고, 파이프라인의 동작이 정지되며, 하이어드레스 필드에 의해 식별된 주메모리내의 페이지로부터 판독되고 미스된 명령을 포함하고 있는 명령의 블록으로 캐시가 재충진된다.
본 발명의 다른 특징에 따라, 로우 어드레스 필드가 기억되고, 블록의 주메모리 어드레스내의 로우 어드레스 필드와 비교된다. 이들 필드가 동일할때, 주메모리에서 판독된 명령은 캐시에 기입될시에 파이프라인의 제1 단내에 로드된다. 상기 블록내의 나머지 명령은 캐시에 기입될때 처리된다.
본 발명의 다른 특징에 따라, 명령 연속흐름은 분기 또는 데이타 캐시 미스와 같은 소정 상황이 발생하고 이에 후속하여 캐시 재충진 동작이 재개되는 경우에 중단된다.
본 발명의 특징 및 장점은 도면 및 다음의 상세한 설명을 참조하여 더욱 명백해 이해될 수 있을 것이다.
여러 도면내의 동일 또는 대응 부분에는 동일 도면부호를 부여하였으며, 제1도는 본 발명의 바람직한 실시예의 하이레벨 블록도를 도시한다.
제1도에서, 프로세서(10), 명령 캐시(12) 및 메모리 인터페이스(14)는 자신의 각각의 데이타, 어드레스, 태그 및 제어 포트에 의해 데이타 버스(DBUS)(16), 로우 어드레스 버스(LBUS)(18), 태그버스(TBUS)(20), 제어버스(CBUS)(22) 및 IADRBUS(24)에 접속된다. 상기 LSBUS(18) 및 IADRBUS(24)는 투명 래치(26)에 의해 접속된다.
정상 동작시, 각 사이클 동안, 프로세서(10)는 다음 사이클 동안 처리될 소정 명령의 물리적 주메모리 명령 어드레스를 발생시킨다. 각각의 어드레스는 하이 및 로우 어드레스 필드를 포함한다. 로우 어드레스 필드는 LBUS(18)을 통해 구동되고, 캐시(12)의 한 라인을 액세스하기 위한 각각의 LBUS 어드레스를 가지고 캐시(12)의 어드레스 공간을 정의한다.
LBUS(18)상의 어드레스에 의해 액세스된 캐시(12)내의 메모리 위치에 기억된 캐시 라인은 TAG 필드 및 DATA 필드를 포함한다. 캐시는 주메모리보다 훨씬 작고, 한 세트의 주메모리 위치의 세트가 각 캐시라인에 맵핑된다. 본 실시예에 있어서, 동일한 로우 어드레스 필드를 갖는 모든 주메모리 위치는 로우 어드레스 필드내의 비트에 의해 액세스된 캐시 라인에 맵핑된다. 캐시 라인내에 기억된 워드를 식별하기 위해, 워드 어드레스의 고위 비트(high order bit)가 캐시 라인내의 TAG 필드에 기억된다.
캐시라인이 LBUS(18)를 통해 로우 어드레스 필드에 의해 액세스될때, TAG 필드는 TBUS(20)를 통해 위치되고 DATA 필드는 DBUS(16)를 통해 위치된다. TAG 필드가 프로세서(10)에 의해 발생된 어드레스의 하이 어드레스 필드와 일치하는 경우, 프로세서(10)에 의해 발생된 주메모리 어드레스에 의해 어드레스된 참조 명령이 캐시로부터 판독된 라인의 데이타 필드에 포함된다. TAG 필드가 프로세서(10)에 의해 발생된 어드레스의 하이 어드레스 필드와 일치하지 않는 경우, 참조 명령은 캐시내에 기억되지 않으며, 캐시 미스가 발생한다.
캐시 미스의 경우, 프로세서(10)에 의해 발생되고 하이 및 로우 필드를 포함하는 주메모리 어드레스는 TBUS(20) 및 LBUS(18)에 의해 메모리 인터페이스에 전송되고, 프로세서는 명령 처리를 중지(halt)시키기 위해 STALL 모드로 진입한다. 이 전송된 어드레스는 주메모리내의 미스된 명령의 위치를 지정하는 주메모리 어드레스로서 기능한다.
주메모리 어드레스가 주메모리 인터페이스(14)에 수신될 때, 미스된 명령을 포함하는 명령의 블록의 페이지 모드 액세스가 셋업된다. 블록의 경계는 사전설정되고, 일반적으로 미스된 명령은 블록내의 제1 위치를 점유하지 않을 것이다. 메모리 대기시간 주기후, 블록내의 한 명령이 매사이클마다 주메모리로부터 액세스되어 캐시(12)에 기입된다. 상기 블록의 주메모리 어드레스는 메모리 인터페이스(14)에 의해 발생되고, 각 명령 어드레스의 하이 어드레스 비트는 캐시 라인의 TAG 필드에 기입된다. 따라서 캐시(12)는 명령 블록으로 재충진된다.
진술된 바와 같이, 메모리내의 순차적인 위치에 기억된 명령은 항상 순차적으로 처리된다. 본 발명에 따라, 명령의 블록은 캐시 재충진 동작 동안 주메모리에서 DBUS(16)로 순차적으로 전송된다. 블록내의 명령은 LBUS(18)를 통해 주메모리 어드레스의 하위 비트에 의해 어드레스된 캐시 기억 위치에 기입된다. 프로세서(10)가 REFILL 상태로 진입하면서 소정 명령 이전의 명령이 캐시(12)에 기입된다.
미스된 명령이 소정 사이클 동안 주메모리에서 DBUS(16)로 전송될 때, 프로세서(10)는 FIXUP 상태로 진입하고, 다음 사이클 동안의 처리 재개를 위한 준비로 소정 사이클 동안 명령을 로드한다. 그리고나서, 프로세서는 명령이 캐시(12)에 기입되면서 처리되는 명령 STREAM 상태로 진입한다.
그후, 명령은 주메모리로부터 판독되고, 캐시(12)에 기입되며, 블록내의 전체 명령이 주메모리로부터 액세스 될때까지 각각의 연속적인 사이클 동안 프로세서(10)에 의해 처리된다. 블록내의 최종 명령은 최종 STREAM 사이클 동안 액세스된다.
또한, 최종 STREAM 사이클 동안, 프로세서는 다음 사이클 동안에 처리될명령의 어드레스를 발생시킨다. 이 명령은 또다른 캐시 미스가 발생하지 않는다면 캐시로부터 액세스된다.
따라서, 본 시스템은 블록 캐시 재충진 동작을 야기하는 캐시 미스의 발생시에 요구되는 프로세서 기능정지로 인한 재충진 대기시간을 단축시킨다.
다음의 용어는 시스템 동작을 더욱 상세히 설명하는데 사용된다. 사이클은 프로세서(10)에 대한 기본적인 명령 처리 단위이며, 모든 사이클은 실행 사이클 또는 기능정지 사이클중의 하나로서 분류된다. 1사이클의 전반부 동안 발생하는 프로세서 트랜잭션(transaction)은 단계1 트랜잭션으로 지칭되고 후반부 동안에 발생하는 프로세서 트랙잭션은 단계2 트랜잭션으로 지칭된다. 데이타 전송의 발생여부와 무관하게 각 실행 사이클은 그와 연관된 명령-데이타(ID)쌍을 갖는 것으로 간주된다.
실행 사이클에서, 순방향 처리가 이루어지고, 명령이 파이프라인(30)으로부터 철회된다. 캐시(12)로부터의 명령이 처리되는 정규의 실행 사이클외에, 주메모리로부터의 명령이 처리될 때 재충진 실행(연속흐름) 사이클이 발생한다.
기능정지 사이클에는 대기, 재충진 및 픽스업 사이클의 3가지 유형이 있다. 대기 사이클 동안에는 캐시가 동작하지 않는다. 재충진 사이클은 주메모리 판독동안 발생하고 캐시(12)를 재충전시킨다. 픽스업 사이클은 다음 실행 사이클 바로전의 기능정지의 최종 사이클 동안 발생하고 파이프라인(30)을 재개시킨다.
프로세서의 실행 모드 동안의 명령 및 관련 버스 트랜잭션의 처리를 제2도를 참조로 설명한다. 파이프라인은 5개의 단으로 이루어지며, 명령 인출, 레지스터 인출, ALU, 메모리 액세스, 역기록(writeback)으로 분할된다. 제2도는 5개의 사이클(A~E)에 걸친 한 명령의 실행을 나타내는 파이프라인의 수평 슬라이스(horizontal slice)를 도시하고 있다.
사이클 A1 동안, 현재 명령의 어드레스는 물리적 어드레스로 변환되어 사이클 A2 동안 LBUS(18)로 전송된다. 캐시(12)로부터 액세스된 라인은 사이클 B1동안 DBUS(17) 및 TBUS(20)로 전송된다. 또한, 사이클 B1 동안 명령 가상어드레스의 전체 변환이 수행되고, TAG 필드는 참조가 캐시(12)를 미스하는 지의 여부를 판정하기 위해 명령 어드레스의 고위 비트와 비교된다.
사이클 B2 동안, 명령이 디코드되고, 인출될 다음 명령의 어드레스가 계산된다. 이때, 프로그램이 비순차적인 어드레스로 분기하는 지의 여부를 알게된다. 나머지 파이프라인 처리는 표준적인 것으로 본 발명과는 무관하다.
제3도는 명령 연속흐름을 수행하는데 요구되는 프로세서 회로의 블록도이다. 도시된 각종의 디지탈 소자는 표준 기능 장치이며, 이들의 내부 회로는 본 발명과는 무관하다.
제3도에 있어서, 어드레부(AU)(30)는 내부 로우 어드레스 버스(34)에 의해 변환우선참조버퍼(Translation look aside Buffer : TLB)(32)에 접속된다. TLB(32)에 의해 발생된 물리적 어드레스의 로우 어드레스 비트는 로우 래치(LL)(36)에 전송되고, 물리적 어드레스 내부 로우 버스(PILB)(40)에 의해 LBUS멀티플렉서(MUX)(38)의 제2 입력에도 전송된다. LL(36)의 2개의 LSB는 일치 비교기(42)의 제1 입력 포트 및 멀티플렉서(43)의 제1 입력에 접속된다. 카운터(44)의 출력은 일치 비교기(42)의 제2 입력 포트 및 1/2사이클 지연소자에 의해 멀티플렉서(43)의 제1 입력 포트에 접속된다. 멀티플렉서(43)의 출력은 멀티플렉서(38)의 제1 입력 포트의 LSB 입력에 접속된다. LL(40)의 MSB는 버스(48)에 의해 LBUS 멀티플렉서(38)의 제1 입력 포트의 MSB 입력에 접속된다. LBUS 멀티플렉서(38)의 출력 포트는 LBUS (18)에 접속된다.
단계2 트랜잭션 동안 LBUS를 통해 데이타 캐시 어드레스를 전송하기 위한 회로는 도시되어 있지 않다.
TLB(32)에 의해 발생된 물리적 어드레스의 하이 어드레스 비트는 물리적 어드레스 내부 하이 버스(PIHB)(56)에 의해 하이 래치(HL)(50) 및 TBUS 멀티플렉서(52)의 제1 입력에 전송되고, 제1 외부 구동기(54)를 경유하여 태그 비교기(TC)(53)의 제1 입력에 전송된다. HL(50)의 출력은 TBUS 멀티플렉서(52)의 제2 입력에 접속된다. TBUS 멀티플렉서(52)의 출력은 제2 외부 구동기(57)에 의해 TBUS (20)에 접속되고, TC(53)의 제2 입력은 제1 내부 구동기(60)에 의해 TBUS(20)에 접속된다.
상기 DBUS는 파이프라인 제어부(PLC) 및 명령 디코더(62)의 입력에 접속됨과 동시에 실행부(EU)(64)에 접속된다.
상태 머신(66)은 TC(53)에서 발행된 MISS 신호, MC(42)에서 발행된 MATCH 신호, CNT(44)에 의해 발생된 CNT 신호, 및 메모리 인터페이스(14)에서 발행된 RdBusy 신호를 수신한다. 또한, 상태 머신(66)은 AU(30), MUX(52), PLC(62) 및 EU(64)의 제어 포트에서 수신되는 Run* 신호(R)와; PLC(62) 및 EU(64)에 의해 수신되는 Fixup 신호(FU)와; MUX(38), LL(36), 구동기(52,54,60) 및 HL(50)에 의해 수신되는 MemoryRd*(MR) 신호(1사이클지연된 MemRd 신호)를 발행한다. 상태 머신(66)은 또한 Fixup2 신호를 발생한다.
RdBusy 신호는 CNT(44)의 제어 포트에서 수신되고, MISS 신호 또는 MemoryRd*신호는 LL(36) 및 HL(50)의 제어 포트에서 수신되며, MemoryRd 신호(1/2사이클 또는 Fixup2 지연됨)는 MUX(43)의 제어 포트에서 수신된다.
제4도는 상태 머신(66)에 대한 상태도이다. 제4도에 있어서, 수직선은 상태 전이를 야기시키는 신호를 나타낸다. 몇몇 상태의 경우, 이러한 전이는 지정된 수의 사이클의 경과한 후 자동적으로 발생한다.
제5도는 캐시 재충진 및 명령 연속흐름 동작에 대한 시스템 동작을 예시하는 타이밍도이다. 본 도면에는 전술된 신호의 상태가 도시되어 있을 뿐만 아니라, XEn* 신호(주메모리 판독 인에이블 신호)와, IWr* 및 IRd* 신호(캐시 기입 및 판독 인에이블 신호)의 상태가 도시되어 있다. 제5도에는 명령에 대해서는 기호 I, 데이타에 대해서는 기호 D, 부정확한 명령에 대해서는 기호 #I, 사용되지 않은 명령에 대해서는 기호 !I가 사용되어 도시되어 있다.
제1도 내지 제5도를 참조하면, 사이클 F의 전반부에서, 인출되는 다음명령의 어드레스(판독 어드레스)는 AU(30)에서 계산되고, TLB (32)에 의해 변환되며, LBUS(18)로 전송된다.
이 경우, 캐시 미스가 발생하고, 사이클 F1 동안 명령 #1은 캐시(12)로부터 인출되고 DBUS(16)로 전송되는 한편, #1에 대한 TAG 필드가 인출되어 TBUS(20)에 전송된다. 명령의 TAG 필드 및 하이 어드레스 비트는 TC(53)에서 비교되며, 일치되지 않고, 따라서, TC(53)에 의해 MISS 신호가 단정되고(asserted), 이 MISS 신호에 의해 미스된 명령의 판독 어드레스가 HL(50) 및 LL(36)에 래치된다.
사이클 F2 동안, 다음 명령 !I의 어드레스가 계산되어 LBUS (18)로 전송된다.
사이클 G1에서, 상태 머신은 MISS 신호에 응답하여 STALL 상태로 진입한다. 이에 따라, Run*은 단정 해제되고(deassertdd), Me mRd*은 단정된다. 또한, 메모리 인터페이스(14)는 메모리 대기시간 동안 기능정지 상태를 유지하기 위해 RdBusy를 단정한다. MemRd*의 단정은 MUX(38)로 하여금 자신의 제1 입력을 LBUS(18)에 접속되도록 하여 판독 어드레스의 래치된 MSB 로우 비트를 LBUS에 전송한다. 또한, RdBusy가 단정되므로, MUX(38,43)는 판독 어드레스의 래치된 LSB 로우 비트를 LBUS에 접속시킨다. 또한, 캐시로부터 인출된 명령 !I은 DBUS(16)및 TBUS(20)에 상주한다. 또한, Run*의 단정해제에 의해 MUX(52)는 HL(50)의 출력을 제2 외부 구동기(51)의 입력에 접속시킨다.
사이클 G2에서, DBUS(16)는 3상태로 되고, 제2 외부 구동기(57)는 MemRd*신호의 지연된 단정에 응답하여 HL(50)의 출력을 TBUS(20)에 접속시킨다. 따라서, 판독 어드레스의 하이 및 로우 비트는 주메모리로부터 명령 블록의 페이지 모드 액세스를 셋업하는 메모리 인터페이스(14)에 전송된다.
사이클 H1 내지 I1 동안 메모리 대기시간으로 인해 기능정지가 유지된다. 사이클 I1 동안, RdBusy는 단정해제되고, 카운터는 개시된다. 상기 카운터는 다음 4개의 사이클에 걸쳐 액세스될 블록의 로우 어드레스의 2개의 LSB를 발생할것이다.
사이클 I2동안, MUX(39)는 1/2사이클 지연된 RdBusy의 단정해제에 응답하여 CNT 출력(00)을 SBUS(18)의 LSB라인에 전송한다. 이 CNT 출력(00)은 메모리로 부터 액세스되는 블록내의 제1 명령인 IO의 어드레스이다. HL(50)로 부터의 래치된 고위 판독 어드레스 비트는 IO의 전체 주메모리 어드레스를 제공하기 위해 TBUS를 통해 전송된다.
진술한 바와 같이, 미스된 명령은 블록(IO)내의 제1 명령에 반드시 대응하지 않는다. CNT(44)가 블록내의 워드의 LSB를 생성할시에 이들 LSB는 MC(42)에서 LL(36)내에 래치된 판독 어드레스의 LSB에 비교된다. 이들 최하위 비트가 일치할때, MC(42)는 MATCH 신호로 단정한다. 본 실시예에 있어서, 캐시 미스가 블록의 제2 어드레스 I1에 대해 발생되는 것으로 가정한다.
사이클 J1 동안, CNT(44)는 I1에 대한 어드레스의 LSB를 발생시키고, 이에 따라, MC(42)의 2개의 입력에서의 비트가 일치하고, MATCH 신호가 단정된다.
사이클 J2 동안, I1에 대한 로우 어드레스는 LBUS(18)상에 존재한다.
사이클 K1 동안, 상태 머신(66)은 MATCH 신호에 응답하여 FIXUP 상태로 진입한다. FIXUP 신호는 PLC(62)로 하여금 I1을 파이프라인내로 전송토록 한다.
사이클 K2 동안, AU(30)는 FIXUP 신호에 응답하여 I1에 후속하는 다음 명령의 어드레스를 계산한다. 카운터는 블록 I3 내의 제3 명령을 액세스하기 위해 LSB를 발생시킨다.
사이클 L1에서, 상태 머신(66)은 MATCH 신호의 단정에 응답하여 STREAM 상태로 진입한다. Run*신호는 주메모리로 부터 명령이 인출될때 파이프라인을 개시시켜 이들 명령의 처리를 시작하기 위해 재단정된다. 상기 Run*신호는 멀티플렉서(52)로 하여금 PIHB(56)를 TBUS에 접속시키도록 한다. 그러므로 I2에 대한 하이 어드레스 비트는 TLB에서 TBUS 로 전송되고, LBUS(18)상의 비트에 의해 어드레스된 라인의 TAG 필드내에 기입된다. 또한, CNT가 종료하여 명령의 카운트를 끝낸다.
사이클 M1에서, MemRd* 신호는 블록내의 최종 어드레스의 카운트를 끝내는 CNT(44)에 응답하여 단정해제된다. 블록 I3 내지 최종 명령은 DBUS(16)상에 존재하고, I3의 래치된 고위 어드레스 비트가 데이타 버스를 통해 구동된다.
사이클 M2 동안, I3가 디코드되고, 다음 명령 I에 대한 어드레스가 AU(30)에서 계산된다. MemRd*의 단정해제에 의해 MUX (38)는 이 계산된 어드레스의 로우 어드레스 비트를 LBUS(18)에 접속시킨다.
사이클 N1 동안, RUN 상태는 MemRd*의 단정해제에서 부터 1사이클 지연된후에 진입된다. 구동기(54,57,60)는 발생된 어드레스의 하이 어드레스 비트 및 TAG 필드의 비교를 재개토록 한다. 그 후의 동작은 제2도를 참조하여 전술된 바와 같이 지속한다.
동작시 명령 연속흐름 동안 분기 명령을 처리해야할 가능성이 크다. I1이 분기 명령인 경우, 블록 I2 내의 다음 명령은 실행될 다음 명령이 되지는 않을 것이다. 그러나, 캐시(12)가 명령의 전체 블록으로 재충진되도록 요구된다.
이 경우, 사이클 K1 동안 AU(30)는 I1에 의해 특정된 다음 명령의 어드레스를 계산하고, 분기가 발생했는 지의 여부를 판정하며, BRANCH 신호를 발행한다. BRANCH 신호에 의해 상태 기기(66)가 REFILL 상태로 재진입하고 Run* 신호를 단정해제시키며, 이로써 PLC(62) 및 EU(64)가 중지되고 MUX(52)가 HL(50)내의 래치된 하이 판독 어드레스 비트를 TBUS(20)에 재접속시킨다.
사이클 L 및 M 동안 재충진이 지속하고, L2 동안 카운터는 카운트를 끝내고 REFKLL 상태에서 FIXUP 상태로의 전이 및 FIXUP2 신호의 발생을 야기한다. 그러므로, MUX(43)는 LL(36)내의 래치된 로우 어드레스 비트를 LBUS에 접속시키고, 이로써 I1에 대한 로우 어드레스가 사이클 M2 동안 LBUS를 통해 구동되고, 명령이 N1 동안 데이타 버스를 통해 인출될 것이며, 다음 명령에 대한 어드레스가 N2 동안 계산될 것이다. 그리고나서, 다음 사이클 동안 RUN 상태로 진입할 것이다.
따라서, 본 시스템은 분기와 같은 스트림 단절 상황이 발생하지 않는 한 STREAM 상태를 유지할 것이다. 그러나, 스트림 단절이 발생하는 경우, 캐시(12)의 재충진이 완료된다.
임의의 분기의 결과로 명령 연속흐름이 개시할 때, 타겟 어드레스는 블록에 걸쳐 균일하게 분포된다. 그러나, 캐시내에 기억된 블록을 실행한 결과 캐시 미스가 발생할 경우, 타겟 어드레스는 블록내의 제1 어드레스가 될 것이다. 실제로, 미스 어드레스는 70% 정도가 블록내의 제1 어드레스이다. 따라서, 재충진 대기 시간이 단축된다.
본 발명은 지금까지 바람직한 실시예를 참고로 설명되었으나, 당업자에 의한 변형 및 대체가 가능하며, 특히 전술된 실시예에 직접 맵핑 명령 캐시가 사용될 수 있다. 그러나, 본 발명의 원리는 캐시 재충진 알고 리듬을 사용하는 관련 맵핑 캐시에 적용할 수 있다. 더욱이, 사용되는 특정 처리 환경에 따라 특정 타이밍 및 제어신호가 변경될 수 있다. 따라서, 본 발명은 첨부된 청구범위에 의해 제공된 것을 제외한 어떠한 것으로도 제한되지 않는다.

Claims (3)

  1. 캐시 및 주메모리에 대한 프로세서 지원 인터페이스에서, 상기 프로세서는 파이프라인내의 각 명령에 대해 하나의 파이프라인단을 동시에 실행하는 다중단 파이프라인을 갖고, 사이클이 프로세서에 대한 기본명령 처리 단위가 되며, 명령 참조가 캐시를 미스한 경우 주메모리 판독 및 캐시 재충진 동작을 실행시키기 위한 방법에 있어서, 파이프라인내의 명령의 처리를 중지시키기 위해 캐시 미스에 후속하는 제1 사이클 동안 파이프라인 기능정지를 개시하는 단계와; 주메모리 블록 판독 동작을 개시하는 단계와; 참조된 명령이 포함된 복수의 명령을 포함하고 있는 블록을 상기 주메모리로부터 판독하는 단계를 포함하며, 이 판독단계는 메모리 지연시간 간격만큼 상기 주메모리 블록 판독 동작을 개시하는 단계로 부터 지연되고, 상기 블록내의 명령은 최초의 주메모리 사이클에서 개시하여 최후의 주메모리 사이클에서 종료하는 연속적인 주메모리 액세스 사이클 동안 순차적으로 판독되고, 상기 참조된 명령은 소정의 주메모리 액세스 사이클 동안 주메모리로 부터 판독되며; 상기 주메모리로 부터 명령이 판독되는 주메모리 액세스 사이클 동안, 블록내의 각각의 명령을 캐시에 기입함으로써 캐시를 재충진하는 단계와; 상기 참조된 명령을 파이프라인내로 로드시키기 위해 상기 소정의 주메모리 액세스 사이클 동안 픽스업 동작을 개시하는 단계와; 주메모리 액세스 사이클 동안 상기 참조된 명령이 상기 주메모리로 부터 판독되는 경우 파이프라인을 재개시켜 상기 참조된 명령에 후속하는 블록내의 명령의 처리를 재개하기 위해, 상기 소정의 주메모리 액세스 사이클에 후속하는 주메모리 액세스 사이클 동안 파이프라인 기능정지를 종료하는 단계와; 상기 블록에 포함되고 상기 참조된 명령에 후속하는 적어도 하나의 특수 명령을 단일 사이클 동안 상기 캐시에 로드하고, 동시에 상기 특수 명령을 상기 단일 사이클 동안 파이프라인내에 로드하는 단계와; 상기 블록의 최종 명령이 판독되는 최종 주메모리 액세스 사이클 동안 상기명령 블록내에 포함되지 않은 최초의 명령을 참조하는 단계와; 상기 명령 블록내에 포함되지 않은 최초의 명령을 상기 최종 주메모리 액세스 사이클에 후속하는 사이클 동안 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 프로세서, 명령 캐시 및 메모리 인터페이스를 포함하는 중앙처리장치에서, 캐시를 미스하는 임의의 어드레스에 대한 분기의 경우에 요구되는 캐시 재충진 동작으로 인한 대기시간을 단축시키기 위한 방법에 있어서, 메모리로 부터 복수의 순차 명령을 판독함으로써 캐시의 블록 재충진 동작을 개시하는 단계와; 상기 메모리로 부터 블록을 판독하기 위해 블록의 순차적인 재충진 어드레스를 생성하는 단계와; 상기 생성된 재충진 어드레스를 상기 임의의 어드레스와 비교하고 이들 어드레스가 동일한 경우 일치 신호를 발행하는 단계와; 상기 일치 신호에 응답하여 파이프라인내로의 명령의 동시 로드 및 상기 일치 신호의 발행에 후속하는 명령의 재충진을 개시하는 단계와; 상기 블록에 포함된 적어도 하나의 특수 명령을 단일 사이클 동안 상기 캐시에 로드하고, 동시에 상기 단일 사이클 동안 상기 특수 명령을 파이프라인내에 로드하는 단계를 포함하는 것을 특징으로 하는 대기시간의 단축 방법.
  3. 프로세서, 명령 캐시 및 메모리 인터페이스를 포함하는 중앙처리장치에서, 상기 캐시를 미스하는 임의의 어드레스에 대한 분기의 경우에 요구되는 캐시재충진 동작으로 인한 대기시간을 단축시키기 위한 장치에 있어서, 메모리로 부터 복수의 순차 명령을 판독함으로써 캐시의 블록 재충진 동작을 개시하는 수단과; 메모리로 부터 블록을 판독하기 위해 블록의 순차적인 재충진 어드레스를 생성하는 수단과; 상기 순차적인 재충진 어드레스를 생성하는 수단에 접속되며, 생성된 재충진 어드레스와 상기 임의의 어드레스를 비교하고 이들 어드레스가 동일한 경우 일치 신호를 발행하는 수단과; 상기 어드레스 비교 수단에 접속되고, 상기 일치 신호에 응답하여 파이프라인내로의 명령의 동시 로드 및 상기 일치 신호의 발행에 후속하는 명령의 재충진을 개시하는 수단과; 상기 개시 수단에 접속되며, 상기 블록내에 포함된 적어도 하나의 특수 명령을 단일 사이클 동안 상기 캐시에 로드하고, 동시에 상기 특수 명령을 상기 단일 사이클 동안 파이프라인내에 로드하는 수단과; 블록내의 명령의 순차적인 로드를 방지하는 프로세서 요청된 명령 어드레스를 모니터링하고, 이로써 단절 상태의 발생을 나타내는 수단과; 상기 모니터링 수단에 접속되며, 단절 상태가 발생하는 경우 상기 블록내의 명령의 동시 로드를 중단시키고 블록 재충진 동작을 지속시키는 수단을 포함하는 것을 특징으로 하는 대기시간의 단축 장치.
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