JPH04230551A - 階層集積回路キャッシュメモリ - Google Patents

階層集積回路キャッシュメモリ

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JPH04230551A
JPH04230551A JP3166782A JP16678291A JPH04230551A JP H04230551 A JPH04230551 A JP H04230551A JP 3166782 A JP3166782 A JP 3166782A JP 16678291 A JP16678291 A JP 16678291A JP H04230551 A JPH04230551 A JP H04230551A
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ジョセフ　ディー　マクリ
Tryggve Fossum
トリューグヴ　フォッサム
Joel S Emer
ジョエル　エス　エマー
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本願発明は、一般にキャッシュメ
モリ、さらに言えば、キャッシュメモリ機能の実行に特
に適した集積回路に関する。とりわけ、本願発明は、高
速メモリ、より大きな容量を持つ低速メモリ、及び階層
キャッシュメモリを構成するために相互接続されたデー
タパス回路を含む集積回路に関係する。
【０００２】高速計算の分野において、プロセッサ速度
は一般に、メモリ性能によって制限される。例えば、Ｃ
ＰＵは所定速度でインストラクションを実行する。同様
にメインメモリは、読み出し及び書き込み動作を第２所
定速度で実行する。この第２所定速度は一般に、ＣＰＵ
実行速度よりも少なくとも１つのオーダ分だけ遅い。も
しＣＰＵが、メモリアクセスインストラクションの実行
の間にメインメモリに直接アクセスすれば、そのＣＰＵ
性能は、メモリアクセス速度へと減少するであろう。こ
のような場合、ＣＰＵは、メインメモリが各メモリアク
セスインストラクションに対するそのアクセスサイクル
が完了させるのを待っている間、停止していなければな
らないであろう。
【０００３】ＣＰＵインストラクションサイクル時間の
サイクル時間にほぼ等しいサイクル時間を有する特定目
的メモリを構成することも可能である。不幸にも、その
ような特定目的のメモリは、メインメモリで使用されて
いるダイナミックＲＡＭよりも非常に高価なスタティッ
クＲＡＭを用いる。このため、多くのコンピュータシス
テムでは、メインメモリ内にはより遅い半導体を保持す
る一方、比較的小さな高速メモリキャッシュを構成する
ことによってこれを解決している。
【０００４】このキャッシュはハードウエア制御のもと
に管理され、ＣＰＵによってよく使用されるメインメモ
リ内容部分の複写を保持する。このように、ＣＰＵが、
キャッシュ内に保持されているそれらのメモリロケーシ
ョンにアクセスするだけである限り、ＣＰＵは最も早い
速度で実行するであろう。勿論、ＣＰＵが、キャッシュ
に含まれていないメモリロケーションを読み出そうとす
ることは避けられない。これらのミスが起きた時、その
データはメインメモリから検索され、キャッシュ内に記
憶される。それゆえＣＰＵ性能は、これらのミスの間、
メインメモリアクセス速度にまで減少してしまう。しか
し、これらのミスは比較的稀であるので、プロセッサ全
体の速度は高速キャッシュを用いることにより、より早
いものとなる。
【０００５】近年、プロセッサは、一般のスタティック
ＲＡＭメモリのアクセス時間を上回る実行速度を持つよ
うになってきた。これらのプロセッサは、例えば、１０
ナノ秒以下のサイクル時間である。このように高速の実
行速度は、スタティックＲＡＭキャッシュメモリのアク
セス時間と整合しにくいため、これらのプロセッサは、
プロセッサとキャッシュメモリとの間に付加的なメモリ
レベルを与える「オンチップ」キャッシュメモリで設計
される。このオンチップキャッシュメモリは、内部チッ
プデータ伝達遅延を除去するが、それらは高速メモリだ
けを含む単一のチップの容量よりも非常に少ない記憶容
量に限定される必要がある。それ故、オンチップキャッ
シュの比較的に高いミス率は、ＣＰＵの実行速度とスタ
ティックＲＡＭキャッシュのアクセス時間の差という点
から見ると、かなりプロセッサ性能を限定してしまって
いるという傾向がある。
【０００６】キャッシュ設計者は、高速プロセッサとス
タティックＲＡＭの速度差をなんとかするため、プロセ
ッサと「第２」のスタティックＲＡＭとの間に非常に高
速なメモリの「第１」のキャッシュを配置しようと考え
る。しかしながら、このような「階層」キャッシュメモ
リは、非常に多数の入力／出力ライン、それに関連する
バッファ、第２キャッシュメモリをメインメモリ及び第
１キャッシュメモリに接続させるために必要な多重回路
、それに、第１及び第２キャッシュメモリをプロセッサ
に非常に近接させ、信号伝達遅延を最小なものとしてお
かなければならないため、実行不可能なものであった。
【０００７】詳しく言えば、本願発明によれば、階層キ
ャッシュメモリは、高速第１キャッシュメモリ、この第
１キャッシュメモリよりもより大きな記憶容量である低
速第２メモリ、第２キャッシュメモリから第１キャッシ
ュメモリへ、及び、メインメモリから第２キャッシュメ
モリへのデータパスを選択するためのデータパス回路、
それに、要求されたデータが第１キャッシュメモリに無
い場合に第２キャッシュメモリから第１キャッシュメモ
リへ要求されたデータを転送する制御回路を含む。デー
タパス回路内の多数のデータラインを管理するため、こ
の階層キャッシュメモリは多数の集積回路を含む。これ
ら個々の集積回路は、第１キャッシュメモリ部分、この
第１キャッシュメモリ部分よりもより大きな記憶容量を
有する第２のキャッシュメモリ部分、及び第２キャッシ
ュメモリ部分から第１キャッシュメモリ部分へ、及び、
メインメモリ部分から第２キャッシュメモリ部分へ、個
々のデータパスを確立するためデータパスセクション回
路部分を含む。
【０００８】より好ましく実行する時は、個々の集積回
路内のこれらデータパス回路部分は、第１及び第２キャ
ッシュメモリ部分のデータ入力ラインに接続された並列
出力、メインメモリからデータを受信するための直列デ
ータ入力、及び第２キャッシュメモリ部分のデータ出力
ラインに接続された並列入力とを有する直列／並列シフ
トレジスタを含む。データをキャッシュへ書き込み、そ
してメインメモリへ書き戻すため、並列／直列シフトレ
ジスタはまた、処理装置からデータを受信するための並
列入力、第１キャッシュメモリ部分のデータ出力ライン
に接続された並列入力、及びメインメモリへデータを転
送するための直列出力をも含む。第１キャッシュメモリ
部分は、第２キェッシュメモリ部分のアドレス入力と並
列に結線されたアドレス入力を有する。第１キャッシュ
メモリ部分の所定の出力ラインをデータプロセッサがア
ドレス指定することが出来るよう、集積回路は付加的な
アドレスラインに結合された選択入力を有するマルチプ
レクサ、第１キャッシュメモリのデータ出力ラインに結
合されたデータ入力ラインを含む。データプロセッサが
第１キャッシュメモリ部分の所定データ入力ラインから
第１キャッシュへデータを書き込むことができるように
、集積回路は、付加的なアドレスラインに結合されたデ
コーダと、第１キャッシュメモリの個々の書き込みイネ
イブル入力に結合された出力とを含み、直列／並列シフ
トレジスタの並列入力は、データプロセッサからデータ
を受信するため、データラインに並列に結線された複数
のデータラインを含む。
【０００９】本願発明の他の目的及び利点は、以下の詳
細な記述を読み且つ図面を参照することによって明かと
なるであろう。
【００１０】
【実施例】図１には、本願発明による階層キャッシュ２
１を組み入れたデータ処理システム２０のブロック図が
示されている。このデータ処理システム２０は、データ
プロセッサ２２とメインメモリ２３をも含む。このデー
タプロセッサ２２は、例えば、コンピュータプログラム
内でインストラクションを実行する中央処理装置（ＣＰ
Ｕ）である。これらのインストラクションには、メモリ
アクセスインストラクションが含まれる。このインスト
ラクションは、データプロセッサに対し、メインメモリ
内の特定のソースアドレスからデータを読み出すように
、あるいはメインメモリ内の特定の目的アドレスに特定
のデータを書き込むように命令する。
【００１１】メモリコストは、データ処理システム２０
全コストの主要なファクタである。これらのメモリは比
較的高価になったが、異なるコストで利用可能な色々な
記憶容量や性能特性を有するメモリが存在するし、また
そのようなメモリは常に存在するであろう。メモリコス
トは、例えば記憶容量に比例し、一般にはメモリ速度に
比例する。不幸なことに、このメモリ速度は、データプ
ロセッサ２２の実行スピードにかなりの影響を与える。 このことは、実行速度が限定され且つ最適化されている
命令セットを実行するように意識的に設計されたいわゆ
る「リスク」（ＲＩＳＣ）の場合に特にそうである。例
えば、エミッタ結合論理（ＥＣＬ）技術を用いることに
よって、３ナノ秒のオーダのサイクル時間を有する単一
チップデータプロセッサを製造することが実際に行われ
る。この場合、メモリアクセスインストラクションを実
行する間にそのデータプロセッサが停止してしまうのを
防ぐため、そのメモリはおよそ３ナノ秒の対応するサイ
クル時間を有することが望ましい。しかしながら、この
ような要求は、とりわけ深刻である。なぜなら、ＥＣＬ
のような高速でありそれ故高い電力の集積回路技術が必
要とされるからであり、このメモリは、電力消費の制限
、信号転送時間、そして最後にＥＣＬメモリが比較的高
コストであるということによって、その容量が厳しく制
限されなければならない。
【００１２】これらの問題は一般に、最も最近使用され
たプログラムインストラクション、及び／または、デー
タアイテムを保持する、キャッシュと呼ばれる小さくて
高速なバッファメモリを使用することによって解決され
る。このキャッシュは、データプロセッサ２２とメイン
メモリ２３との間に挿入される。高速パイプラインプロ
セッサに対して、２つの別個のキャッシュメモリを使用
することは、一般的なことであり、一方はインストラク
ションを保持し、もう一方はデータを保持するためであ
る。例えば、図１の階層キャッシュは、データを保持す
るために使用される。そのデータプロセッサ２２がメモ
リアクセスインストラクションを実行する場合、データ
プロセッサ２２はキャッシュ２１からそのデータを要求
する。もしその要求したデータがキャッシュ２１内にあ
る場合、そのデータはメインメモリ２３にアクセスする
ことなく、素早くそのキャッシュから手に入れることが
出来る。
【００１３】しかしながら、従来のＸＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）メモリチップからメインメモリが
構成されている場合、ＥＣＬだけを含むキャッシュでは
、データプロセッサ２２とメインメモリ２３のサイクル
スピードとの間の大きな差を補償するという問題を十分
に解決することはできない。ＥＣＬキャッシュが、高電
力消費の制限、データプロセッサ２２とキャッシュとの
間の信号転送遅延、及びコストにより、ミスが発生する
度にメインメモリにアクセスしなければならない場合、
データ処理システム２０の性能は厳しく制限されるであ
ろう。ＥＣＬキャッシュメモリはいくぶんミス率が高い
ため、それ自身の待ち時間がおよそ１０倍以上の待ち時
間は持たないバッキングストア（ｂａｃｋｉｎｇ　ｓｔ
ｏｒｅ）　を有するべきである。例えば、メインメモリ
２３は一般に、少なくとも１００ナノ秒のアクセス時間
を持たなければならず、それ故、ミスの間のメインメモ
リのアクセスに対するペネルティーは、データプロセッ
サあるいはＥＣＬキャッシュメモリの少なくとも３０サ
イクルとなるであろう。この問題を解決するには、図１
に示されたような、高速ＥＣＬメモリの第１キャッシュ
２４とＣＭＯＳスタテッィクラム（ＳＲＡＭ）のような
中間速度メモリの第２キャッシュ２５の両方を含む階層
キャッシュ２１を用いるとよい。
【００１４】しかしながら、この第２キャッシュ２５を
用いることは、多数の問題を引き起こす。信号転送遅延
を制限するために、この第２キャッシュ２５は第１キャ
ッシュ２４と近接しているべきであるが、それにもかか
わらず、この第１キャッシュをデータプロセッサ２２に
対して近接に保つことが希望される。更に、この第２キ
ャッシュ２４は、比較的高い記憶容量を有するべきであ
り、また、第２キャッシュ２５で第１キャッシュ２４を
リフィルするために必要とされる時間によってシステム
性能が制限されないよう、比較的大きなサイズブロック
を有するべきである。このことは、第２キャッシュ２５
をメインメモリ２３及び第１キャッシュ２４に相互接続
するための多数の信号ラインを必要とさせる。かつては
これらの理由により、第２キャッシュメモリは、データ
プロセッサとメインメモリとの間の印象回路基板上に配
置される必要があり、そのため非常に複雑となり、また
転送遅延が発生し、それに対応して安全性や性能の損失
と伴った。
【００１５】本願発明の重要な特徴によれば、これらの
問題は、第１キャッシュ２４と第２キャッシュ２５とを
同一の集積回路上に配置し、第１と第２キャッシュを相
互接続する多数のデータラインを全体として集積回路上
にロケートすることによって解決することができる。さ
らに、集積回路パッケージの数の基本的な制限は、第１
キャッシュ２４及び第２キャッシュ２５に対して異なる
ため、階層キャッシュ２１内の集積回路パッケージの全
体的な数及び大きさは減少させられる。第１キャッシュ
２４が個々のＥＣＬ集積回路に閉鎖された場合に、集積
回路パッケージ数を定める第１の要因は、個々のパケッ
ージ内におけるＥＣＬメモリ素子の電力消費であろう。 言い換えれば、単一の集積回路上のＥＣＬメモリの最大
記憶容量は基本的に、チップが配置されるパッケージの
電力消費によって制限されるということである。一方、
第２キャッシュメモリ２５が別個のチップ上に全体的に
集積された場合には、チップ毎の最大記憶容量は実質的
に、実用的なチップ製造のための集積回路チップの最大
の大きさによって制限されるであろう。それ故、幾つか
の第２キャッシュメモリと幾つかの第１キャッシュメモ
リとを各集積回路チップ上に配置することにより、それ
らチップの総計は、異なる集積回路技術、あるいは第１
キャッシュ２４と第２キャッシュ２５に望まれる動作状
態に基づく基本的な制限の相補性質により減少され得る
のである。
【００１６】同一回路チップ上のＣＭＯＳメモリ素子と
ＥＣＬメモリ素子とを結合するため、既知の半導体チッ
プ製造プロセス、特に、「Ｂｉ−ＣＭＯＳ」として知ら
れるプロセスを使用することも出来る。電力消費が、第
２キャッシュに対してではなく第１キャッシュに対する
第１要因であるとしても、第１キャッシュと第２キャッ
シュに両方に対して、集積回路パッケージの数に関して
は同一の相補制限が存在するということに気をつけても
らいたい。例えば、第１キャッシュに対しては高電力消
費を犠牲にしても第２キャッシュ２５に対しては低電力
を選択することができるよう同一のチップ上に様々な論
理素子の電力消費を回路設計者が自由に適合させること
ができるＥＣＬやＩ２　Ｌのようなバイポーラ技術であ
っても、このことは言える。なぜなら、この場合、高速
である必要はないからである。もし、回路技術が第１キ
ャッシュと第２キャッシュとの相対的なメモリ容量を選
択するための規準でしかなければ、例えば、第１キャッ
シュ２４と第２キャッシュ２５とから作られている個々
の集積回路は、実用的な制限によって命令された最大の
大きさであり、またチップを実用的にパッケージングに
することが可能な最大電力量を消費するであろう。
【００１７】しかしながら、第１キャッシュと第２キャ
ッシュの両方の部分を同一のチップ上に配置することに
より、各チップに対する入力出力ライン数を限定したい
ということに関連した付加的な問題が生じる。これらの
問題は、図２、３を用いて以下に述べるように、第１キ
ャッシュと第２キャッシュの両方のデータメモリに対し
て共通バスを用いることによって、あるいは、第１と第
２キャッシュメモリ中へデータを書き込むために共通の
レジスタを用いることによって解決される。特に、書き
込みレジスタは、第１キャッシュ２４、第２キャッシュ
２５、あるいはデータプロセッサポート２６、あるいは
メインメモリポート２７のいずれからもデータを受信す
ることができる。第１キャッシュ２４と第２キャッシュ
２５との間のアドレスバス及び書き込みレジスタを共有
するため、階層キャッシュ２１は第１キャッシュ２４と
第２キャッシュ２５の両方に対してデータライトバック
（ｗｒｉｔｅ−ｂａｃｋ）及びリフィル（ｒｅｆｉｌｌ
）を調整するのに共通のキャッシュコントローラ２８を
使用すべきこととなる。
【００１８】この階層キャッシュ２１は、データプロセ
ッサ２２のスピードに整合されたサイクルスピードを有
する第１キャッシュ２４を有するであろうが、小さなオ
ンチップキャッシュ２９及びそれに関連するキャッシュ
コントローラ３０を用いることがいまだに望まれる。こ
の場合、データプロセッサ２２は、内部チップデータ転
送遅延が存在しないため、１サイクル部分でオンチップ
キャッシュ２９にアクセスすることができる。このオン
チップ２９は、レジスタファイルと同様のものである。 特に、図２、３、図１０、図１１を参照して以下に述べ
るように、オンチップ２９とオンチップコントローラ３
０は第１キャッシュ２４とキャッシュコントローラ２８
に対して同様の形態で動作する。
【００１９】概して、データプロセッサ２２は、メモリ
リクエスト、アドレス、及びメモリ内に書き込まれるデ
ータを、階層キャッシュ２１に向けて送信し、そしてそ
の階層キャッシュは、それらのリクエストのアック（ａ
ｃｋｎｏｗｌｅｄｇｅ）と、メモリから読み出された対
応するデータを返す。このため、階層キャッシュ２１は
、リクエストバス３１を通じてデータプロセッサ２２に
リンクされたデータプロセッサポート２６、アックバス
３５、アドレスバス３２、それに２つの一方向データバ
ス３３、３４を有する。例えば、このリクエストバスは
、高速システムクロックの各サイクルの間に、読み出し
リクエスト、書き込みリクエスト、フラッシュリクエス
ト、あるいはリクエストが存在しないこと（ｎｏ−ｏｐ
）を表示するリクエストコードを変換するための、少な
くとも３つのラインを含む。アックバスは、例えば、デ
ータプロセッサが何らかの付加的なリクエストを送信す
る必要がないことを示している停止信号、リードリクエ
ストの完了を了知するための書き込みデータ有効信号、
及びプログラム実行に割り込むためのメモリ故障信号を
変換する少なくとも３つのラインを含む。
【００２０】要求されたデータが階層キャッシュ２１で
見つからなかった場合に、その要求されたデータをメイ
ンメモリ２３から得るため、階層キャッシュは、メイン
メモリに向かって多数のバスが伸びているメインメモリ
ポート２７を含む。これらのバスは、リクエストバス３
６、アックバス４０、アドレスバス３７、及び２つの一
方向データバス３７、３８を含む。２つのデータバスは
、リフィルデータ及びライトバックデータが同時に変換
されるよう、以下に述べるように供給される。
【００２１】図２、３を参照すれば、階層キャッシュ２
１の更に詳細なブロック図が示されている。第１キャッ
シュ２４は、データブロックを保持するためのメモリ４
１、対応するアドレスタグを保持するためのメモリ４２
、及びメモリ４２に記憶されたアドレスタグを、概して
４４で示されている内部アドレスバス上のアドレスのイ
ンデックス部分と比較するための比較器４３を含む。 同様にして、第２キャッシュ２５は、データブロックの
ためのメモリ４５、アドレスタグのためのメモリ４６、
タグ比較器４７を含む。単一のタグ比較器とタグメモリ
に、各データメモリが与えられているので、この階層キ
ャッシュ２１は、「一方」セット結合である。しかしな
がら、図１３及び図１４を参照して以下に記述するよう
に、この階層キャシュ２１は、個々の第１キャッシュ及
び第２キャッシュメモリに対してタグメモリとタグ比較
器の複合の組みを与えることによって、多重セット結合
キャッシュとして容易に構成される。
【００２２】好ましくは、この階層キャッシュはクロッ
ク信号（ＣＬＫ）に応答して同期形態で動作し、そして
停止レジスタ４８、４９は、データプロセッサと階層キ
ャシュとの間のデータ流れをパイプラインで結ぶために
使用される。停止レジスタ４８はアドレスを有し、停止
レジスタ４９はキャッシュコントローラ２８が停止信号
を主張した場合にデータプロセッサからのデータを保持
する。この停止信号は、マルチプレクサ５０、５１を制
御し、その停止信号が主張された場合は、それぞれの停
止レジスタ４８、４９の内容を選択する。
【００２３】更に、少なくともデータを書き込むために
、第１キャッシュタグメモリ４２のアクセス動作を第１
キャッシュデータメモリ４１のアクセス動作にパイプラ
インで結ぶことが望まれる。図２、３に示されるように
、この階層キャッシュは直接マップされ、それゆえ、デ
ータを書き込んだり、あるいはまたそのデータが所望の
アドレスとは異なるアドレスに関連したキュッシュブロ
ックに書き込まれる前に、タグが整合し、「ヒット」を
合図する必要がある。タグメモリからの所望のアドレス
をデータメモリへパイプラインで結ぶことは、所望のア
ドレスがアドレスバス３２上に現れた時にタグメモリを
アドレス指定し、その後その所望のアドレスが停止レジ
スタ４８内で検索された時にデータメモリをアドレス指
定する。しかしながら、読み出しリクエストを処理する
ために、タグメモリとデータメモリを同時にアドレス指
定することも時々可能である。メモリからのデータは出
力レジスタ５２内で検索され、その後、「ヒット」信号
がそのデータを確認し、あるいは無効にすることが可能
となった時に、データプロセッサに向けて転送される。 これらタグメモリとデータメモリが同時にアドレス指定
された場合、バイパスマルチプレクサ５８は、停止レジ
スタ４８内のアドレスの代わりにアドレスバス３２から
のＣＰＵアドレスを用い、そのデータメモリをアドレス
指定する。
【００２４】キャッシュデータブロックは、ＣＰＵバス
３４内のデータパス数よりもより多いことが望まれるの
で、マルチプレクサ５３は、データ処理装置に転送され
るべきデータブロックの部分を選択するのに最下位アド
レスビット数に応答する。例えば、個々のキャッシュデ
ータブロックは、１０２４ビットを含み、そしてそのマ
ルチプレクサ５３は、キャッシュブロックから３２ビッ
トロングワードを選択するために５つの最下位ビットに
応答する。より好ましくは、この第１キャッシュ２４及
び第２キャッシュ２５は、データが第１キャッシュのデ
ータメモリ４１と第２キャッシュメモリ４５との間で素
早く転送されるように、同一の大きさのキャッシュブロ
ックを有する。図２、３において、２つのデータメモリ
４１、４５のデータ入力は、キャッシュブロック内の各
ビットに対して単一のラインを有する巾広いバス５４に
よって並列に接続されている。
【００２５】以下に述べるように、巾広いバス５４は、
２つのデータメモリ４１、４５を構成するために使用さ
れる集積回路に対して全体として内在的なものとなって
いる。更に、階層キャッシュ２１には、書き込みバッフ
ァとしてデータメモリ４１、４５の両方に役立ち、また
、メインメモリからのリフィル及びライトバックと同様
に、データメモリ４１、４５間の並列通信にも使用され
る直列／並列レジスタ５５が与えられている。第１内で
はミスしたが、第２内ではヒットした参照のために第１
キャッシュをリフィルするため、データは、第２キャッ
シュから並列／直列レジスタを通じて流れる。更に、変
形された第１キャッシュ内のデータを含むキャッシュブ
ロックが新しいデータでリフィルされ、その変形された
データは巾広いバス５７上を、第１キャッシュから直列
／並列レジスタ５５を通じて第２キャッシュへと流れる
。更に、この直列／並列レジスタは直列シフトレジスタ
として動作し、メインメモリと階層キャッシュとの間で
データをリフィルしたりライトバックする場合に、リフ
ィルバッファ及びライトバックバッファの両方として役
立つ。図５からよりはっきりと理解できるであろうが、
例えば、階層キャッシュとメインメモリとの間で相互接
続されているデータバス３８及び３９は３２ビットバス
であり、３２クロックサイクル内で直列／並列レジスタ
５５とメインメモリとの間で１０２４ビットのデータが
スワップされ得る。
【００２６】直列／並列レジスタ５５は、キャッシュコ
ントローラ２８からの２ビット選択信号（ＳＥＬ）に応
答する４つの異なる動作モードを有する。ＳＥＬ＝０に
対して、直列／並列レジスタ５５は、第１キャッシュ２
４のリフィルのために第２キャッシュのデータ出力を受
けとる。ＳＥＬ＝１に対しては、図５を参照してより詳
しく以下に述べるように、直列／並列レジスタは、デー
タプロセッサから３２ロングワードの３２の複写を受け
とる。アドレスデコーダ５６によって選択された、３２
ビット複写の所定の１つは、第１キャッシュのデータメ
モリ４１内のキャッシュブロック内のアドレス指定され
た部分中に書き込まれることができる。ＳＥＬ＝２に対
しては、第１キャッシュのデータメモリ４１の出力が、
第２キャッシュ２５へのライトバックのために直列／並
列レジスタ５５中で受け取られる。多数のサイクルを必
要とするライトバックプロセスの間、レジスタがクロッ
クされた時に直列／並列レジスタ５５の内容が変わらな
いよう、データメモリ４１へのアドレスは変わらない。 ＳＥＬ＝３に対して、直列／並列レジスタ５５は、メイ
ンメモリからリフィルデータをシフトインし、且つライ
トバックデータをメインメモリ内にシフトアウトするよ
う、直列モードで動作する。図示するため、第１キャッ
シュと第２キャッシュは、ダイレクトマップ型キャッシ
ュとして個々に示されている。ミスが発生すると、タグ
メモリ内の所望のアドレスの内容は、所望のキャッシュ
ブロック内に存在するかもしれない何らかのデータのよ
り高位のオーダアドレスビットを示す。データの存在は
、タグメモリ４２、４６内に記憶された有効フラグ（Ｖ
）によって示される。この階層キャッシュ２１はまた、
ライトスルーキャッシュというよりはライトバックとし
て示されている。それ故、もし変形されたデータがミス
の間に所望のキャッシュブロック内に存在した場合には
、そのデータはライトバックされなければならない。変
形されたデータはタグメモリ内の変形フラグ（Ｍ）によ
って示されている。
【００２７】図４のブロック図で更に示されているよう
に、個々のタグメモリ４２、４６は、タグメモリへの書
き込み及びタグメモリのフラッシュの間に、変形フラグ
（Ｍ）と有効フラグ（Ｖ）が自動的に更新されるよう構
成されている。図示したように、このタグメモリは、変
形フラグを保持するための単一ビットスタティックＲＡ
Ｍ、対応するより高位のオーダのアドレスビットを保持
するための多数の単一ビットスタティックＲＡＭ６３、
６４、６５を含む。変形フラグのためのスタテッィクＲ
ＡＭ６１の書き込みイネイブル入力は、タグメモリ４２
、４６のためのライトイネイブルをライト変形入力（Ｗ
Ｍ）に結合するＯＲゲート６６により与えられる。 他のスタティックＲＡＭ６２、６３、６４は、タグメモ
リのための書き込みイネイブル信号を直接的に受け取る
。更に、変形フラグのためのスタテッィくＲＡＭ６１は
、ライト変形信号（ＷＭ）を受け取るデータ入力を有す
る。それ故、この変形されたビットは、タグメモリがラ
イトイネイブル（ＷＥ）によって更新された時にクリア
され、ＷＥ信号がデータの変形の間に主張された時に設
定される。有効フラグのための単一ビットスタティック
ＲＡＭ６２は、メモリ内の全てのビットがリセットされ
、ＦＬＵＳＨ信号に応答すると同時にクリアされ得るよ
う、特に構成されている。このメモリ６２へのデータ入
力は、書き込みイネイブル（ＷＥ）がキャッシュフィル
の間に主張された場合に、そのアドレス有効フラグが設
定されるよう、論理高に結線されている。変形フラグの
ためのスタテッィクＲＡＭ６１のデータ出力と、有効フ
ラグのためのスタテッィクＲＡＭ６２のデータ出力はＡ
ＮＤゲート６７で組み合わされ、そうして変形フラグが
有効の場合の時にのみ主張される変形信号を与える。
【００２８】再び図２、３を参照すれば、タグメモリ４
２からの変形信号とタグ比較器４３からのヒット信号は
レジスタ７１を通過し、キャッシュコントローラ２８に
よって受け取られる。同様に、第２キャッシュ２５のタ
グメモリ４６のための変形信号及びヒット信号は、レジ
スタ７２内で受け取られ、そしてキャッシュコントロー
ラ２８に送信される。キャッシュコントローラ２８が、
第１キャッシュのアクセスの間にミスが発生したと判断
し、アドレス指定されたキャッシュブロックが変形され
たデータを含むと判断した場合には、変形されたデータ
を第１キャッシュから第２キャッシュへと書き込むこと
によってライトバック動作を開始する。ミスの発生によ
り、変形されたデータと関連するアドレスは、アドレス
バス４４上のアドレスとは異なるものとなる。変形され
たデータのアドレスは、レジスタ７３で受け取られる。 次のサイクルの間、キャッシュコントローラ２８は、変
形されたデータのアドレスをアドレスバス４４上に配置
するようマルチプレクサ７４を操作し、このアドレスは
第２キャッシュ２５に送信され、そうして変形されたデ
ータを第２キャッシュにライトバックすることができる
。同様に、第２キャッシュ２５は、レジスタ７５、第２
キャッシュ内でミスが発生した場合にキャッシュコント
ローラ２８によって操作されるマルチプレクサ７６を含
み、変形されたデータはメインメモリにライトバックさ
れる。
【００２９】図５を参照すると、第１キャッシュメモリ
の部分８１と第２キャッシュメモリの部分８２の両方を
含む集積回路８０の図が示されている。特に、データメ
モリ４１、データメモリ４５、レジスタ５２、マルチプ
レクサ５３、バス５４、直列／並列レジスタ５５、デコ
ーダ５６、図２、３に示されていているようなバス５７
が、図５に示された１６の集積回路上に集積されている
。この集積回路８０は、好ましくは、ＢｉＭＯＳを用い
て製造され、そして４８リードＴＡＢ形態にパッケージ
化される。更に以下に述べるように、この集積回路は階
層５１２Ｋ　　Ｘ２　　ＢｉＭＯＳ　　／　　８Ｋ　　
Ｘ　　２　　ＥＣＬ　　同期ＲＡＭと呼ばれる。
【００３０】第１キャッシュメモリの部分８１は、８Ｋ
ビットＥＣＬメモリ８３と８ＫビットＥＣＬメモリ８４
を含む。これらの８ＫビットＥＣＬメモリ８３、８４は
、２５６×３２ビットの配列として構成され、各々３２
ビットである２５６のアドレス指定可能な別個のキャッ
シュブロックセグメントを与える。これら２５６のキャ
ッシュブロックセグメントは、アドレスバス８５上の８
つのアドレスライン（アドレスビット１７から１０を有
する）によってアドレス指定される。メモリ８３では、
３２のデータラインを含むデータバス８６から３２ビッ
トのデータを、アドレス指定されたキャッシュブロック
セグメント中に書き込むことが出来、アドレス指定され
たキュッシュブロックセグメントの全ての３２ビットを
３２のデータラインを含む出力バス８７上へと読み出す
ことが出来る。データの特定のビットは、３２の入力ラ
インと信号出力ライン８９を有するマルチプレクサ８９
によって選択される。この選択されたビットは、図２、
３に示されたレジスタ５２の部分である遅延フリップフ
ロップ内でラッチされる。この遅延フリップフロップは
起こり得るなんらかの競合状態を除去し、最大出力有効
時間を与え、そして集積回路８０がデータ処理システム
内に組み入れられた時に、完全にパイプラインで結ばれ
たセグメントを完成させる。同様に、アドレスバス８５
は、３２ビットデータ入力バス９１と３２ビット出力バ
ス９２を有するメモリ８４に続いている。出力バス９２
上の特定ビットは、マルチプレクサ９３によって選択さ
れ、そして図２、３の出力レジスタ５２の部分を形成す
る遅延フリップフロップ９４内で受け取られる。
【００３１】第２キャッシュの部分８２は、メモリ９５
とメモリ９６を含む。これら個々のメモリは、５１２Ｋ
ビットＣＭＯＳスタテッィクメモリであり、１６Ｋ×３
２ビット配列として配列されている。個々の配列内の１
６Ｋブロックのある特定のものは、共通アドレスバス９
７上の１４ビットアドレス（アドレスビット２３から１
０）によってアドレス指定される。メモリ９５は、３２
ビットデータ入力バス９８、３２ビットデータ出力バス
９９を持つ。メモリ９６はまた、３２ビットデータ入力
バス１００と３２ビットデータ出力バス１０１を有する
。
【００３２】データをメモリ８３と９５間で転送するた
め、メモリ８３のデータ入力バス８６は、メモリ９５の
データ入力バス９８と並列に結線されており、これらの
データ入力バスもまた、３２ビット直列／並列シフトレ
ジスタ１０２の出力に並列に結線されている。直列／並
列シフトレジスタ１０２は、図２、３に示された直列／
並列レジスタ５５の部分を形成する。この直列／並列シ
フトレジスタ１０２は、メインメモリポート（図１の２
７）からデータビットを受け取る直列入力ライン１０３
を有し、且つメインメモリポート（図１の２７）へデー
タビットを転送するための直列データ出力ライン１０４
を有する。この直列／並列シフトレジスタ１０２は更に
、３つの別々の並列入力を含む。第１入力（Ｐ０）はメ
モリ９５のデータ出力バス９９に接続される。第２並列
入力（Ｐ１　）は３２の入力ラインを有するが、これら
の入力ラインはデータプロセッサポート（図１の２６）
からのデータビットを受け取るために単一ライン１０５
にみな結線されている。更に、この直列／並列シフトレ
ジスタ１０２は、メモリ８３のデータ出力バス８７に接
続されている第３の並列入力（Ｐ２　）を含む。
【００３３】図６を参照すると、直列／並列シフトレジ
スタ１０２の詳細な図が示されている。このレジスタ１
０２は、３２の遅延フリップフロップ１０６、１０７、
１０８及び、３２の４入力マルチプレクサ１０９、１１
０、１１１を含む。個々のマルチプレクサとそのそれぞ
れの遅延フリップフロップの組合せは、モトローラ社の
ＭＣＡ１００００（ＭＣＡ３）セルライブラリのＨ９４
５ラッチマクロと同様の「多重走査レジスタ」として知
られる。
【００３４】図５を再び参照すれば、メモリ８４とメモ
リ９６は、直列／並列シフトレジスタ１０２と同様な第
２の直列／並列シフトレジスタ１１３を通じて、同様の
方法で相互接続されている。集積回路８０に対する入力
及び出力リード数を減少させるため、この集積回路は、
図２、３に示されたデコーダ５６とその機能において同
様なデコーダ１１４を含む。
【００３５】クロッキング歪み（ｃｌｏｃｋｉｎｇ　ｓ
ｋｅｗｓ）の臨界性を減少させるため、集積回路８０は
集積回路に対する全ての制御及びアドレス入力のための
入力ラッチ１１５、１１６、１１７、１１８を含む。こ
れらのラッチは、各クロックサイクルの最初の半分の間
はそれらの入力を通過させ、そして各クロックサイクル
の第２の半分の間はそれらの入力状態を保持する。クロ
ックのサイクルの最後で、第１メモリ部分８３、８４の
データ出力は、遅延フリップフロップ９０、９４中にク
ロックされ、そしてデータが直列／並列レジスタ１０２
及び１１３内の遅延フリップフロップ中にクロックされ
る。クロックサイクルの第２の間はめったにデータを保
持しない入力ラッチと対照に、これらの遅延フリップフ
ロップは、クロックサイクルの最後にクロックエッジ上
にトリガされるエッジトリガ型デバイスである。
【００３６】図７を参照すれば、第２キャッシュ内のメ
モリの部分（図５の９５）の詳細な図が示されている。 メモリの部分は３２の１６×１ビットＣＭＯＳスタティ
ックＲＡＭ１２１、１２２、１２３、１２４を含む。Ｃ
ＭＯＳスタテッィクランダムアクセスメモリの構造が分
からない読者は、Ｈａｍｉｄ　ｐａｅｒｏｖｉ　等によ
って出願された、米国特許出願第０７／５０８，０８２
号（１９９０年４月１１日出願）を参照されたい。また
図７には、概して１２５で表示されたタイミングロジッ
クが示されており、このタイミングロジックは、アドレ
ス指定されるメモリ内の個々のメモリ素子のために、十
分な時間が経過した後にのみ、ライトイネイブル信号を
ＣＭＯＳスタテッィクＲＡＭメモリ１２１、１２２、１
２３、１２４が受け取ることを確実にするものである。 このタイミングロジックには、ＡＮＤゲート１２６と信
号遅延１２７を含む。例えば、この信号遅延は、ＣＭＯ
Ｓメモリ内のアドレスデコーダを通じて伝搬遅延を整合
するＣＭＯＳインバータの列である。
【００３７】図８を参照すれば、図５のアドレスデコー
ダ１１４とＥＣＬメモリ８３の詳細なブロック図が示さ
れている。デコーダ１１４は、５ビットのバイナリデコ
ーダを作るＡＮＤゲート１３１、１３２、１３３、１３
４の第１レベルを含む。このアドレスデコーダ１１４は
更に、データが、アドレス指定されたキャッシュブロッ
クセグメントの全ての３２のロケーションに同時に書き
込まれるよう、ＯＲゲート１３５、１３６、１３７及び
、１３８の第２レベルを含む。デコーダ１１４は更に、
書き込み動作の自己タイミングのためにＡＮＤゲートの
第３レベルを含む。ゲート１３９、１４０、１４１、１
４２のこの第３レベルは、第２の主張されていないクロ
ック位相の間にイネイブルされる。この主張されていな
いクロック位相は、最悪の場合の記憶セル書き込みタイ
ミングを許すように十分な持続時間でなければならない
。更に、この自己タイミングロジックは、書き込みイネ
イブルパルスがアドレスのデコード及びＥＣＬメモリ８
３内のアドレス指定されたメモリセルの選択にとって十
分な時間の後にのみ主張されることを確実にするようゲ
ート１４３と遅延１４４を含む。ＥＣＬメモリ８３は、
３２の２５６ビットメモリセル配列１４５、１４６、１
４７、１４８を含む。ＥＣＬメモリ配列の構造がわから
なければ、１９８９年２月３日に出願されたＧｕｇｌｉ
ｅｌｍｉ　等による米国特許第４，７１２，１９０　、
Ｇｒｕｎｄｍａｎｎ　等による米国特許第０７／３０６
，４４５を参照されたい。
【００３８】図７の第２メモリの部分と、図８の第１メ
モリの部分との違いは、図７の第２メモリへの書き込み
が常に、全ての第２メモリ配列１２１、１２２、１２３
、１２４に対して発生するということである。代替形態
では、図７の第２メモリの部分に図８のデコーダ１１７
と同様のアドレスデコーダが与えられ、全ての第２メモ
リ配列への書き込みをイネイブルし、あるいは第２メモ
リ配列の所定のものへの書き込みをイネイブルする。
【００３９】図９を参照すると、図５の集積回路を、相
補クロック信号の対により、あるいは単一クロック信号
によって、駆動することを可能とするクロック入力バッ
ファの図が示されている。この入力バッファは、ＮＰＮ
トランジスタ１７２、１７３を有する微分増幅器、ロー
ドレジスタ１７４、１７５の対、及び電流シンク１７６
を含む。この電流は、ＥＣＬインバータと同様のもので
あり、入力リード１７７、１７８上で受信された入力信
号を有する。
【００４０】バッファ１７１が、リード１７７、１７８
のいづれか１つのリード上の単一クロック入力信号によ
って駆動されるように、この入力バッファ１７１は更に
、クロック信号の高及び低レベル標準において値を有す
るバイアス電圧のソース１７９を含む。このバイアスソ
ース１７９は、それぞれレジスタ１８０及び１８１を通
じて、リード１７７及び１７８に接続されている。
【００４１】図１０を参照すると、図１の処理装置２２
からのリクエストを供給するために図２、３のキャッシ
ュコントローラ２８によって実行される制御列の流れ図
が示されている。キャッシュコントローラ２８は、その
入力信号とその現在の状態との組合せ論理機能として次
の状態と出力信号を決定する逐次状態マシーンである。 図示するため、これらの状態と組合せ論理を流れ図の形
態で示し、より明白に階層キャッシュの動作を記述する
ようにした。
【００４２】キャッシュコントローラ２８は、段階１８
１に示されているように、システムリセット信号に応答
し、最初の状態にエンターする。このリセット状態で、
キャッシュコントローラは、段階１８２において停止信
号を主張し、段階１８３でフラッシュ信号も主張する。 その後、段階１８４で、キャッシュコントローラは次の
サイクルを待つ。段階１８５で、停止信号が再び設定さ
れ、段階１８６で、キャッシュコントローラはフラッシ
ュを完了するに十分な付加的な複数サイクル待つ。これ
らの付加的なサイクルは、第２タグメモリ４６の比較的
に遅い応答により必要とされる。
【００４３】段階１８７において、新しいクロックサイ
クルの間にフラッシュ信号がクリアされ、段階１８８で
書き込み信号がクリアされる。段階１８９で、この停止
信号がクリアされ、そして段階１９０で、この選択信号
が１つに設定され、こうして直列／並列レジスタ（図２
、３の５５）は、データプロセッサからいづれかのロン
グワードを受け取るであろう。このクロックサイクルに
おいて、階層キャッシュは、データプロセッサからの第
１リクエスト（あるいはフラッシュの後の第１リクエス
ト）に応答するであろう。この第１リクエストが「ｎｏ
−ｏｐ　」あるいはフラッシュである場合、それは単に
無視されるだけである。この第１リクエストが書き込み
あるいは読み出しリクエストである時は、第１タグメモ
リがこのサイクルの間にアドレス指定され、第２タグメ
モリのアドレス動作がこのサイクルを開始し、書き込み
データがこのサイクルの最後に直列／並列レジスタから
検索されるであろう。段階１９１でキャッシュコントロ
ーラは次のサイクルを待つ。
【００４４】段階１９２で、キャッシュコントローラは
、前のデータ処理リクエストが読み出しあるいは書き込
みリクエストであったかどうかを調べる。もしそうでな
ければ、それはｎｏ−ｏｐ　あるいはフラッシュでなく
てはならない。この場合、段階１９３で、キャッシュコ
ントローラは書き込み信号をクリアし、第１タグ及び第
２データメモリ（それぞれ図２、３の４２、４１）間の
アドレスパイプライン内のなんらかの「バブル」（ｂｕ
ｂｂｌｅ）　を除去する。このようになんらかのバブル
を除去することにより、継続中の読み出しリクエストを
現在のサイクルの間に完了することができる。その後段
階１９４で、キャッシュコントローラは、データ処理装
置からの現在のリクエストがフラッシュであるかどうか
を調べる。もしそうであれば、キャッシュコントローラ
のための制御シーケンスは段階１８３にリターンし、上
で述べたフラッシュ動作を実行する。もしそうでなけれ
ば、制御列は段階１８９に返る。
【００４５】もし段階１９２でキャッシュコントローラ
が前のデータプロセッサリクエストが読み出しあるいは
書き込みリクエストであったことを発見した場合には、
段階１９５でそのキャッシュコントローラは図２、３の
レジスタ７１からの第１ヒット信号（図２、３のＨＩＴ
Ｐ）を点検し、前のサイクル間に第１タグメモリ（図２
、３の４２）にヒットが存在したがどうか判断する。 もしそうであれば、そのデータプロセッサを停止し、従
前の読み出しあるいは書き込みリクエストが完了され得
る前に第１キャッシュを回復する必要がある。このため
、キャッシュコントローラは段階１９６で書き込み信号
をセットし、段階１９７で停止信号をセットし、そして
階層キャッシュは、ＣＰＵからアドレスバス（図２、３
の３２）上に主張された現在のリクエストのアドレスの
代わりに、停止レジスタ（図２、３の４８）内に記憶さ
れているアドレスを用いるであろう。次の段階１９８で
は、所望のデータが第１キャッシュ内で見つかることを
確実にするために、図１１を参照して以下に記述された
ように、キャッシュコントローラは、多数の第１回復サ
イクルを実行する。その後、段階１９９では、所望のデ
ータが存在し、また出力レジスタ（図２、３の５１）内
で受け取られているので、この停止信号はクリアされ、
そしてデータプロセッサからのデータは、現在のサイク
ルの間に第１キャッシュに書き込まれることができる。 段階２００でキャッシュコントローラは、データプロセ
ッサからの従前のリクエストが、リフィルの間に前に了
知されたメインメモリからの読み出しリクエストである
かどうかを調べ（図１２の段階２４２）、この場合には
、制御列は段階１９４に返り、現在のリクエストがフラ
ッシュであるかを調べる。
【００４６】段階２０１で、キャッシュコントローラは
、従前のリクエストが読み出しあるいは書き込みリクエ
ストであるかどうかを判断する。従前のリクエストが書
き込みリクエストである場合、この書き込み信号は段階
２０２でセットされ、ヒットが段階１９５で発見された
時は段階１９６〜１９９が迂回されるような状態を処理
する。その後、段階２０３で、このＷＥＰＷ信号が主張
され、データプロセッサからのデータのロングワードが
直列／並列レジスタ５５から第１キャッシュのデータメ
モリ４１中に書き込まれる。
【００４７】段階２０１で、キャッシュコントローラが
、従前のリクエストが読み出しリクエストであることを
発見した場合には、キャッシュコントローラは段階２０
４において、書き込み信号がセットされていないかどう
かを調べる。これは、第１ヒットが段階１９５で発見さ
れ、段階１９６〜２００が迂回されたような場合に役立
つ。もし書き込み信号がセットされていなければ、所望
の読み出しデータはすでに出力レジスタ（図２、３の５
２）内にある。もしそうでなければ、読み出しデータは
次のサイクルの間に出力レジスタ（図２、３の５２）内
に現れ、そして段階２０６で、有効読み出しデータが次
のサイクルの間に了知される。例えば、段階２０５及び
２０６は、非同期セット及びリセット入力を有する遅延
型フリップフロップの目的で実行されることができる。 この場合、有効読み出しデータは、非同期セット入力を
使用して現在のサイクルの間に了知される。有効読み出
しデータは、現在のサイクルの間に遅延フリップフロッ
プの遅延入力上に論理１を主張することにより、次のサ
イクルの間に了知される。この遅延フリップフロップの
データ出力は、キャッシュコントローラのアックバス（
図２、３の３５）上のアック信号のビットであろう。い
づれの場合であっても、キャッシュコントローラのため
の制御列は、段階１９４に続く。
【００４８】図１１を参照すると、キャッシュコントロ
ーラが図１０の段階１９５において、第１キャッシュ内
のミスが発生したことを発見した場合の、第１キャッシ
ュを回復するための制御サイクルの流れ図が示されてい
る。言葉を変えて言えば、図１１の流れ図は、図１０の
ボックス１９８における段階を示すものである。図１１
の第１段階２１１において、キャッシュコントローラは
、最後のサイクルの間に第１タグメモリ（図２、３の４
２）でアドレス指定されたキャッシュブロックが変形さ
れたかどうかを調べる。これを行うため、キャッシュコ
ントローラは、図２、３のレジスタ７１からの変形信号
を観察する。もし変形された信号が主張された場合には
、キャッシュコントローラはまず初めにライトバック列
を実行し、そのアドレス指定されたキャッシュブロック
が所望のデータでリフィルされる前に、その変形された
データを第２キャッシュあるいはメインメモリ内にライ
トバックしなければならない。
【００４９】ライトバックを実行するため、段階２１２
でＳＥＬは２にセットされ、直列／並列レジスタ（図２
、３の５５）にその変形された内容を記録する。次の段
階２１３で、ＩＮＡＤＲは１にセットされ、第２キャッ
シュをアドレス指定するため変形されたキャッシュブロ
ックのアドレスを選択する。段階２１４で、キャッシュ
コントローラは、第２キャッシュがアクセスされるのに
十分な所定の複数サイクル待つ。次の段階２１５で、キ
ャッシュコントローラは、図２、３のレジスタ７２から
の第２ヒット信号（ＨＩＴＳ）を調べる。なぜなら、第
１キャッシュ内の変形信号が第２キャッシュからのリフ
ィル動作によってのみセットされるため、第２キャッシ
ュをアクセスする時はヒットが存在しているだろうから
である。したがって、もし第２キャッシュ内にヒットが
発生しなかった場合、段階２１６でそのキャッシュコン
トローラは、エラーを感知し、エラーコードをデータ処
理装置に返す。このエラーコードにより、例えば、デー
タプロセッサはメモリ故障を知覚し、現在のプログラム
の実行を終了させ、そしてキャッシュコトントローラを
リセットするのである。
【００５０】第２ヒットが段階２１５で発見された場合
、キャッシュコントローラはその後、その変形されたデ
ータを第２キャッシュのデータメモリ（図２、３の４５
）に書き込むことが出来る。このために、段階２１７で
、キャッシュコントローラはＷＥＳＤを１にセットする
。段階２１８で、キャッシュコントローラは、変形され
たビットを第２キャッシュのタグメモリ（図２、３の４
５）中に書き込むために、ＭＯＤＳを１にセットする。 その後段階２１９で、キャッシュコントローラは、２、
３サイクル待ち、そしてその書き込み動作を終了する。 最後に、段階２２０で、キャッシュコントローラはＷＥ
ＳＤとＭＯＤＳをクリアし、その書き込み動作を終了さ
せる。そして段階２２１で、キャッシュコントローラは
、ＩＮＡＤＲをクリアし、第１キャッシュをリフィルす
るため所望のデータのアドレスを用い、第２キャッシュ
をアドレス指定する。これでライトバック列は完了する
。
【００５１】リフィル列は段階２２２で開始する。キャ
ッシュコントローラは、第２キャッシュデータを直列／
並列レジスタ（図２、３の５５）中に転送するため、Ｓ
ＥＬを　　０にセットする。その後段階２２３で、キャ
ッシュコントローラは第２キャッシュをアクセスするた
めに複数サイクル待つ。次の段階２１４で、キャッシュ
コントローラは、第２キャッシュ内でヒットが発生した
かどうか調べる。もしヒットが発生してなければ、段階
２２５で、キャッシュコントローラはメインメモリデー
タを直列／並列レジスタ中に記録し、第１及び第２キャ
ッシュデータメモリ中にそれら直列／並列レジスタの内
容を書き込み、そして第１及び第２キャッシュそれら両
方のタグメモリ内の変形フラグをクリアするために、図
１２を参照して以下に詳細に述べるような多数の第２キ
ャッシュメモリ回復サイクルを実行する。
【００５２】第２キャッシュ内のヒットが段階２２４で
見つかった場合には、その後段階２１６で、キャッシュ
コントローラは、直列／並列レジスタ５５をデータ停止
レジスタ（図２、３の４９）内に保持されたなんらかの
書き込みデータでリフィルするため、ＳＥＬを１にセッ
トする。その後段階２１７で、キャッシュコントローラ
は現在のサイクルの間にＷＥＰＤを主張し、直列／並列
レジスタの内容を第１データメモリ（図２、３の４１）
に書き込み、そして第１タグメモリ（図２、３の４２）
内の変形フラグをクリアする。次のサイクルを待った後
、段階２２８で、キャッシュコントローラは段階２２９
でＷＥＰＤをクリアし、そして図１０の段階１９９に返
る。
【００５３】図１２を参照すれば、第２メモリを回復す
る段階の流れ図が示されている。これらの段階は、図１
１のボックス２２５に対応する。図１２の段階２３１で
、キャッシュコントローラは、ＯＵＴＡＤＲをクリアし
、読み出しアドレスをメインメモリ内に転送する。段階
２２２で、キャッシュコントローラは、第２キャッシュ
ブロック内の変形フラグがセットされたか調べる。もし
セットされていなければ、段階２２３で、キャッシュコ
ントローラはリフィルリクエストをメインメモリに対し
て送信する。そうでなければ、段階２３４で、キャッシ
ュコントローラはリフィル及びライトバックリクエスト
をメインメモリに送信し、段階２３５で、次のサイクル
内にキャッシュコントローラはＯＵＴＡＤＲを１にセッ
トし、その書き込みアドレスをメインメモリに転送する
。
【００５４】次の段階２１６で、キャッシュコントロー
ラは、メインメモリが所望のリフィルデータを転送した
ことを示しているメインメモリからのアックを待つ。こ
れに応答して、段階２１７でキャッシュコントローラは
直列／並列レジスタ（図２、３の５５）内の直列シフト
のためにＳＥＬを３にセットし、メインメモリと直列／
並列レジスタ間でデータを転送する。段階２３８で、キ
ャッシュコントローラはデータ転送を完了させるために
３２クロックサイクル待つ。その後、段階２３９で、キ
ャッシュコントローラは制御信号をセットし、そのデー
タ及びタグを第１及び第２キャッシュメモリそれら両方
に書き込む。特に、キャッシュコントローラはＷＥＳＤ
を１にセットし、ＷＥＳＴを１にセットし、ＷＥＰＤを
１にセットする。その後、段階２４０で、キャッシュコ
ントローラは次のサイクルを待つ。次のサイクルで、そ
のリフィルデータは第１メモリ４１中に書き込まれ、そ
の工程で出力レジスタ５２中に転送されるようになる。 それ故、段階２４１で、キャッシュコントローラはデー
タプロセッサからの従前のリクエストが読み出しリクエ
ストであるかどうかを調べる。もしそうならば、段階２
４２で、キャッシュコントローラはデータプロセッサに
対し、所望のデータが利用可能であることを了知する。
【００５５】第１メモリへの書き込みは完了したので、
段階２４３で、キャッシュコントローラはＷＥＰＤをク
リアする。しかしながら、第２キャッシュのリフィルに
は付加的な複数サイクルが費やされる。それ故、段階２
４３でキャッシュコントローラは複数サイクル待つ。そ
の後、データを第２キャッシュに書き込むための最後の
サイクルの間に、段階２４５で、キャッシュコントロー
ラはＳＥＬを１にセットし、段階２４６で次のサイクル
を待つ。これは、直列／並列レジスタがデータプロセッ
サからのなんらかの書き込みデータで記憶されるであろ
うことを確実なものとし、こうして書き込みリクエスト
を次のサイクルの間で実行することが可能となる。最後
に段階２１７で、キャッシュコントローラはＷＥＳＤを
クリアし、そして図１０の段階１９９に返る。
【００５６】図１３には、タグメモリに対する変形と、
階層キャッシュを２方向セット結合にするための関連回
路が示されている。２方向セット結合は、各アドレスは
２つのキャッシュブロックに直接的にマップされること
を意味する。これは、第１キャッシュ（図１の２４）と
第２キャッシュ（図１の２５）それぞれに対して、１つ
ではなく、データ別々にアドレス指定可能な２つのタグ
メモリをデータメモリに関連して、与えることによって
成される。例えば図１３には、データメモリ３０３と関
連するタグメモリ３０１及び３０２が示されている。デ
ータメモリ３０３は、図５の集積回路８０を組み合わせ
ることによって形成された第１あるいは第２データメモ
リのどちらかである。しかしながら、個々のタグメモリ
は、データメモリ３０３としてアドレス指定可能なブロ
ック数の半分しか有していないため、このデータメモリ
は付加的なアドレス入力ライン３０４を有する。このア
ドレス入力ライン３０４はキャッシュコントローラ３０
５からバンク選択信号（ＢＡＮＫ）を受け取る。
【００５７】メモリアクセスの間、キャッシュコントロ
ーラは、キャッシュメモリの個々の２つの「バンク」に
対するヒット信号を検査することにより、特定のアドレ
スに関連したデータを有するバンクを選択しなければな
らない。これらのタグメモリは、物理的に２つのバンク
に分割されている。なぜなら、それらを並列にアドレス
指定することが望ましいからである。このことは、デー
タメモリのアドレス指定にとってはあまり重要ではない
。なぜなら、データメモリのアドレス指定はタグメモリ
のアドレス動作とパイプラインで結ばれており、データ
メモリは所望のバンクが選択された後にアドレス指定さ
れ得るからである。
【００５８】タグ３０１のためのヒット信号は、タグ比
較器３０６によって与えられ、そしてタグメモリ３０２
のためのヒット信号は、タグ比較器３０７によって与え
られる。これらのヒット信号は共にレジスタ３０８で受
け取られ、そしてキャッシュコントローラ３０５に送信
される。タグメモリ３０１及び３０２はまた、個々のキ
ャッシュブロックに関連したタグを受けるために、それ
ぞれレジスタ３０９及び３１０を有する。ライトバック
動作の間、ライトバックされる変形されたデータに関連
するタグがマルチプレクサ３１１によって選択され、第
２キャッシュやメインメモリに通じるアドレスバス３１
２上に主張される。キャッシュがリフィルされたりある
いは変形されたデータを受け取ると、所定のバンクに対
するタグメモリだけが更新される。これは、バンク選択
信号（ＢＡＮＫ）を用いて、インバータ３１３、ＡＮＤ
ゲート３１４、３１５、３１６、３１７を使用すること
により、書き込みイネイブル信号（ＷＭ、ＷＥ）をデコ
ードすることによって実行される。
【００５９】特定のアドレスに直接マップされるキャッ
シュブロックの両方でミス発生した場合には、リフィル
を行うキャッシュブロックの１つを選択する必要がある
。このため、アドレス指定可能なメモリ３１８は、どの
キャッシュブロックが最後にリフィルされたかを覚える
。図１３の２方向結合キャッシュに対するキャッシュコ
ントローラの付加的な段階列が図１４の流れ図に示され
ている。第１段階３２１で、キャッシュコントローラは
所定のバンク内にヒットが存在するかどうかを調べる。 もしそうでなければ段階３２２において、キャッシュコ
ントローラは他のバンク内にヒットが存在しないかどう
かを調べる。もしそうならば、段階３２３で、キャッシ
ュコントローラはバンク選択信号を切換え、また書き込
みフラグを１にセットし、こうしてヒットが発生したバ
ンクを使用して、現在のサイクル内で読み出し及び書き
込みが実行されるであろう。もしタグメモリの両方にヒ
ットがなかった場合には、キャッシュブロックのうちの
１つはリフィルされなくてなならない。段階２３４で、
少なくとも最近リフィルされたキャッシュブロックを含
むバンクが選択され、そしてキャッシュリフィルサイク
ルが段階３２５で実行される。第１メモリのため、リフ
ィルサイクル３２５は例えば図１０の段階１９６〜２０
０を含む。
【００６０】このような観点で、単一の集積回路内に２
つのランダムアクセスメモリレベルを含む集積回路キャ
ッシュメモリについて述べる。メモリのこれら２つのレ
ベルは、多数の並列ラインを有するデータバスによって
相互接続されているが、これらのデータバスはその全体
が集積回路内に含まれる。これにより、非常に極度に高
いヒット率、とても少ない待ち時間、とても高速なアク
セス時間、それに、多数の集積回路をできるだけデータ
プロセッサに近接させて配置することができる濃密なパ
ッケージングを提供される。この集積回路のより好まし
い実施例において、ランダムアクセスのこれら２つのレ
ベルは、書き込みバッファ、リフィルバッファ、ライト
バックバッファとして、あるいはまた、メインメモリへ
の、またはメインメモリからの、データのライトバック
とリフィルとの交換のための直列／並列シフトレジスタ
として、選択的に動作できるように直列／並列バッファ
によって相互接続されている。それ故、この集積回路は
、階層キャッシュのデータパスを構成するに十分機能的
な素子であり、キャッシュ構成及びデータプロセッサシ
ステムに幅広く適用できるものである。
【図面の簡単な説明】
【図１】図１は、本願発明の階層キャシュを用いている
データ処理システムのブロック図である。
【図２】図２は、図１の階層キャッシュのブロック図で
ある。
【図３】図３は、図１の階層キャッシュのブロック図で
ある。
【図４】図４は、階層キャッシュを用いたタグメモリの
ブロック図である。
【図５】図５は、第１キャッシュメモリ及び、第２キャ
ッシュメモリの両方の部分を含む本願発明による集積回
路のブロック図である。
【図６】図６は、図５の集積回路内の第１キャッシュメ
モリを第２キャッシュメモリに相互接続するために用い
られる直列／並列シフトレジスタの図である。
【図７】図７は、図５の集積回路内の第２キャッシュメ
モリの部分の図である。
【図８】図８は、図５の集積回路内で使用されるアドレ
スデコーダと第２キャッシュメモリ部分の図である。
【図９】図９は、図５の集積回路をクロックするために
用いられる単一エンド型あるいは二重コンプリメンタリ
クロック信号の両方に可能である微分増幅器の形態をし
たクロック入力バッファの図である。
【図１０】図１０は、図１の階層キャッシュのための制
御論理の流れ図である。
【図１１】図１１は、第１ミスが発生した時に第１キャ
ッシュを回復させるために用いられる制御論理の流れ図
である。
【図１２】図１２は、第２ミスが発生した時に第２キャ
ッシュを回復させるために用いられる制御論理の流れ図
である。
【図１３】図１３は、図５の集積回路が、どのようにし
て両方向セット結合である階層キャッシュメモリ内で使
用されるかを示している図である。
【図１４】図１４は、図１３の両方向セット結合に使用
される付加的な制御論理の流れ図である。
【符号の説明】
２０　　データ処理システム ２１　　階層キャッシュ ２２　　データプロセッサ ２３　　メインメモリ ２４　　第１キャッシュ ２５　　第２キャッシュ ２６　　データプロセッサポート ２７　　メインメモリポート ２９　　オンチップキャッシュ ３０　　キャッシュコントローラ ３１　　リクエストバス ３２　　アドレスバス ３５　　アックバス ３３　　一方向データバス ３４　　一方向データバス ３６　　リクエストバス ４０　　アックバス ４１　　データメモリ ４２　　メモリ ４３　　比較器 ４５　　メモリ ４６　　メモリ ４７　　タグ比較器 ４８　　停止レジスタ ４９　　停止レジスタ ５０　　マルチプレクサ ５１　　マルチプレクサ ５８　　バイパスマルチプレクサ ５５　　直列／並列レジスタ ５６　　アドレスデコーダ ６１　　スタテッィクＲＡＭ ６２　　スタテッィクＲＡＭ ６３　　スタテッィクＲＡＭ ６４　　スタテッィクＲＡＭ ６６　　ＯＲゲート ６７　　ＡＮＤゲート ７１　　レジスタ ７２　　レジスタ ７５　　レジスタ ７６　　マルチプレクサ ８１　　第１キャッシュメモリ部分 ８２　　第２キャッシュメモリの部分 ８３　　ＥＣＬメモリ ８４　　ＥＣＬメモリ ８５　　アドレスバス ８９　　マルチプレクサ ９１　　３２ビットデータ入力バス ９２　　３２ビット出力バス ９５　　メモリ ９６　　メモリ ９７　　共通アドレスバス ９８　　３２ビットデータ入力バス ９９　　３２ビットデータ出力バス １０２　　直列／並列シフトレジスタ １０３　　直列入力ライン １０４　　直列データ出力ライン １０９　　４入力マルチプレクサ １１０　　４入力マルチプレクサ １１１　　４入力マルチプレクサ １１３　　直列／並列シフトレジスタ １１４　　デコーダ １１５　　入力ラッチ １１６　　入力ラッチ １１７　　入力ラッチ １１８　　入力ラッチ １２１　　ＣＭＯＳスタティックＲＡＭ１２２　　ＣＭ
ＯＳスタティックＲＡＭ１２３　　ＣＭＯＳスタティッ
クＲＡＭ１２４　　ＣＭＯＳスタティックＲＡＭ１３１
　　ＡＮＤゲート １３２　　ＡＮＤゲート １３３　　ＡＮＤゲート １３４　　ＡＮＤゲート １３５　　ＯＲゲート １３６　　ＯＲゲート １３７　　ＯＲゲート １３８　　ＯＲゲート １３９　　ゲート １４０　　ゲート １４５　　ビットメモリセル配列 １４６　　ビットメモリセル配列 １４７　　ビットメモリセル配列 １４８　　ビットメモリセル配列 １７１　　バッファ １７２　　ＮＰＮトランジスタ １７３　　ＮＰＮトランジスタ １７４　　ロードレジスタ １７５　　ロードレジスタ １７７　　入力リード １７８　　入力リード １７９　　バイアスソース １８０　　レジスタ １８１　　レジスタ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】　　階層キャッシュメモリにおいて、高速
    第１メモリメモリと、前記第１キャッシュメモリよりも
    より大きな記憶容量である低速第２キャッシュメモリと
    、データプロッサポートと、メインメモリポートと、前
    記第１キャッシュメモリを前記データプロセッサポート
    へ、前記第２キャッシュメモリを前記第１キャッシュメ
    モリへ、そして前記メインメモリポートを前記第２キャ
    ッシュメモリへ相互接続し、第２キャッシュメモリから
    第１キャッシュメモリへの、及び、メインメモリポート
    から第２キャッシュメモリへのデータパスを選択するデ
    ータパス選択手段を含むデータパス回路と、前記キャッ
    シュメモリ及び、第１キャッシュメモリに要求されたデ
    ータが存在しない場合に、要求されたデータを第２キャ
    ッシュメモリから第１キャッシュメモリへ転送し、第２
    キャッシュメモリに要求されたデータが存在しない場合
    に、要求されたデータをメインメモリから第２キャッシ
    ュメモリへ転送する前記データパス選択手段とに接続さ
    れた制御手段とを備え、この階層キャッシュメモリは複
    数の集積回路を含み、個々の前記集積回路は、第１キャ
    ッシュメモリの部分、第１キャッシュメモリの前記部分
    よりもより大きな記憶容量を持つ第２キャッシュメモリ
    の部分、第１及び第２キャッシュメモリの前記部分を相
    互接続するデータパス回路の部分、及び第１キャッシュ
    メモリの前記部分から第２キャッシュメモリの前記部分
    への、メインメモリポートから前記第２キャッシュメモ
    リの部分へのデータパスを選択するデータパス選択手段
    の部分とを含むことを特徴とするメモリ。
  2. 【請求項２】請求項１記載の階層キャッシュメモリにお
    いて、前記データパス選択手段は更に、データプロセッ
    サポートから前記第１キャッシュメモリへの、前記第１
    キャッシュメモリから前記第２キャッシュメモリへの及
    び、前記第２キャッシュメモリから前記メインメモリポ
    ートへのデータパスを選択する手段を含み、前記制御手
    段は更に、第１キャッシュメモリ内の前記データロケー
    ションから第２キャッシュメモリへ変形されたデータを
    転送することによって第１キャッシュメモリ内のデータ
    ロケーションが必要とされた場合に、及び第２キャッシ
    ュメモリ内の前記データロケーションから前記メインメ
    モリへ変形されたデータを転送することによって第２キ
    ャッシュメモリ内のデータロケーションが必要とされた
    場合に、ライトバック動作を実行する手段を含み、個々
    の前記集積回路内のデータ選択手段の前記部分は、前記
    データプロセッサポートから第１キャッシュメモリの前
    記部分への、第１キャッシュメモリの前記部分から前記
    第２キャッシュメモリへの、及び第２キャッシュメモリ
    の前記部分から前記メインメモリポートへのデータパス
    を選択する前記手段の部分を含むメモリ。
  3. 【請求項３】　　請求項２記載の階層キャッシュメモリ
    において、前記データパス選択手段は、前記第２キャッ
    シュメモリのデータ出力ラインにに接続された第１並列
    データ入力、前記データプロセッサポートに接続された
    第２並列データ入力、前記第１キャッシュメモリのデー
    タ出力ラインに接続された第３並列データ入力、前記第
    １キャッシュメモリのデータ入力ラインと前記第２キャ
    ッシュメモリのデータ入力ラインに並列に接続された並
    列データ出力、前記メインメモリに接続された直列デー
    タ入力及び、前記メインメモリポートに接続された直列
    データ出力を有する直列／並列シフトレジスタを含む階
    層キャッシュメモリ。
  4. 【請求項４】　　請求項２記載の階層キャッシュメモリ
    において、前記データパス回路は更に、前記データプロ
    セッサポートに接続されたデータ出力ライン、前記第１
    キャッシュメモリのデータ出力ラインに接続されたより
    多数のデータ入力ライン、及びアドレスラインに接続さ
    れた選択制御入力を有するマルチプレクサを含むメモリ
    。
  5. 【請求項５】　　請求項４記載の階層キャッシュメモリ
    において更に、前記アドレスラインに接続された入力、
    及び前記第１キャッシュメモリの書き込みイネイブル入
    力に接続された出力とを有するデコーダを備えるメモリ
    。
  6. 【請求項６】　　請求項１記載の階層キャッシュメモリ
    において更に、第１メモリのアドレス入力を第２メモリ
    の個々のアドレス入力に並列に接続するアドレスライン
    を有するアドレスバスを備えるメモリ。
  7. 【請求項７】　　請求項１記載の階層キャッシュメモリ
    において更に、前記第１キャッシュメモリは、ＥＣＬメ
    モリ素子を備え、前記第２キャッシュメモリはＭＯＳ−
    ＦＥＴ素子を備えるメモリ。
  8. 【請求項８】　　請求項７記載の階層キャッシュメモリ
    において更に、前記ＭＯＳ−ＦＥＴメモリ素子はスタテ
    ッィクＣＭＯＳメモリ素子であるメモリ。
  9. 【請求項９】　　集積回路において、高速ランダムアク
    セス第１メモリと、前記第１メモリより大きな記憶容量
    の低速ランダムアクセス第２メモリと、第１データポー
    トと、第２データポートと、前記第１メモリを前記第１
    データポートへ、前記第２メモリを前記第１メモリへ、
    及び前記第２データポートを前記第２メモリへ相互接続
    し、第２メモリから第１メモリへデータを転送するため
    の前記第２メモリから前記第１メモリへの、及び第２デ
    ータポートから第２メモリへデータを転送するための第
    ２データポートから第２メモリへのデータパスを選択す
    るデータパス選択手段を含むデータパス回路とを含むこ
    とを特徴とする集積回路。
  10. 【請求項１０】　　請求項９記載の集積回路において、
    前記データパス選択手段は更に、前記第１データポート
    から第１メモリへデータを転送するための前記第１デー
    タポートから前記第１メモリへの、前記第１メモリから
    前記第２メモリへデータを転送するための前記第１メモ
    リから前記第２メモリへの、及び前記第２メモリから前
    記第２データポートへデータを転送するための前記第２
    メモリから前記第２データポートへのデータパスを選択
    する手段を含む回路。
  11. 【請求項１１】　　請求項１０記載の集積回路において
    、前記データパス選択回路は、前記第２メモリのデータ
    出力ラインに接続された第１並列データ入力、前記デー
    タプロセッサポートに接続された第２並列データ入力、
    前記第２メモリのデータ出力ラインに接続された第３並
    列データ入力、前記第１メモリのデータ入力ラインと前
    記第２メモリのデータ入力ラインに並列に接続された並
    列データ出力、前記第２データポートに接続された直列
    データ入力及び、前記第２データポートに接続された直
    列データ出力を有する直列／並シフトレジスタを含む集
    積回路。
  12. 【請求項１２】　　請求項１１記載の集積回路において
    、更に、前記データパス回路は更に、前記第１データポ
    ートに接続されたデータ出力ラインを有するマルチプレ
    クサ、前記第１メモリの出力ラインに接続されたより多
    数のデータ入力ライン及び、アドレスラインに接続され
    た選択制御入力とを含む集積回路。
  13. 【請求項１３】　　請求項１２記載の集積回路において
    、更に、前記アドレスラインに接続された入力を有する
    デコーダ及び、前記第１メモリの書き込みイネイブル入
    力に接続された出力とを備える集積回路。
  14. 【請求項１４】　　請求項９記載の集積回路において、
    更に、第１メモリのアドレス入力を個々の第２メモリの
    アドレス入力に並列に接続するアドレスラインを有する
    アドレスバスを備える集積回路。
  15. 【請求項１５】　　請求項９記載の集積回路において、
    更に、アドレス及び制御信号のための入力リードと、ク
    ロックラインに並列に接続されたクロック入力、前記入
    力リードに接続されたデータ入力及び、アドレス及び前
    記第１及び第２メモリ及び前記選択手段に接続されたデ
    ータ出力を有する通過／保持ラッチとを備え、前記デー
    タパス回路は、前記第１メモリのデータ出力に接続され
    たデータ入力、前記第１データポートに接続されたデー
    タ出力及び、前記通過／保持ラッチのクロック入力に並
    列に前記クロックラインと接続されたクロック入力を有
    し、そうして前記ラッチは主張されたクロック状態の間
    前記アドレス及び制御信号を保持し、前記エッジトリガ
    型フリップフロップはクロック転送の間に前記主張され
    たクロック状態から主張されないクロック状態に状態を
    変化させる少なくとも１つのエッジトリガ型フリップフ
    ロップを含む集積回路。
  16. 【請求項１６】　　請求項９記載の集積回路において、
    更に、前記データパス回路は、クロック信号と同期して
    データを転送する手段を含み、前記集積回路は更に、前
    記クロック信号を与える出力を有し、また２つの個々の
    入力リードに接続された微分入力と、少なくとも前記入
    力リードの１つに接続されたバイアス電圧源をも有する
    クロック入力バッファをも備え、そうして相補クロッキ
    ング信号の対あるいは、単一クロッキング信号のいづれ
    かを受け入れ、データを転送するための前記手段を同期
    するクロック入力リードを与える集積回路。
  17. 【請求項１７】　　請求項９記載の集積回路において、
    前記第１メモリはＥＣＬメモリ素子を含み、前記第２メ
    モリはＣＭＯＳメモリ素子を含む集積回路。
  18. 【請求項１８】　　集積回路において、複数のアドレス
    入力、複数のデータ入力、複数のデータ出力及び、複数
    の書き込みイネイブル入力を有する高速ランダムアクセ
    ス第１メモリと、複数のアドレス入力、複数のデータ入
    力及び、複数のデータ出力を有する前記第１メモリより
    もより大きな記憶容量の低速ランダムアクセス第２メモ
    リと、少なくとも１つのデータ入力と少なくとも１つの
    データ出力ラインを含む第１データポートと、少なくと
    も１つのデータ入力ラインと少なくとも１つのデータ出
    力ラインとを含む第２データポートと、前記第１メモリ
    のアドレス入力を前記第２メモリの前記アドレス入力の
    １つ１つに並列に接続するアドレスラインと、選択制御
    回路、前記第１メモリのデータ出力に接続されたデータ
    入力及び、前記第１データポートの前記データ出力ライ
    ンに接続された少なくとも１つのデータ出力を有するマ
    ルチプレクサと、前記マルチプレクサの選択制御入力と
    並列に接続された入力と、前記第２メモリの前記書き込
    み入力の１つ１つに接続された出力を有するデコーダと
    、前記第１メモリのデータ入力と前記第２メモリのデー
    タ入力に並列に接続された並列データ出力、前記第２メ
    モリのデータ出力に接続された並列データ入力、前記第
    １データポートの前記データ入力ラインに接続された第
    ２並列データ入力、前記第２メモリのデータ出力に接続
    された第３並列データ入力、前記第２データポートのデ
    ータ入力ラインに接続された直列データ入力及び、前記
    第２データポートのデータ出力ラインに接続された直列
    データ出力を有する直列／並列シフトレジスタを備える
    ことを特徴とする集積回路。
  19. 【請求項１９】　　請求項１８記載の集積回路において
    、更に、アドレス及び制御信号のための入力リードと、
    クロックラインに並列に接続されたクロック入力、前記
    入力リードの１つ１つに接続されたデータ入力、及び前
    記第１及び第２メモリのアドレス及び制御入力及び前記
    選択手段に接続されたデータ出力と、前記マルチプレク
    サのデータ出力に接続されたデータ入力、前記第１デー
    タポートに接続されたデータ出力及び、前記クロックラ
    インに前記通過／保持ラッチのクロック入力と並列に接
    続されたクロック入力とを有する少なくとも１つのエッ
    ジトリガ型フリップフロップと、前記クロックラインに
    接続された出力を有し、また２つの個々の入力リードに
    接続された微分入力と、前記入力リードの少なくとも１
    つに接続されたバイアス電圧源をも有するクロック入力
    バッファを備えることを特徴とする集積回路。
  20. 【請求項２０】　　請求項１８記載の集積回路において
    、前記第１メモリは実質的にＥＣＬ論理素子からなり、
    前記第２メモリは実質的にＣＭＯＳ論理素子からなる集
    積回路。
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