JPH07129456A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH07129456A JPH07129456A JP5270963A JP27096393A JPH07129456A JP H07129456 A JPH07129456 A JP H07129456A JP 5270963 A JP5270963 A JP 5270963A JP 27096393 A JP27096393 A JP 27096393A JP H07129456 A JPH07129456 A JP H07129456A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bus
- write
- cycle
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】システムコントローラのピン数の増加を招くこ
と無く、ＣＰＵのメモリライトサイクルの高速化を図
る。 【構成】ＣＰＵ２１のプロセッサバス３１には、メイン
メモリ２２とシステムコントローラ２３のライトバッフ
ァ２３２が並列に接続されており、プロセッサバス３１
上に出力されたＣＰＵ２１からのメモリライトデータは
メモリ２２に送られると共に、ライトバッファ２３２に
保持される。ＣＰＵ２１のバスサイクルは実際のメモリ
ライトアクセスの完了前に終結され、終結後はライトバ
ッファ２３２のデータを利用してアクセスが行われる。
したがって、ＣＰＵ２１のバスサイクルに挿入すべきウ
エイト数を低減でき、ＣＰＵ２１のバスサイクルをゼロ
ウエイトで実行させることも可能となる。また、メモリ
アクセス専用のメモリデータバスを使用してないので、
ハードウェア構成の簡単化を実現できる。
と無く、ＣＰＵのメモリライトサイクルの高速化を図
る。 【構成】ＣＰＵ２１のプロセッサバス３１には、メイン
メモリ２２とシステムコントローラ２３のライトバッフ
ァ２３２が並列に接続されており、プロセッサバス３１
上に出力されたＣＰＵ２１からのメモリライトデータは
メモリ２２に送られると共に、ライトバッファ２３２に
保持される。ＣＰＵ２１のバスサイクルは実際のメモリ
ライトアクセスの完了前に終結され、終結後はライトバ
ッファ２３２のデータを利用してアクセスが行われる。
したがって、ＣＰＵ２１のバスサイクルに挿入すべきウ
エイト数を低減でき、ＣＰＵ２１のバスサイクルをゼロ
ウエイトで実行させることも可能となる。また、メモリ
アクセス専用のメモリデータバスを使用してないので、
ハードウェア構成の簡単化を実現できる。
Description
【０００１】
【産業上の利用分野】この発明は、例えばパーソナルコ
ンピュータ等のコンピュータシステムに関し、特にＣＰ
Ｕによって実行されるメモリライトサイクルの高速化に
適したコンピュータシステムに関する。
ンピュータ等のコンピュータシステムに関し、特にＣＰ
Ｕによって実行されるメモリライトサイクルの高速化に
適したコンピュータシステムに関する。
【０００２】
【従来の技術】近年、携行が容易でバッテリにより動作
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。この種のパーソナルコンピュータにおいては動作速
度の高速化が望まれており、最近では、米インテル社に
より製造販売されているマイクロプロセッサｉ４８６
（登録商標）のように、大規模なキャッシュを内蔵する
マイクロプロセッサがＣＰＵとして使用され始めてい
る。
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。この種のパーソナルコンピュータにおいては動作速
度の高速化が望まれており、最近では、米インテル社に
より製造販売されているマイクロプロセッサｉ４８６
（登録商標）のように、大規模なキャッシュを内蔵する
マイクロプロセッサがＣＰＵとして使用され始めてい
る。
【０００３】キャッシュ内蔵のマイクロプロセッサをＣ
ＰＵとして使用した場合には、メインメモリのアクセス
回数を減らすことができ、ある程度はシステムの動作性
能の向上を図ることができる。
ＰＵとして使用した場合には、メインメモリのアクセス
回数を減らすことができ、ある程度はシステムの動作性
能の向上を図ることができる。
【０００４】しかしながら、ＣＰＵがキャッシュを内蔵
していてもメインメモリに対するアクセスが無くなるわ
けではなく、キャッシュミスが発生したときには、ＣＰ
Ｕがメモリリード／メモリライトサイクルを実行するこ
とが必要とされる。このため、システム性能を向上させ
るためには、実際には、ＣＰＵによるメモリリード／メ
モリライトサイクルの実行速度を早めることが必要不可
欠となる。
していてもメインメモリに対するアクセスが無くなるわ
けではなく、キャッシュミスが発生したときには、ＣＰ
Ｕがメモリリード／メモリライトサイクルを実行するこ
とが必要とされる。このため、システム性能を向上させ
るためには、実際には、ＣＰＵによるメモリリード／メ
モリライトサイクルの実行速度を早めることが必要不可
欠となる。
【０００５】特に、ｉ４８６をＣＰＵとして使用するシ
ステムにおいては、そのシステム性能はメモリライトサ
イクルの実行速度に大きく影響される。なぜなら、ｉ４
８６ＣＰＵのキャッシュはライトスルーキャッシュであ
るため、メモリライトサイクルはメモリリードサイクル
よりも頻繁に発生するためである。このため、メモリラ
イトサイクルの実行速度を向上させると、結果的にシス
テム性能の大幅な向上を図ることができる。
ステムにおいては、そのシステム性能はメモリライトサ
イクルの実行速度に大きく影響される。なぜなら、ｉ４
８６ＣＰＵのキャッシュはライトスルーキャッシュであ
るため、メモリライトサイクルはメモリリードサイクル
よりも頻繁に発生するためである。このため、メモリラ
イトサイクルの実行速度を向上させると、結果的にシス
テム性能の大幅な向上を図ることができる。
【０００６】ところが、メインメモリを構成するダイナ
ミックＲＡＭのアクセス速度は、ｉ４８６ＣＰＵの動作
速度よりもかなり遅いのが普通である。このため、メモ
リライトサイクルを実行する度に、ｉ４８６ＣＰＵのバ
スサイクルにウエイトが挿入されることになる。以下、
ｉ４８６ＣＰＵを利用した従来の典型的なコンピュータ
システムを例にとって、メモリライトサイクルの動作タ
イミングを説明する。
ミックＲＡＭのアクセス速度は、ｉ４８６ＣＰＵの動作
速度よりもかなり遅いのが普通である。このため、メモ
リライトサイクルを実行する度に、ｉ４８６ＣＰＵのバ
スサイクルにウエイトが挿入されることになる。以下、
ｉ４８６ＣＰＵを利用した従来の典型的なコンピュータ
システムを例にとって、メモリライトサイクルの動作タ
イミングを説明する。
【０００７】図６に示されているように、従来のシステ
ムにおいては、ＣＰＵ１１のプロセッサバスにメインメ
モリ１２が接続されており、メモリライトデータはプロ
セッサバスを介してＣＰＵ１１からメインメモリ１２に
転送される。メインメモリ１２のライトアクセス制御
は、システムコントローラ１３によって実行される。シ
ステムコントローラ１３は、メモリ１２のライトアクセ
ス動作が終了するまで、レディー信号ＲＤＹ＃によって
ＣＰＵ１１のバスサイクルを引き伸ばす。ここで、記号
＃は負論理を示す。
ムにおいては、ＣＰＵ１１のプロセッサバスにメインメ
モリ１２が接続されており、メモリライトデータはプロ
セッサバスを介してＣＰＵ１１からメインメモリ１２に
転送される。メインメモリ１２のライトアクセス制御
は、システムコントローラ１３によって実行される。シ
ステムコントローラ１３は、メモリ１２のライトアクセ
ス動作が終了するまで、レディー信号ＲＤＹ＃によって
ＣＰＵ１１のバスサイクルを引き伸ばす。ここで、記号
＃は負論理を示す。
【０００８】この図６のシステムにおいて、メモリ１２
をＤＲＡＭページモードでライトアクセスした場合の動
作タイミングは図７の通りである。図７において、バス
サイクルＡは、メモリ１２をページモードでライトアク
セスする最初のサイクルである。このバスサイクルＡに
おいては、Ｔ１ステートの期間にＣＰＵ１１からアドレ
スストローブ信号ＡＤＳ＃とアドレスとがプロセッサバ
ス上に出力され、アドレスがシステムコントローラ１３
に送られる。
をＤＲＡＭページモードでライトアクセスした場合の動
作タイミングは図７の通りである。図７において、バス
サイクルＡは、メモリ１２をページモードでライトアク
セスする最初のサイクルである。このバスサイクルＡに
おいては、Ｔ１ステートの期間にＣＰＵ１１からアドレ
スストローブ信号ＡＤＳ＃とアドレスとがプロセッサバ
ス上に出力され、アドレスがシステムコントローラ１３
に送られる。
【０００９】Ｔ１ステートに後続する最初のＴ２ステー
トでは、ＣＰＵ１１によってメモリライトデータがプロ
セッサバス上に出力され初めると共に、システムコント
ローラ１３によってローアドレスストローブＲＡＳ＃が
アクティブに設定されてメモリ１２にローアドレスが与
えられる。
トでは、ＣＰＵ１１によってメモリライトデータがプロ
セッサバス上に出力され初めると共に、システムコント
ローラ１３によってローアドレスストローブＲＡＳ＃が
アクティブに設定されてメモリ１２にローアドレスが与
えられる。
【００１０】第２のＴ２ステートでは、システムコント
ローラ１３によってライトイネーブル信号ＷＥ＃がアク
ティブイブに設定されると共に、カラムアドレスストロ
ーブＣＡＳ＃がアクティブに設定されてメモリ１２にカ
ラムアドレスが与えられる。これによって、メモリ１２
のライトアクセス動作が開始される。
ローラ１３によってライトイネーブル信号ＷＥ＃がアク
ティブイブに設定されると共に、カラムアドレスストロ
ーブＣＡＳ＃がアクティブに設定されてメモリ１２にカ
ラムアドレスが与えられる。これによって、メモリ１２
のライトアクセス動作が開始される。
【００１１】一般に、ＤＲＡＭのライトアクセスにおい
ては、ＣＡＳ＃の立下りまでにデータを確定し、ＣＡＳ
＃の立下りからある一定のデータホールド時間（ＴＤ
Ｈ）だけ、ライトデータを維持する必要がある。このデ
ータホールド時間（ＴＤＨ）は通常１〜１．５クロック
サイクル程度であるので、メモリ１２のライトアクセス
は第２のＴ２ステートでは終了せず、第３のＴ２ステー
トにまで及ぶ。このため、最初のバスサイクルＡでは、
ＣＰＵ１１は２ウェイトで動作され、バスサイクルＡは
全体で４クロックサイクルとなる。
ては、ＣＡＳ＃の立下りまでにデータを確定し、ＣＡＳ
＃の立下りからある一定のデータホールド時間（ＴＤ
Ｈ）だけ、ライトデータを維持する必要がある。このデ
ータホールド時間（ＴＤＨ）は通常１〜１．５クロック
サイクル程度であるので、メモリ１２のライトアクセス
は第２のＴ２ステートでは終了せず、第３のＴ２ステー
トにまで及ぶ。このため、最初のバスサイクルＡでは、
ＣＰＵ１１は２ウェイトで動作され、バスサイクルＡは
全体で４クロックサイクルとなる。
【００１２】以降のバスサイクルＢ，Ｃにおいては、ロ
ーアドレスは変化せず、カラムアドレスだけが変化す
る。このため、バスサイクルＡよりも１クロックサイク
ル分早くバスサイクルが終了される。それでも、ＣＰＵ
１１はゼロウエイトではなく、１ウェイトで動作されて
いる。
ーアドレスは変化せず、カラムアドレスだけが変化す
る。このため、バスサイクルＡよりも１クロックサイク
ル分早くバスサイクルが終了される。それでも、ＣＰＵ
１１はゼロウエイトではなく、１ウェイトで動作されて
いる。
【００１３】バスサイクルＤは、ページミスの発生によ
ってロウアドレスの値を変化させる必要が生じた場合の
バスサイクルである。この場合、メモリ１２のＲＡＳ＃
入力ピンをプリチャージするためのサイクルが余分に必
要となり、バスサイクルＡよりもさらに多くのウエイト
が挿入されることになる。
ってロウアドレスの値を変化させる必要が生じた場合の
バスサイクルである。この場合、メモリ１２のＲＡＳ＃
入力ピンをプリチャージするためのサイクルが余分に必
要となり、バスサイクルＡよりもさらに多くのウエイト
が挿入されることになる。
【００１４】このタイミングチャートからも分かるよう
に、ｉ４８６ＣＰＵのメモリライトサイクルにおいては
必ず１以上のウエイトが挿入されることになる。したが
って、ｉ４８６ＣＰＵを利用した従来のコンピュータシ
ステムでは、そのｉ４８６ＣＰＵの性能を十分に活かす
ことができず、システム性能の向上が困難であった。
に、ｉ４８６ＣＰＵのメモリライトサイクルにおいては
必ず１以上のウエイトが挿入されることになる。したが
って、ｉ４８６ＣＰＵを利用した従来のコンピュータシ
ステムでは、そのｉ４８６ＣＰＵの性能を十分に活かす
ことができず、システム性能の向上が困難であった。
【００１５】そこで、最近では、ＣＰＵ１１のメモリラ
イトサイクルを短縮するために、プロセッサバスとメモ
リ１２との間にデータトランシーバを介在させるシステ
ム構成や、システムコントローラ１３とメモリ１２間に
メモリアクセス専用のメモリデータバスを設けるシステ
ム構成が考えられている。
イトサイクルを短縮するために、プロセッサバスとメモ
リ１２との間にデータトランシーバを介在させるシステ
ム構成や、システムコントローラ１３とメモリ１２間に
メモリアクセス専用のメモリデータバスを設けるシステ
ム構成が考えられている。
【００１６】前者のシステムにおいては、トランシーバ
によってプロセッサバスとメモリ１２が分離される。こ
のため、トランシーバにＣＰＵ１１のライトデータが転
送された後はプロセッサバスをメモリアクセスから解放
することができ、ＣＰＵ１１のメモリライトサイクルを
短縮することが可能となる。
によってプロセッサバスとメモリ１２が分離される。こ
のため、トランシーバにＣＰＵ１１のライトデータが転
送された後はプロセッサバスをメモリアクセスから解放
することができ、ＣＰＵ１１のメモリライトサイクルを
短縮することが可能となる。
【００１７】しかしながら、その反面、データトランシ
ーバを設ける分だけ部品点数が増加されるという欠点が
生じる。部品点数の増加は、パーソナルコンピュータの
コストアップを引き起こす大きな要因となる。
ーバを設ける分だけ部品点数が増加されるという欠点が
生じる。部品点数の増加は、パーソナルコンピュータの
コストアップを引き起こす大きな要因となる。
【００１８】さらに、メモリリードサイクルにおいて
は、トランシーバが介在する分だけ、メモリからプロセ
ッサバスへのリードデータの転送に遅れが生じる欠点も
ある。後者においては、プロセッサバスとメモリデータ
バスが独立しているので、部品点数の増加を招くこと無
く、ＣＰＵ１１のメモリライトサイクルを短縮すること
が可能となる。
は、トランシーバが介在する分だけ、メモリからプロセ
ッサバスへのリードデータの転送に遅れが生じる欠点も
ある。後者においては、プロセッサバスとメモリデータ
バスが独立しているので、部品点数の増加を招くこと無
く、ＣＰＵ１１のメモリライトサイクルを短縮すること
が可能となる。
【００１９】しかしながら、システムコントローラにメ
モリデータバスのバス幅に対応した数のデータピン、例
えば３２本ものデータピンを追加する必要が生じるとい
う欠点が招かれる。このようなピン数の増加は、システ
ムコントローラ１３を１チップＬＳＩで実現する上で実
際上大きな弊害となる。
モリデータバスのバス幅に対応した数のデータピン、例
えば３２本ものデータピンを追加する必要が生じるとい
う欠点が招かれる。このようなピン数の増加は、システ
ムコントローラ１３を１チップＬＳＩで実現する上で実
際上大きな弊害となる。
【００２０】
【発明が解決しようとする課題】従来では、メモリのア
クセス速度がＣＰＵの動作速度に比し遅いことから、メ
モリライトサイクルにおいてＣＰＵをゼロウエイトで動
作させることができなかった。このため、ｉ４８６ＣＰ
Ｕのようにメモリライトサイクルが頻繁に必要とされる
ＣＰＵを利用した場合には、メモリライトサイクルの度
にウエイトが挿入され、ｉ４８６ＣＰＵの性能に見合っ
たシステム性能を実現することが困難であった。
クセス速度がＣＰＵの動作速度に比し遅いことから、メ
モリライトサイクルにおいてＣＰＵをゼロウエイトで動
作させることができなかった。このため、ｉ４８６ＣＰ
Ｕのようにメモリライトサイクルが頻繁に必要とされる
ＣＰＵを利用した場合には、メモリライトサイクルの度
にウエイトが挿入され、ｉ４８６ＣＰＵの性能に見合っ
たシステム性能を実現することが困難であった。
【００２１】また、プロセッサバスとメモリを分離する
構成を採用すると、部品点数の増加や、システムコント
ローラのピン数の増加という弊害が発生する。これは、
コンピュータのコストアップを引き起こす。
構成を採用すると、部品点数の増加や、システムコント
ローラのピン数の増加という弊害が発生する。これは、
コンピュータのコストアップを引き起こす。
【００２２】この発明はこのような点に鑑みてなされた
もので、部品点数の増加やシステムコントローラのピン
数の増加を招くこと無く、簡単な構成で、ＣＰＵによる
メモリライトサイクルを高速化することができるコンピ
ュータシステムを提供することを目的とする。
もので、部品点数の増加やシステムコントローラのピン
数の増加を招くこと無く、簡単な構成で、ＣＰＵによる
メモリライトサイクルを高速化することができるコンピ
ュータシステムを提供することを目的とする。
【００２３】
【課題を解決するための手段および作用】この発明によ
るコンピュータシステムは、所定のバスサイクルによっ
てメモリリード／メモリライトサイクルを実行するＣＰ
Ｕと、このＣＰＵに接続されたバスと、このバスに接続
されたメモリと、前記バスおよび前記メモリに接続さ
れ、前記メモリを制御するメモリ制御手段とを具備し、
このメモリ制御手段は、前記バスに前記メモリと並列に
接続され、メモリライトサイクルにおいて前記バスを介
して前記ＣＰＵから前記メモリに転送されるライトデー
タを保持するライトバッファと、前記メモリライトサイ
クルにおいて前記メモリをライトアクセスし、前記バス
上のライトデータを前記メモリに書き込むアクセス制御
手段と、前記ライトバッファによる前記ライトデータの
保持に応答して、前記ＣＰＵによるメモリライトサイク
ルの実行を終結させる手段と、このメモリライトサイク
ルの終結に応答して前記ライトバッファのライトデータ
を前記バスに出力し、前記アクセス制御手段による前記
メモリのライトアクセスが完了するまで前記ライトデー
タを前記メモリに継続して供給する手段とを具備するこ
とを特徴とする。
るコンピュータシステムは、所定のバスサイクルによっ
てメモリリード／メモリライトサイクルを実行するＣＰ
Ｕと、このＣＰＵに接続されたバスと、このバスに接続
されたメモリと、前記バスおよび前記メモリに接続さ
れ、前記メモリを制御するメモリ制御手段とを具備し、
このメモリ制御手段は、前記バスに前記メモリと並列に
接続され、メモリライトサイクルにおいて前記バスを介
して前記ＣＰＵから前記メモリに転送されるライトデー
タを保持するライトバッファと、前記メモリライトサイ
クルにおいて前記メモリをライトアクセスし、前記バス
上のライトデータを前記メモリに書き込むアクセス制御
手段と、前記ライトバッファによる前記ライトデータの
保持に応答して、前記ＣＰＵによるメモリライトサイク
ルの実行を終結させる手段と、このメモリライトサイク
ルの終結に応答して前記ライトバッファのライトデータ
を前記バスに出力し、前記アクセス制御手段による前記
メモリのライトアクセスが完了するまで前記ライトデー
タを前記メモリに継続して供給する手段とを具備するこ
とを特徴とする。
【００２４】このコンピュータシステムにおいては、メ
モリとライトバッファがバスに並列に接続されている。
メモリライトサイクルでは、アクセス制御手段によって
メモリがライトアクセスされ、ＣＰＵからメモリに転送
されるライトデータの書き込みが開始される。このバス
上のライトデータは、ライトバッファにも転送されてお
りそこで保持される。ライトバッファにライトデータが
保持されると、ＣＰＵのバスサイクルはメモリのライト
アクセス完了を待たずに終結されて、実際のメモリライ
トアクセスの完了前にＣＰＵはそのメモリライトサイク
ルから解放される。メモリライトサイクルが終結する
と、ＣＰＵからメモリへのライトデータの転送は停止さ
れるが、その代わりに、ライトバッファのライトデータ
がバスを介してメモリに転送される。これによって、メ
モリのライトアクセスを完了することができる。したが
って、ＣＰＵのバスサイクルを引き伸ばすこと無く、メ
モリライトを実行することが可能となる。
モリとライトバッファがバスに並列に接続されている。
メモリライトサイクルでは、アクセス制御手段によって
メモリがライトアクセスされ、ＣＰＵからメモリに転送
されるライトデータの書き込みが開始される。このバス
上のライトデータは、ライトバッファにも転送されてお
りそこで保持される。ライトバッファにライトデータが
保持されると、ＣＰＵのバスサイクルはメモリのライト
アクセス完了を待たずに終結されて、実際のメモリライ
トアクセスの完了前にＣＰＵはそのメモリライトサイク
ルから解放される。メモリライトサイクルが終結する
と、ＣＰＵからメモリへのライトデータの転送は停止さ
れるが、その代わりに、ライトバッファのライトデータ
がバスを介してメモリに転送される。これによって、メ
モリのライトアクセスを完了することができる。したが
って、ＣＰＵのバスサイクルを引き伸ばすこと無く、メ
モリライトを実行することが可能となる。
【００２５】また、このシステムでは、メモリアクセス
専用のメモリデータバスが設けられておらず、ＣＰＵの
バスにメモリが直接接続され、さらにそのメモリと並列
にライトバッファが接続されている。このため、バスと
メモリを分割するためのトランシーバや、ライトバッフ
ァのライトデータをメインメモリに転送するための専用
のメモリデータバスを用意する必要がないので、ハード
ウェア構成の簡単化を図ることができると共に、トラン
シーバによる遅延が発生しない分、メモリリードサイク
ルを高速に実行することも可能である。
専用のメモリデータバスが設けられておらず、ＣＰＵの
バスにメモリが直接接続され、さらにそのメモリと並列
にライトバッファが接続されている。このため、バスと
メモリを分割するためのトランシーバや、ライトバッフ
ァのライトデータをメインメモリに転送するための専用
のメモリデータバスを用意する必要がないので、ハード
ウェア構成の簡単化を図ることができると共に、トラン
シーバによる遅延が発生しない分、メモリリードサイク
ルを高速に実行することも可能である。
【００２６】さらに、このシステムでは、プロセッサバ
スの競合も簡単な制御で容易に調停することができる。
すなわち、ライトバッファからメインメモリへのライト
データの転送にバスを使用しているので、この時にＣＰ
Ｕが次のバスサイクルを実行すると、バス上でＣＰＵか
らのデータとライトバッファからのデータが衝突する危
険がある。しかし、ライトサイクル終結後直ぐにＣＰＵ
の次のバスサイクルが開始されても、最初の１クロック
サイクルはアクセス準備のためのバスステートであるた
め、ＣＰＵからデータが出力されることはない。したが
って、この間にライトアクセスを完了すれば、バス上の
データ衝突を回避することができる。このシステムで
は、ＣＰＵからライトデータが出力された時点からすで
にライトアクセスが開始されているので、ライトサイク
ル終結後にライトバッファからライトデータを出力しな
ければならない期間は比較的短くて済む。したがって、
最初の１クロックサイクルの期間内に十分にメモリライ
トを完了することが可能である。
スの競合も簡単な制御で容易に調停することができる。
すなわち、ライトバッファからメインメモリへのライト
データの転送にバスを使用しているので、この時にＣＰ
Ｕが次のバスサイクルを実行すると、バス上でＣＰＵか
らのデータとライトバッファからのデータが衝突する危
険がある。しかし、ライトサイクル終結後直ぐにＣＰＵ
の次のバスサイクルが開始されても、最初の１クロック
サイクルはアクセス準備のためのバスステートであるた
め、ＣＰＵからデータが出力されることはない。したが
って、この間にライトアクセスを完了すれば、バス上の
データ衝突を回避することができる。このシステムで
は、ＣＰＵからライトデータが出力された時点からすで
にライトアクセスが開始されているので、ライトサイク
ル終結後にライトバッファからライトデータを出力しな
ければならない期間は比較的短くて済む。したがって、
最初の１クロックサイクルの期間内に十分にメモリライ
トを完了することが可能である。
【００２７】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるコンピ
ュータシステムが示されている。このシステムはノーブ
ブックタイプまたはラップトップタイプのポータブルパ
ーソナルコンピュータを実現するためのものであり、マ
ザーボード２０上には、図示のように、ＣＰＵ２１、メ
インメモリ２２、システムコントローラ２３、Ｉ／Ｏデ
バイス２４、ＶＲＡＭ２５、拡張スロット２６、ＶＬバ
ス（ＶＥＳＡ Ｌocal Ｂｕｓ）スロット２７どが搭載
されている。また、マザーボード２０上には、プロセッ
サバス（ローカルバスと称する場合もある）３１、ＩＳ
Ａ（Ｉndustry Ｓtandard Ａrtitecture）仕様のシステ
ムバス３２、メモリアドレスバス３３が配設されてい
る。
明する。図１には、この発明の一実施例に係わるコンピ
ュータシステムが示されている。このシステムはノーブ
ブックタイプまたはラップトップタイプのポータブルパ
ーソナルコンピュータを実現するためのものであり、マ
ザーボード２０上には、図示のように、ＣＰＵ２１、メ
インメモリ２２、システムコントローラ２３、Ｉ／Ｏデ
バイス２４、ＶＲＡＭ２５、拡張スロット２６、ＶＬバ
ス（ＶＥＳＡ Ｌocal Ｂｕｓ）スロット２７どが搭載
されている。また、マザーボード２０上には、プロセッ
サバス（ローカルバスと称する場合もある）３１、ＩＳ
Ａ（Ｉndustry Ｓtandard Ａrtitecture）仕様のシステ
ムバス３２、メモリアドレスバス３３が配設されてい
る。
【００２８】ＣＰＵ２１は前述のマイクロプロセッサｉ
４８６によって実現されており、ライトスルーキャッシ
ュを内蔵している。ＣＰＵ２１は、プロセッサバス３１
を介してシステムコントローラ２３などの他のデバイス
との通信や、メインメモリ２２のリード／ライトのため
のデータ転送を行う。このＣＰＵ２１によって実行され
るバスサイクルは、１クロックサイクルのＴ1 ステート
とそれに後続する１クロックサイクル以上のＴ２ステー
トを含む。Ｔ1 ステートはアクセス準備期間であり、ア
ドレスや各種ステータス信号がプロセッサバス３１上に
出力される。Ｔ２ステートはメモリ２２やＩ／Ｏデバイ
ス２４の実際のアクセス実行期間である。このＴ２ステ
ートの期間においては、メモリライト時にはＣＰＵデー
タ（メモリライトデータ）がプロセッサバス上に出力さ
れ、メモリリード時にはメモリからリードデータが出力
される。バスサイクルはシステムコントローラ２３から
のレディー信号ＲＤＹ＃によってウエイトが挿入され、
アクセスするメモリやＩ／Ｏデバイスのアクセス時間に
応じて必要な数だけＴ２ステートが繰り返される。
４８６によって実現されており、ライトスルーキャッシ
ュを内蔵している。ＣＰＵ２１は、プロセッサバス３１
を介してシステムコントローラ２３などの他のデバイス
との通信や、メインメモリ２２のリード／ライトのため
のデータ転送を行う。このＣＰＵ２１によって実行され
るバスサイクルは、１クロックサイクルのＴ1 ステート
とそれに後続する１クロックサイクル以上のＴ２ステー
トを含む。Ｔ1 ステートはアクセス準備期間であり、ア
ドレスや各種ステータス信号がプロセッサバス３１上に
出力される。Ｔ２ステートはメモリ２２やＩ／Ｏデバイ
ス２４の実際のアクセス実行期間である。このＴ２ステ
ートの期間においては、メモリライト時にはＣＰＵデー
タ（メモリライトデータ）がプロセッサバス上に出力さ
れ、メモリリード時にはメモリからリードデータが出力
される。バスサイクルはシステムコントローラ２３から
のレディー信号ＲＤＹ＃によってウエイトが挿入され、
アクセスするメモリやＩ／Ｏデバイスのアクセス時間に
応じて必要な数だけＴ２ステートが繰り返される。
【００２９】ＣＰＵ２１に接続されたプロセッサバス３
１は、ＣＰＵ２１を構成するマイクロプロセッサｉ４８
６の入出力ピンに直接繋がる信号群である。ここには、
データバス、アドレスバスを初め、各種ステータス信号
線などが含まれている。
１は、ＣＰＵ２１を構成するマイクロプロセッサｉ４８
６の入出力ピンに直接繋がる信号群である。ここには、
データバス、アドレスバスを初め、各種ステータス信号
線などが含まれている。
【００３０】メインメモリ２２は、ＣＰＵ２１によって
実行されるオペレーティングシステムや実行対象のアプ
リケーションプログラム、および処理対象のデータを記
憶する。このメインメモリ２２は、複数のダイナミック
ＲＡＭ（ＤＲＡＭ）チップから構成されている。メイン
メモリ２２のデータ入出力端子は、プロセッサバス３１
内のデータバスに接続されている。
実行されるオペレーティングシステムや実行対象のアプ
リケーションプログラム、および処理対象のデータを記
憶する。このメインメモリ２２は、複数のダイナミック
ＲＡＭ（ＤＲＡＭ）チップから構成されている。メイン
メモリ２２のデータ入出力端子は、プロセッサバス３１
内のデータバスに接続されている。
【００３１】システムコントローラ２３は、プロセッサ
バス３１とＩＳＡバス３２との間に接続されており、Ｃ
ＰＵ２１からの要求に応じてシステム内の全てのデバイ
ス、例えば、ＩＳＡバス３２上のＩ／Ｏデバイス２４お
よびＶＲＡＭ２５等や、プロセッサバス３１上のメイン
メモリ２２を制御する。システムコントローラ２３は、
ゲートアレイによって構成された１個のＬＳＩによって
実現されている。
バス３１とＩＳＡバス３２との間に接続されており、Ｃ
ＰＵ２１からの要求に応じてシステム内の全てのデバイ
ス、例えば、ＩＳＡバス３２上のＩ／Ｏデバイス２４お
よびＶＲＡＭ２５等や、プロセッサバス３１上のメイン
メモリ２２を制御する。システムコントローラ２３は、
ゲートアレイによって構成された１個のＬＳＩによって
実現されている。
【００３２】システムコントローラ２３には、メモリ２
２のアクセス制御のために、アドレスバッファ２３１、
およびライトバッファ２３２が設けられている。アドレ
スバッファ２３１は、例えば１段構成のＦＩＦＯバッフ
ァから構成されたラッチ回路であり、メモリライトサイ
クルにおいてＣＰＵ２１からプロセッサバス３１上に出
力されるアドレスをラッチする。ライトバッファ２３２
も１段構成のＦＩＦＯバッファから構成されたラッチ回
路であり、メモリライトサイクルにおいてＣＰＵ２１か
らプロセッサバス３１上に出力されるライトデータをラ
ッチする。
２のアクセス制御のために、アドレスバッファ２３１、
およびライトバッファ２３２が設けられている。アドレ
スバッファ２３１は、例えば１段構成のＦＩＦＯバッフ
ァから構成されたラッチ回路であり、メモリライトサイ
クルにおいてＣＰＵ２１からプロセッサバス３１上に出
力されるアドレスをラッチする。ライトバッファ２３２
も１段構成のＦＩＦＯバッファから構成されたラッチ回
路であり、メモリライトサイクルにおいてＣＰＵ２１か
らプロセッサバス３１上に出力されるライトデータをラ
ッチする。
【００３３】システムコントローラ２３は、アドレスお
よびデータをラッチすると、レディー信号ＲＤＹ＃をア
クティブにしてＣＰＵ２１のメモリライトサイクルを実
際のメモリアクセス完了前に終了させ、その後、ラッチ
したデータを使用してメインメモリ２２を引き続きライ
トアクセスする。これらアドレスバッファ２３１および
ライトバッファ２３２を利用したメモリ２２のアクセス
制御はこの発明の特徴とする部分であり、以下、メモリ
２２のアクセス制御について詳述する。
よびデータをラッチすると、レディー信号ＲＤＹ＃をア
クティブにしてＣＰＵ２１のメモリライトサイクルを実
際のメモリアクセス完了前に終了させ、その後、ラッチ
したデータを使用してメインメモリ２２を引き続きライ
トアクセスする。これらアドレスバッファ２３１および
ライトバッファ２３２を利用したメモリ２２のアクセス
制御はこの発明の特徴とする部分であり、以下、メモリ
２２のアクセス制御について詳述する。
【００３４】図２には、システムコントローラ２３に設
けられたメモリアクセス制御のための構成が示されてい
る。すなわち、このシステムコントローラ２３は、前述
のアドレスバッファ２３１、ライトバッファ２３２に加
え、ＤＲＡＭコントロール回路２３３、バス変換回路２
３４、およびタイミングコントロール回路２３５を備え
ている。これら回路は、すべてＣＰＵ２１と同一のクロ
ックＣＬＫに同期して動作する。バス変換回路２３４に
ついては、非同期クロックも利用される。
けられたメモリアクセス制御のための構成が示されてい
る。すなわち、このシステムコントローラ２３は、前述
のアドレスバッファ２３１、ライトバッファ２３２に加
え、ＤＲＡＭコントロール回路２３３、バス変換回路２
３４、およびタイミングコントロール回路２３５を備え
ている。これら回路は、すべてＣＰＵ２１と同一のクロ
ックＣＬＫに同期して動作する。バス変換回路２３４に
ついては、非同期クロックも利用される。
【００３５】前述したように、アドレスバッファ２３１
はラッチ回路であり、その入力端はプロセッサバス３１
内のアドレスバス３１１に接続されている。また、アド
レスバッファ２３１の出力端は、メモリアドレスバス３
３に接続されている。このアドレスバッファ２３１は、
メモリライトサイクルにおいてＣＰＵ２１によってアド
レスバス３１１上の出力されるアドレス（ＣＰＵアドレ
ス）をラッチし、それをロウアドレスとカラムアドレス
に分割してメモリアドレスバス３３に交互に出力する。
この場合、ＣＰＵアドレスの上位ビットアドレスがロウ
アドレス、下位ビットアドレスがカラムアドレスとな
る。このアドレスバッファ２３１のアドレスラッチタイ
ミングおよび出力タイミングは、タイミングコントロー
ル回路２３５によって制御される。
はラッチ回路であり、その入力端はプロセッサバス３１
内のアドレスバス３１１に接続されている。また、アド
レスバッファ２３１の出力端は、メモリアドレスバス３
３に接続されている。このアドレスバッファ２３１は、
メモリライトサイクルにおいてＣＰＵ２１によってアド
レスバス３１１上の出力されるアドレス（ＣＰＵアドレ
ス）をラッチし、それをロウアドレスとカラムアドレス
に分割してメモリアドレスバス３３に交互に出力する。
この場合、ＣＰＵアドレスの上位ビットアドレスがロウ
アドレス、下位ビットアドレスがカラムアドレスとな
る。このアドレスバッファ２３１のアドレスラッチタイ
ミングおよび出力タイミングは、タイミングコントロー
ル回路２３５によって制御される。
【００３６】ライトバッファ２３２も１個のラッチ回路
から構成されており、その入力端および出力端は、メイ
ンメモリ２２と並列に、プロセッサバス３１内のデータ
バス３１２に接続されている。ライトバッファ２３２
は、メモリライトサイクルにおいてＣＰＵ２１によって
データバス３１２上に出力されるデータ（ＣＰＵデー
タ）をラッチし、それをデータバス３１２上に再び出力
する。このライトバッファ２３２のデータラッチタイミ
ングおよび出力タイミングも、タイミングコントロール
回路２３５によって制御される。
から構成されており、その入力端および出力端は、メイ
ンメモリ２２と並列に、プロセッサバス３１内のデータ
バス３１２に接続されている。ライトバッファ２３２
は、メモリライトサイクルにおいてＣＰＵ２１によって
データバス３１２上に出力されるデータ（ＣＰＵデー
タ）をラッチし、それをデータバス３１２上に再び出力
する。このライトバッファ２３２のデータラッチタイミ
ングおよび出力タイミングも、タイミングコントロール
回路２３５によって制御される。
【００３７】ＤＲＡＭコントロール回路２３３は、メモ
リ２２をアクセス制御するために、ＲＡＳ＃，ＣＡＳ
＃，ＷＥ＃，ＯＥ＃などの制御信号をメモリ２２に供給
すると共に、ＣＰＵ２１のバスサイクル制御のためにレ
ディー信号ＲＤＹ＃をＣＰＵ２１に供給する。
リ２２をアクセス制御するために、ＲＡＳ＃，ＣＡＳ
＃，ＷＥ＃，ＯＥ＃などの制御信号をメモリ２２に供給
すると共に、ＣＰＵ２１のバスサイクル制御のためにレ
ディー信号ＲＤＹ＃をＣＰＵ２１に供給する。
【００３８】バス変換回路２３４は、ＩＳＡバス３２に
接続されたＩ／Ｏデバイス２４や他のメモリなどをアク
セスするために、プロセッサバス３１とＩＳＡバス３２
との間のデータ幅およびアドレス幅の調整を行う。
接続されたＩ／Ｏデバイス２４や他のメモリなどをアク
セスするために、プロセッサバス３１とＩＳＡバス３２
との間のデータ幅およびアドレス幅の調整を行う。
【００３９】これらＤＲＡＭコントロール回路２３３お
よびバス変換回路２３４の動作も、タイミングコントロ
ール回路２３５によって制御される。タイミングコント
ロール回路２３５は、ＣＰＵ２１からの各種ステータス
信号（ＡＤＳ＃，Ｍ／ＩＯ＃，Ｗ／Ｒ＃等）の変化に従
ってＣＰＵ２１のバスサイクルを監視し、システムコン
トローラ２３内の各ユニットの動作を制御する。
よびバス変換回路２３４の動作も、タイミングコントロ
ール回路２３５によって制御される。タイミングコント
ロール回路２３５は、ＣＰＵ２１からの各種ステータス
信号（ＡＤＳ＃，Ｍ／ＩＯ＃，Ｗ／Ｒ＃等）の変化に従
ってＣＰＵ２１のバスサイクルを監視し、システムコン
トローラ２３内の各ユニットの動作を制御する。
【００４０】すなわち、ＣＰＵ２１のバスサイクルが開
始されると、まず、ＡＤＳ＃がアクティブになる。コン
トロール回路２３５は、このＡＤＳ＃を検出することに
よって、ＣＰＵ２１のバスサイクルが開始されたことを
決定する。また、ＣＰＵ２１がメモリライトサイクルを
実行する場合には、Ｍ／ＩＯ＃が“Ｈ”（メモリアクセ
スを示す）、Ｗ／Ｒ＃が“Ｈ”（ライトアクセスを示
す）になるので、これによってコントロール回路２３５
はバスサイクルがメモリライトサイクルであることを認
識する。
始されると、まず、ＡＤＳ＃がアクティブになる。コン
トロール回路２３５は、このＡＤＳ＃を検出することに
よって、ＣＰＵ２１のバスサイクルが開始されたことを
決定する。また、ＣＰＵ２１がメモリライトサイクルを
実行する場合には、Ｍ／ＩＯ＃が“Ｈ”（メモリアクセ
スを示す）、Ｗ／Ｒ＃が“Ｈ”（ライトアクセスを示
す）になるので、これによってコントロール回路２３５
はバスサイクルがメモリライトサイクルであることを認
識する。
【００４１】次に、メモリライトサイクルにおけるアド
レスとデータの流れを説明する。メモリライトサイクル
においては、ＣＰＵアドレスがプロセッサバス３１のア
ドレスバス３１１上に出力され、それがアドレスバッフ
ァ２３１によってラッチされる。次いで、そのＣＰＵア
ドレスは、ロウアドレスとカラムアドレスに分割され
て、メモリアドレスバス３３を介してメインメモリ２２
に順次供給される。
レスとデータの流れを説明する。メモリライトサイクル
においては、ＣＰＵアドレスがプロセッサバス３１のア
ドレスバス３１１上に出力され、それがアドレスバッフ
ァ２３１によってラッチされる。次いで、そのＣＰＵア
ドレスは、ロウアドレスとカラムアドレスに分割され
て、メモリアドレスバス３３を介してメインメモリ２２
に順次供給される。
【００４２】一方、ＣＰＵデータ（ライトデータ）は、
プロセッサバス３１のデータバス３１２上に出力され
る。データバス３１２にはメモリ２２とライトバッファ
２３２が並列接続されているので、ＣＰＵデータはメモ
リ２２に供給されると共に、ライトバッファ２３２にも
供給されてそこでラッチされる。ライトバッファ２３２
にデータがラッチされると、レディー信号ＲＤＹ＃によ
ってＣＰＵ２１のメモリライトサイクルが実際にメモリ
２１のアクセス完了をまたずに終結され、これと同時
に、データラッチ回路２３２にラッチされていたＣＰＵ
データがデータバス３１２上に出力される。これによ
り、引き続きメモリ２２のアクセスが行われる。
プロセッサバス３１のデータバス３１２上に出力され
る。データバス３１２にはメモリ２２とライトバッファ
２３２が並列接続されているので、ＣＰＵデータはメモ
リ２２に供給されると共に、ライトバッファ２３２にも
供給されてそこでラッチされる。ライトバッファ２３２
にデータがラッチされると、レディー信号ＲＤＹ＃によ
ってＣＰＵ２１のメモリライトサイクルが実際にメモリ
２１のアクセス完了をまたずに終結され、これと同時
に、データラッチ回路２３２にラッチされていたＣＰＵ
データがデータバス３１２上に出力される。これによ
り、引き続きメモリ２２のアクセスが行われる。
【００４３】次に、図３のタイミングチャートを参照し
て、図２のシステムコントローラ２３によるメモリアク
セス動作を説明する。この図３のタイミングチャート
は、メモリ２２をＤＲＡＭページモードでライトアクセ
スする場合の動作タイミングを示すものである。
て、図２のシステムコントローラ２３によるメモリアク
セス動作を説明する。この図３のタイミングチャート
は、メモリ２２をＤＲＡＭページモードでライトアクセ
スする場合の動作タイミングを示すものである。
【００４４】図３において、バスサイクルＡは、メモリ
２２をページモードでライトアクセスする最初のサイク
ルである。このバスサイクルＡにおいては、Ｔ１ステー
トの期間に、ＣＰＵ２１からアドレスストローブ信号Ａ
ＤＳ＃およびアドレスがプロセッサバス３１のアドレス
バス３１１上に出力され、そのアドレスがシステムコン
トローラ２３のアドレスバッファ２３１にラッチされ
る。
２２をページモードでライトアクセスする最初のサイク
ルである。このバスサイクルＡにおいては、Ｔ１ステー
トの期間に、ＣＰＵ２１からアドレスストローブ信号Ａ
ＤＳ＃およびアドレスがプロセッサバス３１のアドレス
バス３１１上に出力され、そのアドレスがシステムコン
トローラ２３のアドレスバッファ２３１にラッチされ
る。
【００４５】ラッチされたアドレスはロウアドレスとカ
ラムアドレスに分割され、最初にロウアドレスがメモリ
アドレスバス３３上に出力される。このＴ１ステートに
後続する最初のＴ２ステートでは、ＣＰＵ２１によって
ＣＰＵデータ（メモリライトデータ）がプロセッサバス
３１のデータバス３１２上に出力され初める。このＣＰ
Ｕデータは、メモリ２２に供給されると共に、ライトバ
ッファ２３２に送られてそこでラッチされる。次いで、
ＤＲＡＭコントロール回路２３３によってライトアクセ
ス制御が開始され、ローアドレスストローブＲＡＳ＃が
アクティブに設定され、メモリアドレスバス３３上のロ
ウアドレスがＲＡＳ＃の立下りでメモリ２２に取り込ま
れる。
ラムアドレスに分割され、最初にロウアドレスがメモリ
アドレスバス３３上に出力される。このＴ１ステートに
後続する最初のＴ２ステートでは、ＣＰＵ２１によって
ＣＰＵデータ（メモリライトデータ）がプロセッサバス
３１のデータバス３１２上に出力され初める。このＣＰ
Ｕデータは、メモリ２２に供給されると共に、ライトバ
ッファ２３２に送られてそこでラッチされる。次いで、
ＤＲＡＭコントロール回路２３３によってライトアクセ
ス制御が開始され、ローアドレスストローブＲＡＳ＃が
アクティブに設定され、メモリアドレスバス３３上のロ
ウアドレスがＲＡＳ＃の立下りでメモリ２２に取り込ま
れる。
【００４６】続く第２のＴ２ステートでは、ＤＲＡＭコ
ントロール回路２３３によってレディー信号ＲＤＹ＃が
アクティブに設定される。ＣＰＵ２１は、アクティブス
テートのレディー信号ＲＤＹ＃を受信すると、現在のＴ
２ステートの終りでバスサイクルを終結する。バスサイ
クルが終結するまでは、ＣＰＵ２１はＣＰＵデータを出
力し続ける。また、この第２のＴ２ステートでは、シス
テムコントローラ２３によってライトイネーブル信号Ｗ
Ｅ＃、カラムアドレスストローブＣＡＳ＃がそれぞれア
クティブに設定される。メモリ２２は、カラムアドレス
ストローブＣＡＳ＃の立下りに応答して、アドレスバッ
ファ２３１からメモリアドレスバス３３上に出力されて
いるカラムアドレスを取り込む。この時、データバス３
１１には既にＣＰＵデータが出力されており、そのＣＰ
Ｕデータがメモリ２２に書き込み始められる。
ントロール回路２３３によってレディー信号ＲＤＹ＃が
アクティブに設定される。ＣＰＵ２１は、アクティブス
テートのレディー信号ＲＤＹ＃を受信すると、現在のＴ
２ステートの終りでバスサイクルを終結する。バスサイ
クルが終結するまでは、ＣＰＵ２１はＣＰＵデータを出
力し続ける。また、この第２のＴ２ステートでは、シス
テムコントローラ２３によってライトイネーブル信号Ｗ
Ｅ＃、カラムアドレスストローブＣＡＳ＃がそれぞれア
クティブに設定される。メモリ２２は、カラムアドレス
ストローブＣＡＳ＃の立下りに応答して、アドレスバッ
ファ２３１からメモリアドレスバス３３上に出力されて
いるカラムアドレスを取り込む。この時、データバス３
１１には既にＣＰＵデータが出力されており、そのＣＰ
Ｕデータがメモリ２２に書き込み始められる。
【００４７】ＣＰＵ２１のバスサイクルＡは、メモリ２
２のライトアクセスの完了をまたずに、第２のＴ２ステ
ートで終結される。このため、メモリ２２のライトアク
セスの途中で、ＣＰＵ２１からのデータ出力が途絶える
ことになる。しかし、バスサイクルＡの終結と同時に、
ライトバッファ２３２にラッチされているＣＰＵデータ
がデータバス３１２に出力される。このため、データバ
ス３１２上のＣＰＵデータをＲＡＳ＃の立下りからＤＲ
ＡＭのデータホールド時間（ＴＤＨ）だけ維持すること
ができ、メモリ２２に対するデータ書き込みを正常に完
了させることができる。
２のライトアクセスの完了をまたずに、第２のＴ２ステ
ートで終結される。このため、メモリ２２のライトアク
セスの途中で、ＣＰＵ２１からのデータ出力が途絶える
ことになる。しかし、バスサイクルＡの終結と同時に、
ライトバッファ２３２にラッチされているＣＰＵデータ
がデータバス３１２に出力される。このため、データバ
ス３１２上のＣＰＵデータをＲＡＳ＃の立下りからＤＲ
ＡＭのデータホールド時間（ＴＤＨ）だけ維持すること
ができ、メモリ２２に対するデータ書き込みを正常に完
了させることができる。
【００４８】また、バスサイクルが終了するまではＣＰ
Ｕ２１からデータが出力されているので、ライトバッフ
ァ２３２がデータ出力を維持しなければならない時間
は、図示のように半クロック程度で済む。このため、次
のバスサイクルＢのＴ２ステートが開始される前、すな
わちバスサイクルＢのＴ１ステートの期間中にライトア
クセスを完了させることができ、プロセッサバス３１上
でのデータ衝突を防止できる。
Ｕ２１からデータが出力されているので、ライトバッフ
ァ２３２がデータ出力を維持しなければならない時間
は、図示のように半クロック程度で済む。このため、次
のバスサイクルＢのＴ２ステートが開始される前、すな
わちバスサイクルＢのＴ１ステートの期間中にライトア
クセスを完了させることができ、プロセッサバス３１上
でのデータ衝突を防止できる。
【００４９】すなわち、この実施例では、ライトバッフ
ァ２３２からメインメモリ２２へのライトデータの転送
にプロセッサバス３１を使用しているので、この時にＣ
ＰＵ２１が次のバスサイクルを実行すると、プロセッサ
バス３１上でＣＰＵ２１からのデータとライトバッファ
２３２からのデータが衝突する危険がある。しかし、ラ
イトサイクル終結後直ぐにＣＰＵ２１の次のバスサイク
ルが開始されても、最初の１クロックサイクルはアクセ
ス準備のためのバスステートであるため、ＣＰＵ２１か
らデータが出力されることはない。したがって、この間
にライトアクセスを完了することにより、データ衝突を
回避することができる。このシステムでは、ＣＰＵ２１
からライトデータが出力された時点からすでにライトア
クセスが開始されているので、ライトサイクル終結後に
ライトバッファ２３２からライトデータを出力しなけれ
ばならない期間は前述したように比較的短くて済む。し
たがって、最初の１クロックサイクルの期間内に十分に
メモリライトを完了することが可能である。
ァ２３２からメインメモリ２２へのライトデータの転送
にプロセッサバス３１を使用しているので、この時にＣ
ＰＵ２１が次のバスサイクルを実行すると、プロセッサ
バス３１上でＣＰＵ２１からのデータとライトバッファ
２３２からのデータが衝突する危険がある。しかし、ラ
イトサイクル終結後直ぐにＣＰＵ２１の次のバスサイク
ルが開始されても、最初の１クロックサイクルはアクセ
ス準備のためのバスステートであるため、ＣＰＵ２１か
らデータが出力されることはない。したがって、この間
にライトアクセスを完了することにより、データ衝突を
回避することができる。このシステムでは、ＣＰＵ２１
からライトデータが出力された時点からすでにライトア
クセスが開始されているので、ライトサイクル終結後に
ライトバッファ２３２からライトデータを出力しなけれ
ばならない期間は前述したように比較的短くて済む。し
たがって、最初の１クロックサイクルの期間内に十分に
メモリライトを完了することが可能である。
【００５０】このようにして、バスサイクルＡにおいて
は、ＣＰＵ２１は１ウエイトで動作される。バスサイク
ルＢ，Ｃは、ページヒットした場合のサイクルである。
この場合、ローアドレスは変化せず、カラムアドレスだ
けが変化する。このため、バスサイクルＡよりも１クロ
ックサイクル分早くバスサイクルが終了され、バスサイ
クルＢ，ＣではＣＰＵ２１はそれぞれゼロウェイトで動
作されることになる。
は、ＣＰＵ２１は１ウエイトで動作される。バスサイク
ルＢ，Ｃは、ページヒットした場合のサイクルである。
この場合、ローアドレスは変化せず、カラムアドレスだ
けが変化する。このため、バスサイクルＡよりも１クロ
ックサイクル分早くバスサイクルが終了され、バスサイ
クルＢ，ＣではＣＰＵ２１はそれぞれゼロウェイトで動
作されることになる。
【００５１】バスサイクルＤは、ページミスの発生によ
ってロウアドレスの値を変化させる必要が生じた場合の
バスサイクルである。この場合、メモリ２２のＲＡＳ＃
入力ピンをプリチャージするためのサイクルが余分に必
要となり、その分だけ、バスサイクルＡよりも余分にウ
エイトが挿入されるが、３ウエイトで済む。
ってロウアドレスの値を変化させる必要が生じた場合の
バスサイクルである。この場合、メモリ２２のＲＡＳ＃
入力ピンをプリチャージするためのサイクルが余分に必
要となり、その分だけ、バスサイクルＡよりも余分にウ
エイトが挿入されるが、３ウエイトで済む。
【００５２】このように、この実施例のシステムでは、
ＣＰＵ２１のプロセッサバス３１には、メインメモリ２
２とシステムコントローラ２３のライトバッファ２３２
が並列接続されており、プロセッサバス３１上に出力さ
れたＣＰＵ２１からのメモリライトデータはメモリ２２
に転送されると共に、ライトバッファ２３２にも送られ
て保持される。ＣＰＵ２１のバスサイクルは実際のメモ
リライトアクセスの完了前に終結され、ＣＰＵ２１はそ
のメモリライトサイクルから解放される。
ＣＰＵ２１のプロセッサバス３１には、メインメモリ２
２とシステムコントローラ２３のライトバッファ２３２
が並列接続されており、プロセッサバス３１上に出力さ
れたＣＰＵ２１からのメモリライトデータはメモリ２２
に転送されると共に、ライトバッファ２３２にも送られ
て保持される。ＣＰＵ２１のバスサイクルは実際のメモ
リライトアクセスの完了前に終結され、ＣＰＵ２１はそ
のメモリライトサイクルから解放される。
【００５３】メモリライトサイクルが終結すると、ＣＰ
Ｕ２１からメモリ２２へのライトデータの転送は停止さ
れるが、その代わりに、ライトバッファ２３２のライト
データがメモリ２２に転送される。これによって、メモ
リ２２のライトアクセスを完了することができる。した
がって、ＣＰＵ２１のバスサイクルを引き伸ばすこと無
く、メモリライトを実行することが可能となる。
Ｕ２１からメモリ２２へのライトデータの転送は停止さ
れるが、その代わりに、ライトバッファ２３２のライト
データがメモリ２２に転送される。これによって、メモ
リ２２のライトアクセスを完了することができる。した
がって、ＣＰＵ２１のバスサイクルを引き伸ばすこと無
く、メモリライトを実行することが可能となる。
【００５４】また、このシステムでは、メモリアクセス
専用のメモリデータバスが設けられておらず、ＣＰＵ２
１のプロセッサバス３１とメモリ２２が直接接続され、
さらにそのメモリと並列にライトバッファ２３２が接続
されている。このため、プロセッサバス３１とメモリ２
２を分割するためのトランシーバや、ライトバッファ２
３２のライトデータをメインメモリ２２に転送するため
の専用のメモリデータバスを用意する必要がない。した
がって、システムコントローラ２３のピン数の増加を招
くこともなく、ハードウェア構成の簡単化を実現でき
る。さらに、メモリリードサイクルにおいても、トラン
シーバによるディレイが発生しないので、その分メモリ
リードサイクルを高速実行することができる。
専用のメモリデータバスが設けられておらず、ＣＰＵ２
１のプロセッサバス３１とメモリ２２が直接接続され、
さらにそのメモリと並列にライトバッファ２３２が接続
されている。このため、プロセッサバス３１とメモリ２
２を分割するためのトランシーバや、ライトバッファ２
３２のライトデータをメインメモリ２２に転送するため
の専用のメモリデータバスを用意する必要がない。した
がって、システムコントローラ２３のピン数の増加を招
くこともなく、ハードウェア構成の簡単化を実現でき
る。さらに、メモリリードサイクルにおいても、トラン
シーバによるディレイが発生しないので、その分メモリ
リードサイクルを高速実行することができる。
【００５５】次に、図４を参照して、この発明の第２実
施例のコンピュータシステムを説明する。この第２実施
例のコンピュータシステムにおいては、システムコント
ローラの構成だけが第１実施例と異なっており、他の点
は第１実施例と同一である。
施例のコンピュータシステムを説明する。この第２実施
例のコンピュータシステムにおいては、システムコント
ローラの構成だけが第１実施例と異なっており、他の点
は第１実施例と同一である。
【００５６】すなわち、システムコントローラ３３は、
それぞれ８段構成のＦＩＦＯバッファから構成されるア
ドレスバッファ３３１およびライトバッファ３３２を備
えている。
それぞれ８段構成のＦＩＦＯバッファから構成されるア
ドレスバッファ３３１およびライトバッファ３３２を備
えている。
【００５７】システムコントローラ３３は、メモリライ
トサイクルにおいてアドレスバッファ３３１およびライ
トバッファ３３２がバッファフルになるまで、あるいは
所定数（例えば４個）のデータが蓄積されるまで、メモ
リ２２の実際のライトアクセスの実行を待つ。システム
コントローラ３３は、ライトアクセスを実行するに当た
り、以下の方法でプロセッサバス３１上のデータ衝突を
回避する。
トサイクルにおいてアドレスバッファ３３１およびライ
トバッファ３３２がバッファフルになるまで、あるいは
所定数（例えば４個）のデータが蓄積されるまで、メモ
リ２２の実際のライトアクセスの実行を待つ。システム
コントローラ３３は、ライトアクセスを実行するに当た
り、以下の方法でプロセッサバス３１上のデータ衝突を
回避する。
【００５８】［データ衝突回避方法１］ＣＰＵ２１のリ
ードサイクル（メモリ２２のリード、ＩＳＡバス上のメ
モリリード、ＩＳＡバス上のＩ／Ｏリード）をレディー
信号ＲＤＹ＃によって余分に引き伸ばす。そして、その
引き伸ばした期間に、プロセッサバス３１を利用してメ
モリ２２をライトアクセスする。
ードサイクル（メモリ２２のリード、ＩＳＡバス上のメ
モリリード、ＩＳＡバス上のＩ／Ｏリード）をレディー
信号ＲＤＹ＃によって余分に引き伸ばす。そして、その
引き伸ばした期間に、プロセッサバス３１を利用してメ
モリ２２をライトアクセスする。
【００５９】［データ衝突回避方法２］ＣＰＵ２１のバ
スサイクルにおけるアイドルステートＴｉをステータス
信号によって検出し、バスホールド要求ＨＯＬＤをアク
ディブに設定してバスを解放させる。そして、その期間
に、プロセッサバス３１を利用してメモリ２２をライト
アクセスする。
スサイクルにおけるアイドルステートＴｉをステータス
信号によって検出し、バスホールド要求ＨＯＬＤをアク
ディブに設定してバスを解放させる。そして、その期間
に、プロセッサバス３１を利用してメモリ２２をライト
アクセスする。
【００６０】［データ衝突回避方法３］ＣＰＵ２１がバ
スサイクル実行中であっても、バックオフ入力ＢＯＦＦ
＃をアクティブにしてバスサイクルを中断させて強制的
にバスを解放させる。そして、その期間に、プロセッサ
バス３１を利用してメモリ２２をライトアクセスする。
その後、バックオフ入力ＢＯＦＦ＃をインアクティブに
してバスサイクルをリスタートさせる。
スサイクル実行中であっても、バックオフ入力ＢＯＦＦ
＃をアクティブにしてバスサイクルを中断させて強制的
にバスを解放させる。そして、その期間に、プロセッサ
バス３１を利用してメモリ２２をライトアクセスする。
その後、バックオフ入力ＢＯＦＦ＃をインアクティブに
してバスサイクルをリスタートさせる。
【００６１】これらデータ衝突回避方法とライトアクセ
ス開始条件との組み合わせにより、メモリアクセスは次
の方法によって行われる。 ［アクセス方法１］バッファフルがライトアクセス開始
条件の場合には、バッファフルになるまで待ち、バッフ
ァフルになったならば、次のバスサイクルがリードサイ
クルか否かを判定し、リードサイクルであればデータ回
避方法１で、そうでなければデータ回避方法３を採用す
る。
ス開始条件との組み合わせにより、メモリアクセスは次
の方法によって行われる。 ［アクセス方法１］バッファフルがライトアクセス開始
条件の場合には、バッファフルになるまで待ち、バッフ
ァフルになったならば、次のバスサイクルがリードサイ
クルか否かを判定し、リードサイクルであればデータ回
避方法１で、そうでなければデータ回避方法３を採用す
る。
【００６２】［アクセス方法２］バッファに一つでもデ
ータが入ったら直ぐにライトアクセスする場合には、デ
ータ回避方法２によってバス使用権を獲得する。
ータが入ったら直ぐにライトアクセスする場合には、デ
ータ回避方法２によってバス使用権を獲得する。
【００６３】［アクセス方法３］バッファにデータが入
り、その数がフルではないが、ある値を越えたらライト
アクセスする場合には、ライトアクセスのチャンスをデ
ータ回避方法１または２で狙う。その間、ＣＰＵ２１の
ライトサイクルが実行された場合には、バッファフルに
なるまでバッファリングを継続する。ライトアクセスの
チャンスがなく、バッファフルになったならば、データ
回避方法３を使用する。
り、その数がフルではないが、ある値を越えたらライト
アクセスする場合には、ライトアクセスのチャンスをデ
ータ回避方法１または２で狙う。その間、ＣＰＵ２１の
ライトサイクルが実行された場合には、バッファフルに
なるまでバッファリングを継続する。ライトアクセスの
チャンスがなく、バッファフルになったならば、データ
回避方法３を使用する。
【００６４】また、これらアクセス方法１〜３を適宜組
み合わせながら実行することも可能である。図５には、
これらアクセス方法のうち、アクセス方法３を実現する
ためのシステムコントローラ３３の具体的な構成の一例
が示されている。
み合わせながら実行することも可能である。図５には、
これらアクセス方法のうち、アクセス方法３を実現する
ためのシステムコントローラ３３の具体的な構成の一例
が示されている。
【００６５】すなわち、このシステムコントローラ３３
は、前述のアドレスバッファ３３１、ライトバッファ３
３２に加え、ＤＲＡＭコントロール回路３３３、バス変
換回路３３４、およびタイミングコントロール回路３３
５を備えている。これら回路は、すべてＣＰＵ２１と同
一のクロックＣＬＫに同期して動作する。バス変換回路
３３４については、非同期クロックも利用される。
は、前述のアドレスバッファ３３１、ライトバッファ３
３２に加え、ＤＲＡＭコントロール回路３３３、バス変
換回路３３４、およびタイミングコントロール回路３３
５を備えている。これら回路は、すべてＣＰＵ２１と同
一のクロックＣＬＫに同期して動作する。バス変換回路
３３４については、非同期クロックも利用される。
【００６６】前述したように、アドレスバッファ３３１
は８段構成のＦＩＦＯバッファであり、その入力端はプ
ロセッサバス３１内のアドレスバス３１１に接続されて
いる。また、アドレスバッファ３３１の出力端は、メモ
リアドレスバス３３に接続されている。このアドレスバ
ッファ３３１は、メモリライトサイクルにおいてＣＰＵ
２１によってアドレスバス３１１上の出力されるアドレ
ス（ＣＰＵアドレス）を順次ラッチし、それをロウアド
レスとカラムアドレスに分割してメモリアドレスバス３
３に交互に出力する。この場合、ＣＰＵアドレスの上位
ビットアドレスがロウアドレス、下位ビットアドレスが
カラムアドレスとなる。このアドレスバッファ２３１の
アドレスラッチタイミングおよび出力タイミングは、タ
イミングコントロール回路３３５によって制御される。
は８段構成のＦＩＦＯバッファであり、その入力端はプ
ロセッサバス３１内のアドレスバス３１１に接続されて
いる。また、アドレスバッファ３３１の出力端は、メモ
リアドレスバス３３に接続されている。このアドレスバ
ッファ３３１は、メモリライトサイクルにおいてＣＰＵ
２１によってアドレスバス３１１上の出力されるアドレ
ス（ＣＰＵアドレス）を順次ラッチし、それをロウアド
レスとカラムアドレスに分割してメモリアドレスバス３
３に交互に出力する。この場合、ＣＰＵアドレスの上位
ビットアドレスがロウアドレス、下位ビットアドレスが
カラムアドレスとなる。このアドレスバッファ２３１の
アドレスラッチタイミングおよび出力タイミングは、タ
イミングコントロール回路３３５によって制御される。
【００６７】ライトバッファ３３２も８段構成のＦＩＦ
Ｏバッファから構成されており、その入力端および出力
端は、メインメモリ２２と並列に、プロセッサバス３１
内のデータバス３１２に接続されている。ライトバッフ
ァ３３２は、メモリライトサイクルにおいてＣＰＵ２１
によってデータバス３１２上に出力されるデータ（ＣＰ
Ｕデータ）を順次ラッチし、それをデータバス３１２上
に再び出力する。このライトバッファ３３２のデータラ
ッチタイミングおよび出力タイミングも、タイミングコ
ントロール回路３３５によって制御される。
Ｏバッファから構成されており、その入力端および出力
端は、メインメモリ２２と並列に、プロセッサバス３１
内のデータバス３１２に接続されている。ライトバッフ
ァ３３２は、メモリライトサイクルにおいてＣＰＵ２１
によってデータバス３１２上に出力されるデータ（ＣＰ
Ｕデータ）を順次ラッチし、それをデータバス３１２上
に再び出力する。このライトバッファ３３２のデータラ
ッチタイミングおよび出力タイミングも、タイミングコ
ントロール回路３３５によって制御される。
【００６８】ＤＲＡＭコントロール回路３３３は、メモ
リ２２をアクセス制御するために、ＲＡＳ＃，ＣＡＳ
＃，ＷＥ＃，ＯＥ＃などの制御信号をメモリ２２に供給
する。バス変換回路３３４は、ＩＳＡバス３２に接続さ
れたＩ／Ｏデバイス２４や他のメモリなどをアクセスす
るために、プロセッサバス３１とＩＳＡバス３２との間
のデータ幅およびアドレス幅の調整を行う。
リ２２をアクセス制御するために、ＲＡＳ＃，ＣＡＳ
＃，ＷＥ＃，ＯＥ＃などの制御信号をメモリ２２に供給
する。バス変換回路３３４は、ＩＳＡバス３２に接続さ
れたＩ／Ｏデバイス２４や他のメモリなどをアクセスす
るために、プロセッサバス３１とＩＳＡバス３２との間
のデータ幅およびアドレス幅の調整を行う。
【００６９】これらＤＲＡＭコントロール回路３３３お
よびバス変換回路３３４の動作も、タイミングコントロ
ール回路３３５によって制御される。タイミングコント
ロール回路３３５は、ＣＰＵ２１からの各種ステータス
信号（ＡＤＳ＃，Ｍ／ＩＯ＃，Ｗ／Ｒ＃等）の変化に従
ってＣＰＵ２１のバスサイクルを監視し、システムコン
トローラ２３内の各ユニットの動作を制御する。
よびバス変換回路３３４の動作も、タイミングコントロ
ール回路３３５によって制御される。タイミングコント
ロール回路３３５は、ＣＰＵ２１からの各種ステータス
信号（ＡＤＳ＃，Ｍ／ＩＯ＃，Ｗ／Ｒ＃等）の変化に従
ってＣＰＵ２１のバスサイクルを監視し、システムコン
トローラ２３内の各ユニットの動作を制御する。
【００７０】すなわち、ＣＰＵ２１のバスサイクルが開
始されると、まず、ＡＤＳ＃がアクティブになる。コン
トロール回路２３５は、このＡＤＳ＃を検出することに
よって、ＣＰＵ２１のバスサイクルが開始されたことを
決定する。また、ＣＰＵ２１がメモリライトサイクルを
実行する場合には、Ｍ／ＩＯ＃が“Ｈ”（メモリアクセ
スを示す）、Ｗ／Ｒ＃が“Ｈ”（ライトアクセスを示
す）になるので、これによってコントロール回路２３５
はバスサイクルがメモリライトサイクルであることを認
識する。同様にして、ＣＰＵ２１がＩ／Ｏまたはメモリ
ードサイクルを実行する場合には、Ｗ／Ｒ＃が“Ｌ”
（ライトアクセスを示す）になるので、これによってコ
ントロール回路２３５はバスサイクルがリードサイクル
であることを認識する。さらに、コントロール回路２３
５は、バスサイクルのアイドルステートＴｉの発生もそ
れらステータス信号によって検出できる。
始されると、まず、ＡＤＳ＃がアクティブになる。コン
トロール回路２３５は、このＡＤＳ＃を検出することに
よって、ＣＰＵ２１のバスサイクルが開始されたことを
決定する。また、ＣＰＵ２１がメモリライトサイクルを
実行する場合には、Ｍ／ＩＯ＃が“Ｈ”（メモリアクセ
スを示す）、Ｗ／Ｒ＃が“Ｈ”（ライトアクセスを示
す）になるので、これによってコントロール回路２３５
はバスサイクルがメモリライトサイクルであることを認
識する。同様にして、ＣＰＵ２１がＩ／Ｏまたはメモリ
ードサイクルを実行する場合には、Ｗ／Ｒ＃が“Ｌ”
（ライトアクセスを示す）になるので、これによってコ
ントロール回路２３５はバスサイクルがリードサイクル
であることを認識する。さらに、コントロール回路２３
５は、バスサイクルのアイドルステートＴｉの発生もそ
れらステータス信号によって検出できる。
【００７１】コントロール回路２３５は、メモリライト
サイクルが発生する度に、ＣＰＵ２１からのアドレスお
よびライトデータをそれぞれアドレスバッファ３３１お
よびライトバッファ３３２にラッチさせる。そして、コ
ントロール回路３３５は、ライトバッファ３３２にライ
トデータがラッチされる度に、レディー信号ＲＤＹ＃を
発生してＣＰＵ２１のメモリサイクルを終結させる。
サイクルが発生する度に、ＣＰＵ２１からのアドレスお
よびライトデータをそれぞれアドレスバッファ３３１お
よびライトバッファ３３２にラッチさせる。そして、コ
ントロール回路３３５は、ライトバッファ３３２にライ
トデータがラッチされる度に、レディー信号ＲＤＹ＃を
発生してＣＰＵ２１のメモリサイクルを終結させる。
【００７２】データ数カウンタ３３６によってライトバ
ッファ３３２に４個のデータが蓄積されたことが検出さ
れると、コントロール回路３３５は、Ｔｉステートの発
生を待ち、Ｔｉステートが発生されない場合には、次の
バスサイクルが実行されるまで待ち、それがリードサイ
クルか否かを検出する。リードサイクルの場合には、コ
ントロール回路３３５は、バスの空き状態を作るために
レディー信号ＲＤＹ＃を発生せずにそのリードサイクル
を引き伸ばし、ＤＲＡＭコントローラ３３３にライトア
クセスの開始を指示する。そして、その間に、アドレス
バッファ３３１およびライトバッファ３３２からそれぞ
れアドレスおよびデータを出力し、ライトアクセスを実
行させる。
ッファ３３２に４個のデータが蓄積されたことが検出さ
れると、コントロール回路３３５は、Ｔｉステートの発
生を待ち、Ｔｉステートが発生されない場合には、次の
バスサイクルが実行されるまで待ち、それがリードサイ
クルか否かを検出する。リードサイクルの場合には、コ
ントロール回路３３５は、バスの空き状態を作るために
レディー信号ＲＤＹ＃を発生せずにそのリードサイクル
を引き伸ばし、ＤＲＡＭコントローラ３３３にライトア
クセスの開始を指示する。そして、その間に、アドレス
バッファ３３１およびライトバッファ３３２からそれぞ
れアドレスおよびデータを出力し、ライトアクセスを実
行させる。
【００７３】一方、Ｔｉステートの発生を検出した場合
には、コントロール回路３３５は、バスホールドホール
ド要求ＨＯＬＤをアクディブに設定してプロセッサバス
３１を解放させる。そして、その期間に、プロセッサバ
ス３１を利用してメモリ２２をライトアクセスする。
には、コントロール回路３３５は、バスホールドホール
ド要求ＨＯＬＤをアクディブに設定してプロセッサバス
３１を解放させる。そして、その期間に、プロセッサバ
ス３１を利用してメモリ２２をライトアクセスする。
【００７４】Ｔｉステートの発生およびリードサイクル
のどちらも検出されないままメモリライトサイクルが発
生した場合には、コントロール回路３３５は、カウンタ
３３６によってバッファフルが検出されるまでは、アド
レスバッファ３３１およびライトバッファ３３２にアド
レスおよびライトデータを蓄積する。
のどちらも検出されないままメモリライトサイクルが発
生した場合には、コントロール回路３３５は、カウンタ
３３６によってバッファフルが検出されるまでは、アド
レスバッファ３３１およびライトバッファ３３２にアド
レスおよびライトデータを蓄積する。
【００７５】カウンタ３３６によってバッファフルが検
出されると、コントロール回路３３５は、バックオフ入
力ＢＯＦＦ＃をアクティブにしてＣＰＵ２１の実行中の
バスサイクルを中断させて強制的にバス３１を解放させ
る。そして、その期間に、プロセッサバス３１を利用し
てメモリ２２をライトアクセスする。その後、バックオ
フ入力ＢＯＦＦ＃をインアクティブにしてバスサイクル
をリスタートさせる。
出されると、コントロール回路３３５は、バックオフ入
力ＢＯＦＦ＃をアクティブにしてＣＰＵ２１の実行中の
バスサイクルを中断させて強制的にバス３１を解放させ
る。そして、その期間に、プロセッサバス３１を利用し
てメモリ２２をライトアクセスする。その後、バックオ
フ入力ＢＯＦＦ＃をインアクティブにしてバスサイクル
をリスタートさせる。
【００７６】この第２実施例においては、ライトデータ
がある程度の数だけ蓄積されるまでは実際のメモリアク
セスは何等実行されないので、ＣＰＵ２１のメモリライ
トサイクルをさらに高速実行することができ、ほとんど
全てのメモリライトサイクルにおいてＣＰＵ２１をゼロ
ウエイトで動作させることができる。
がある程度の数だけ蓄積されるまでは実際のメモリアク
セスは何等実行されないので、ＣＰＵ２１のメモリライ
トサイクルをさらに高速実行することができ、ほとんど
全てのメモリライトサイクルにおいてＣＰＵ２１をゼロ
ウエイトで動作させることができる。
【００７７】また、第１実施例と同様に、ライトバッフ
ァ３３２とメモリ２２とがプロセッサバス３１に並列接
続されているので、ハードウェア構成の簡単化を実現で
きる。
ァ３３２とメモリ２２とがプロセッサバス３１に並列接
続されているので、ハードウェア構成の簡単化を実現で
きる。
【００７８】
【発明の効果】以上詳記したように、この発明によれ
ば、部品点数の増加やシステムコントローラのピン数の
増加を招くこと無く、簡単な構成で、ＣＰＵのバスサイ
クルに挿入すべきウエイト数を低減できる。特に、ライ
トバッファを１つのラッチ回路で構成した場合には、バ
ス上のデータ衝突回避のための制御も簡単になる。
ば、部品点数の増加やシステムコントローラのピン数の
増加を招くこと無く、簡単な構成で、ＣＰＵのバスサイ
クルに挿入すべきウエイト数を低減できる。特に、ライ
トバッファを１つのラッチ回路で構成した場合には、バ
ス上のデータ衝突回避のための制御も簡単になる。
【図１】この発明の第１実施例に係るコンピュータシス
テムの構成を示すブロック図。
テムの構成を示すブロック図。
【図２】同第１実施例のシステムに設けられるシステム
コントローラの具体的構成の一例を示すブロック図。
コントローラの具体的構成の一例を示すブロック図。
【図３】同第１実施例のシステムにおけるメモリライト
サイクルの動作を説明するタイミングチャート。
サイクルの動作を説明するタイミングチャート。
【図４】この発明の第２実施例に係るコンピュータシス
テムの構成を示すブロック図。
テムの構成を示すブロック図。
【図５】同第２実施例のシステムに設けられるシステム
コントローラの具体的構成の一例を示すブロック図。
コントローラの具体的構成の一例を示すブロック図。
【図６】従来の典型的なコンピュータシステムの構成を
示すブロック図。
示すブロック図。
【図７】図６のシステムにおけるメモリライトサイクル
の動作を説明するタイミングチャート。
の動作を説明するタイミングチャート。
２１…ＣＰＵ、２２…メインメモリ、２３，３３…シス
テムコントローラ、２４…Ｉ／Ｏデバイス、２５…ＶＲ
ＡＭ、３１…プロセッサバス、３２…システムバス、２
３１，３３１…アドレスバッファ、２３２，３３２…ラ
イトバッファ、２３３，３３３…ＤＲＡＭコントロール
回路、２３４，３３４…バス変換回路、２３５，３３５
…タイミングコントロール回路、３１１…アドレスバ
ス、３１２…データバス。
テムコントローラ、２４…Ｉ／Ｏデバイス、２５…ＶＲ
ＡＭ、３１…プロセッサバス、３２…システムバス、２
３１，３３１…アドレスバッファ、２３２，３３２…ラ
イトバッファ、２３３，３３３…ＤＲＡＭコントロール
回路、２３４，３３４…バス変換回路、２３５，３３５
…タイミングコントロール回路、３１１…アドレスバ
ス、３１２…データバス。
Claims (8)
- 【請求項１】 所定のバスサイクルによってメモリリー
ド／メモリライトサイクルを実行するＣＰＵと、 このＣＰＵに接続されたバスと、 このバスに接続されたメモリと、 前記バスおよび前記メモリに接続され、前記メモリを制
御するメモリ制御手段とを具備し、 このメモリ制御手段は、 前記バスに前記メモリと並列に接続され、メモリライト
サイクルにおいて前記バスを介して前記ＣＰＵから前記
メモリに転送されるライトデータを保持するライトバッ
ファと、 前記メモリライトサイクルにおいて前記メモリをライト
アクセスし、前記バス上のライトデータを前記メモリに
書き込むアクセス制御手段と、 前記ライトバッファによる前記ライトデータの保持に応
答して、前記ＣＰＵによるメモリライトサイクルの実行
を終結させる手段と、 このメモリライトサイクルの終結に応答して前記ライト
バッファのライトデータを前記バスに出力し、前記アク
セス制御手段による前記メモリのライトアクセスが完了
するまで前記ライトデータを前記メモリに継続して供給
する手段とを具備することを特徴とするコンピュータシ
ステム。 - 【請求項２】 アドレスおよびステータスが出力される
第１クロックサイクルおよびライトデータまたはリード
データが転送される第２クロックサイクルを含むバスサ
イクルによってメモリリード／メモリライトサイクルを
実行し、そのバスサイクルに挿入されるウエイト数がレ
ディー信号に応じて制御されるＣＰＵと、 このＣＰＵに接続され、前記バスサイクルが実行される
プロセッサバスと、 このプロセッサバス内に定義されているデータバスに接
続されたメインメモリと、 前記プロセッサバスおよび前記メインメモリに接続さ
れ、前記メインメモリを制御するメモリ制御手段とを具
備し、 このメモリ制御手段は、 前記プロセッサバス内に定義されているアドレスバスに
接続され、メモリライトサイクルの第１クロックサイク
ルの期間において前記アドレスバスを介して前記ＣＰＵ
から転送されるアドレスを保持するアドレスバッファ
と、 前記データバスに前記メインメモリと並列に接続され、
メモリライトサイクルの第２クロックサイクルの期間に
おいて前記データバスを介して前記ＣＰＵから前記メモ
リに転送されるライトデータを保持するライトバッファ
と、 前記メモリライトサイクルにおいて前記アドレスバッフ
ァのアドレスにしたがって前記メモリをライトアクセス
し、前記データバス上のライトデータを前記メモリに書
き込むアクセス制御手段と、 前記ライトバッファによる前記ライトデータの保持に応
答して、前記レディー信号を発生して前記ＣＰＵによる
メモリライトサイクルの実行を終結させる手段と、 このメモリライトサイクルの終結に応答して前記ライト
バッファのライトデータを前記データバスに出力し、前
記アクセス制御手段による前記メモリのライトアクセス
が完了するまで前記ライトデータを前記メモリに継続し
て供給する手段とを具備することを特徴とするコンピュ
ータシステム。 - 【請求項３】 所定のバスサイクルによってＩ／Ｏまた
はメモリのリード／ライトサイクルを実行するＣＰＵ
と、 このＣＰＵに接続されたプロセッサバスと、 このプロセッサバスに定義されているデータバスに接続
されたメモリと、 前記プロセッサバスおよび前記メモリに接続され、前記
メモリを制御するメモリ制御手段とを具備し、 このメモリ制御手段は、 前記プロセッサバス内に定義されているアドレスバスに
接続され、メモリライトサイクルにおいて前記アドレス
バスを介して前記ＣＰＵから転送されるアドレスを複数
個保持するアドレスバッファと、 前記データバスに前記メモリと並列に接続され、メモリ
ライトサイクルにおいて前記データバスを介して前記Ｃ
ＰＵから前記メモリに転送されるライトデータを複数個
保持するライトバッファと、 このライトバッファにライトデータが保持される度、前
記ＣＰＵによって実行中のメモリライトサイクルを終結
させる手段と、 前記プロセッサバスを監視して前記ＣＰＵによるＩ／Ｏ
またはメモリのリードサイクルの実行、または前記プロ
セッサバスのデータバスの空き状態、を検出し、前記デ
ータバスを獲得する手段と、 このデータバスの獲得に応答して、前記ライトバッファ
のライトデータを順次プロセッサバスに出力し、前記ア
ドレスバッファのアドレスに従ってそれらライトデータ
を前記メモリに書き込む手段とを具備することを特徴と
するコンピュータシステム。 - 【請求項４】 前記ライトバッファのバッファフル状態
を検出する手段と、 この検出に応答して、前記ＣＰＵが実行中のバスサイク
ルを強制的に中断させて前記プロセッサバスを獲得する
手段と、 このプロセッサバスの獲得に応答して、前記ライトバッ
ファのライトデータを順次プロセッサバスに出力し、前
記アドレスバッファのアドレスに従ってそれらライドデ
ータを前記メモリに書き込む手段と、 書き込み完了に応答して、前記中断したバスサイクルを
前記ＣＰＵに再開させる手段とをさらに具備することを
特徴とする請求項３記載のコンピュータシステム。 - 【請求項５】 所定のバスサイクルによってＩ／Ｏまた
はメモリのリード／ライトサイクルを実行するＣＰＵ
と、 このＣＰＵに接続されたプロセッサバスと、 このプロセッサバス内に定義されたデータバスに接続さ
れたメモリと、 各種Ｉ／Ｏが接続されるシステムバスと、 前記プロセッサバスと前記システムバス間に接続され、
前記Ｉ／Ｏおよびメモリを制御するシステムコントロー
ラとを具備し、 このシステムコントローラは、 前記データバスに前記メモリと並列に接続され、メモリ
ライトサイクルにおいて前記データバスを介して前記Ｃ
ＰＵから前記メモリに転送されるライトデータを保持す
るライトバッファと、 前記メモリライトサイクルにおいて前記メモリをライト
アクセスし、前記データバス上のライトデータを前記メ
モリに書き込むアクセス制御手段と、 前記ライトバッファによる前記ライトデータの保持に応
答して、前記ＣＰＵによるメモリライトサイクルの実行
を終結させる手段と、 このメモリライトサイクルの終結に応答して前記ライト
バッファのライトデータを前記データバスに出力し、前
記アクセス制御手段による前記メモリのライトアクセス
が完了するまで前記ライトデータを前記メモリに継続し
て供給する手段とを具備することを特徴とするコンピュ
ータシステム。 - 【請求項６】 アドレスおよびステータスが出力される
第１クロックサイクルおよびライトデータまたはリード
データが転送される第２クロックサイクルを含むバスサ
イクルによってＩ／Ｏまたはメモリのリード／ライトサ
イクルを実行し、そのバスサイクルに挿入されるウエイ
ト数がレディー信号に応じて制御されるＣＰＵと、 このＣＰＵに接続され、前記バスサイクルが実行される
プロセッサバスと、 このプロセッサバス内に定義されているデータバスに接
続されたメインメモリと、 各種Ｉ／Ｏが接続されるシステムバスと、 前記プロセッサバスと前記システムバス間に接続され、
前記Ｉ／Ｏおよびメインメモリを制御するシステムコン
トローラとを具備し、 このシステムコントローラは、 前記プロセッサバス内に定義されているアドレスバスに
接続され、メモリライトサイクルの第１クロックサイク
ルの期間において前記アドレスバスを介して前記ＣＰＵ
から転送されるアドレスを保持するアドレスバッファ
と、 前記データバスに前記メモリと並列に接続され、メモリ
ライトサイクルの第２クロックサイクルの期間において
前記データバスを介して前記ＣＰＵから前記メモリに転
送されるライトデータを保持するライトバッファと、 前記メモリライトサイクルにおいて前記メモリのライト
アクセスを開始し、前記データバス上のライトデータを
前記メモリに書き込むアクセス制御手段と、 前記ライトバッファによる前記ライトデータの保持に応
答して、前記レディー信号を発生して前記ＣＰＵによる
メモリライトサイクルの実行を終結させる手段と、 このメモリライトサイクルの終結に応答して前記ライト
バッファのライトデータを前記データバスに出力し、前
記アクセス制御手段による前記メモリのライトアクセス
が完了するまで前記ライトデータを前記メモリに継続し
て供給する手段とを具備することを特徴とするコンピュ
ータシステム。 - 【請求項７】 所定のバスサイクルによってＩ／Ｏまた
はメモリのリード／ライトサイクルを実行するＣＰＵ
と、 このＣＰＵに接続されたプロセッサバスと、 このプロセッサバス内に定義されたデータバスに接続さ
れたメモリと、 各種Ｉ／Ｏが接続されるシステムバスと、 前記プロセッサバスと前記システムバス間に接続され、
前記Ｉ／Ｏおよびメモリを制御するシステムコントロー
ラとを具備し、 このシステムコントローラは、 前記プロセッサバス内に定義されているアドレスバスに
接続され、メモリライトサイクルにおいて前記アドレス
バスを介して前記ＣＰＵから転送されるアドレスを複数
個保持するアドレスバッファと、 前記データバスに前記メモリと並列に接続され、メモリ
ライトサイクルにおいて前記データバスを介して前記Ｃ
ＰＵから前記メモリに転送されるライトデータを複数個
保持するライトバッファと、 このライトバッファにライトデータが保持される度、前
記ＣＰＵによって実行中のメモリライトサイクルを終結
させる手段と、 前記プロセッサバスを監視して前記ＣＰＵによるＩ／Ｏ
またはメモリのリードサイクルの実行、または前記プロ
セッサバスのデータバスの空き状態を検出し、前記デー
タバスを獲得する手段と、 このデータバスの獲得に応答して、前記ライトバッファ
のライトデータを順次プロセッサバスに出力し、前記ア
ドレスバッファのアドレスに従ってそれらライトデータ
を前記メモリに書き込む手段とを具備することを特徴と
するコンピュータシステム。 - 【請求項８】 前記ライトバッファのバッファフル状態
を検出する手段と、 この検出に応答して、前記ＣＰＵが実行中のバスサイク
ルを強制的に中断させて前記プロセッサバスを獲得する
手段と、 このプロセッサバスの獲得に応答して、前記ライトバッ
ファのライトデータを順次プロセッサバスに出力し、前
記アドレスバッファのアドレスに従ってそれらライドデ
ータを前記メモリに書き込む手段と、 書き込み完了に応答して、前記中断したバスサイクルを
前記ＣＰＵに再開させる手段とをさらに具備することを
特徴とする請求項７記載のコンピュータシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5270963A JPH07129456A (ja) | 1993-10-28 | 1993-10-28 | コンピュータシステム |
| US08/796,955 US5742849A (en) | 1993-10-28 | 1997-02-07 | High-performance computer system of a parallel write-buffering type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5270963A JPH07129456A (ja) | 1993-10-28 | 1993-10-28 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07129456A true JPH07129456A (ja) | 1995-05-19 |
Family
ID=17493469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5270963A Pending JPH07129456A (ja) | 1993-10-28 | 1993-10-28 | コンピュータシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5742849A (ja) |
| JP (1) | JPH07129456A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4030216B2 (ja) * | 1999-03-09 | 2008-01-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マイクロプロセッサとマイクロプロセッサを含むシステム及びマイクロプロセッサのバスサイクル制御方法 |
| US6708257B2 (en) * | 1999-07-12 | 2004-03-16 | Koninklijke Philips Electronics N.V. | Buffering system bus for external-memory access |
| KR100940260B1 (ko) * | 2003-07-14 | 2010-02-04 | 삼성전자주식회사 | 다이나믹 주파수 스케일링에 따라 동작 모드의 제어가가능한 반도체 시스템 및 동작 모드 제어 방법 |
| US7162551B2 (en) * | 2003-10-31 | 2007-01-09 | Lucent Technologies Inc. | Memory management system having a linked list processor |
| US20070005868A1 (en) * | 2005-06-30 | 2007-01-04 | Osborne Randy B | Method, apparatus and system for posted write buffer for memory with unidirectional full duplex interface |
| WO2010045445A2 (en) * | 2008-10-15 | 2010-04-22 | Marvell World Trade Ltd. | Architecture for data storage systems |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4157587A (en) * | 1977-12-22 | 1979-06-05 | Honeywell Information Systems Inc. | High speed buffer memory system with word prefetch |
| US4621320A (en) * | 1983-10-24 | 1986-11-04 | Sperry Corporation | Multi-user read-ahead memory |
| US4727491A (en) * | 1984-06-27 | 1988-02-23 | Compaq Computer Corporation | Personal computer having normal and high speed execution modes |
| US4695943A (en) * | 1984-09-27 | 1987-09-22 | Honeywell Information Systems Inc. | Multiprocessor shared pipeline cache memory with split cycle and concurrent utilization |
| US5034917A (en) * | 1988-05-26 | 1991-07-23 | Bland Patrick M | Computer system including a page mode memory with decreased access time and method of operation thereof |
| US4965717A (en) * | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
| US5117493A (en) * | 1989-08-07 | 1992-05-26 | Sun Microsystems, Inc. | Pipelined register cache |
| DE69031658T2 (de) * | 1989-09-11 | 1998-05-20 | Wang Laboratories | Vorrichtung und verfahren für instandhaltung von cache/zentralspeicherkonsistenz |
| US5263142A (en) * | 1990-04-12 | 1993-11-16 | Sun Microsystems, Inc. | Input/output cache with mapped pages allocated for caching direct (virtual) memory access input/output data based on type of I/O devices |
| US5452463A (en) * | 1990-05-25 | 1995-09-19 | Dell Usa, L.P. | Processor and cache controller interface lock jumper |
| EP0473059B1 (en) * | 1990-08-22 | 2000-05-31 | Sanyo Electric Co., Limited. | Communication control system |
| CA2043493C (en) * | 1990-10-05 | 1997-04-01 | Ricky C. Hetherington | Hierarchical integrated circuit cache memory |
| JPH04258876A (ja) * | 1991-02-12 | 1992-09-14 | Mitsubishi Electric Corp | 半導体メモリ装置およびメモリアクセスシステム |
| US5289584A (en) * | 1991-06-21 | 1994-02-22 | Compaq Computer Corp. | Memory system with FIFO data input |
| US5526507A (en) * | 1992-01-06 | 1996-06-11 | Hill; Andrew J. W. | Computer memory array control for accessing different memory banks simullaneously |
| US5526505A (en) * | 1992-05-27 | 1996-06-11 | Hewlett-Packard Co. | Fast lookahead circuit to identify an item in a large binary set |
| US5459842A (en) * | 1992-06-26 | 1995-10-17 | International Business Machines Corporation | System for combining data from multiple CPU write requests via buffers and using read-modify-write operation to write the combined data to the memory |
| GB2271204B (en) * | 1992-10-01 | 1996-01-03 | Digital Equipment Int | Digital system memory access |
| US5561783A (en) * | 1992-11-16 | 1996-10-01 | Intel Corporation | Dynamic cache coherency method and apparatus using both write-back and write-through operations |
-
1993
- 1993-10-28 JP JP5270963A patent/JPH07129456A/ja active Pending
-
1997
- 1997-02-07 US US08/796,955 patent/US5742849A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5742849A (en) | 1998-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5893136A (en) | Memory controller for independently supporting Synchronous and Asynchronous DRAM memories | |
| US6073223A (en) | Memory controller and method for intermittently activating and idling a clock signal for a synchronous memory | |
| US8499127B2 (en) | Memory hub with internal cache and/or memory access prediction | |
| EP1665058B1 (en) | Memory module and method having on-board data search capabilites and processor-based system using such memory modules | |
| US5265236A (en) | Method and apparatus for increasing the speed of memory access in a virtual memory system having fast page mode | |
| JPH0628254A (ja) | ライトスルーキャッシュおよびパイプラインスヌープサイクルを備えたメモリシステムを有するパーソナルコンピュータ | |
| JPH10207771A (ja) | メモリ動作短縮方法 | |
| JPH02223091A (ja) | コンピュータメモリシステム | |
| JP2000506301A (ja) | 高速コマンド入力を有する簡単化されたクロックドｄｒａｍ | |
| US20240231699A9 (en) | Asynchronous arbitration across clock domains for register writes in an integrated circuit chip | |
| US9342474B2 (en) | Switching a computer system from a high performance mode to a low power mode | |
| US6549991B1 (en) | Pipelined SDRAM memory controller to optimize bus utilization | |
| JPH0916282A (ja) | クロック制御方式 | |
| US20010011330A1 (en) | Dma driven processor cache | |
| US5893917A (en) | Memory controller and method of closing a page of system memory | |
| JPH07129456A (ja) | コンピュータシステム | |
| KR100332188B1 (ko) | 커맨드 적재 고대역폭 메모리와 그 메모리 내에서 커맨드를 적재하고 보류중인 동작을 자체 실행하는 방법 | |
| US5680591A (en) | Method and apparatus for monitoring a row address strobe signal in a graphics controller | |
| KR960007833B1 (ko) | 고속 페이지 모드 선택을 위한 방법 및 장치 | |
| US6954873B2 (en) | Implementation of wait-states | |
| US5809534A (en) | Performing a write cycle to memory in a multi-processor system | |
| US20240168658A1 (en) | System and Method to Reduce Power Consumption When Conveying Data to a Device | |
| JP3169878B2 (ja) | メモリ制御回路 | |
| JP2003122623A (ja) | 書き込みコマンド高速送信のためのグラフィックスコントローラ | |
| JPH096713A (ja) | システムメモリとｐｃｉマスタ装置との間のデータの転送を最適化するための方法、およびコンピュータにおけるメモリアクセス時間を最適化するためのシステム |