JPH0916282A - クロック制御方式 - Google Patents
クロック制御方式Info
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- JPH0916282A JPH0916282A JP7168837A JP16883795A JPH0916282A JP H0916282 A JPH0916282 A JP H0916282A JP 7168837 A JP7168837 A JP 7168837A JP 16883795 A JP16883795 A JP 16883795A JP H0916282 A JPH0916282 A JP H0916282A
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- Japan
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- cpu
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- controller
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Abstract
(57)【要約】
【課題】ＣＰＵコントローラからＣＰＵあるいはＤＲＡ
Ｍ等へ出力する信号を生成するクロックと、ＣＰＵから
の入力信号をサンプリングするクロックとで異なるクロ
ックを使用可能とすることにより、スキュー調整の困難
性を排除するとともに、ＤＲＡＭに対して高速にアクセ
スすることが可能なクロック制御方式を提供することで
ある。 【解決手段】基本クロックを基に、ＣＰＵへのクロック
出力を生成するとともに、ＤＲＡＭ制御、ＣＰＵサイク
ル制御等の制御ロジックを内蔵したコントローラにおい
て、内部の動作クロックを、内部で生成したクロックま
たは一度外部に出力したクロックを再入力したクロック
のどちらかに切り替える。ＤＲＡＭ制御信号生成用クロ
ックに対し、ＣＰＵへの出力クロックのみを遅らせるこ
とが可能で、ＣＰＵクロックに対するＤＲＡＭ制御信号
のディレイを少なくすることができる。
Ｍ等へ出力する信号を生成するクロックと、ＣＰＵから
の入力信号をサンプリングするクロックとで異なるクロ
ックを使用可能とすることにより、スキュー調整の困難
性を排除するとともに、ＤＲＡＭに対して高速にアクセ
スすることが可能なクロック制御方式を提供することで
ある。 【解決手段】基本クロックを基に、ＣＰＵへのクロック
出力を生成するとともに、ＤＲＡＭ制御、ＣＰＵサイク
ル制御等の制御ロジックを内蔵したコントローラにおい
て、内部の動作クロックを、内部で生成したクロックま
たは一度外部に出力したクロックを再入力したクロック
のどちらかに切り替える。ＤＲＡＭ制御信号生成用クロ
ックに対し、ＣＰＵへの出力クロックのみを遅らせるこ
とが可能で、ＣＰＵクロックに対するＤＲＡＭ制御信号
のディレイを少なくすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、クロック制御方
式に関し、特に基本クロックを基に、ＣＰＵへのクロッ
ク出力を生成するとともに、ＤＲＡＭ制御、ＣＰＵサイ
クル制御等の制御ロジックを内蔵したコントローラにお
いて、内部の動作クロックを、内部で生成したクロック
または一度外部に出力したクロックを再入力したクロッ
クのどちらかに切り替えることが可能なクロック制御方
式に関する。
式に関し、特に基本クロックを基に、ＣＰＵへのクロッ
ク出力を生成するとともに、ＤＲＡＭ制御、ＣＰＵサイ
クル制御等の制御ロジックを内蔵したコントローラにお
いて、内部の動作クロックを、内部で生成したクロック
または一度外部に出力したクロックを再入力したクロッ
クのどちらかに切り替えることが可能なクロック制御方
式に関する。
【０００２】
【従来の技術】近年、携行が容易でバッテリにより動作
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。一方、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉ
ｎｇ ｕｎｉｔ）は年々高速化されている。例えば米国
インテル社の８０２８６から８０３８６、８０４８６、
Ｐｅｎｔｉｕｍ，・・・と高速化を続け、ＣＰＵ内部ク
ロックの高速化、ＣＰＵバス幅の拡張が成されている。
可能なノートブックタイプまたはラップトップタイプの
ポータブルパーソナルコンピュータが種々開発されてい
る。一方、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉ
ｎｇ ｕｎｉｔ）は年々高速化されている。例えば米国
インテル社の８０２８６から８０３８６、８０４８６、
Ｐｅｎｔｉｕｍ，・・・と高速化を続け、ＣＰＵ内部ク
ロックの高速化、ＣＰＵバス幅の拡張が成されている。
【０００３】このようなコンピュータの中には、図４に
示すように基本クロック（ＸＣＬＫ）にもとずいてＣＰ
Ｕクロックを生成するＣＰＵクロック生成回路、ＤＲＡ
Ｍ制御回路、ＣＰＵサイクル制御回路等をゲートアレイ
で構成したＣＰＵコントローラが設けられるものがあ
る。
示すように基本クロック（ＸＣＬＫ）にもとずいてＣＰ
Ｕクロックを生成するＣＰＵクロック生成回路、ＤＲＡ
Ｍ制御回路、ＣＰＵサイクル制御回路等をゲートアレイ
で構成したＣＰＵコントローラが設けられるものがあ
る。
【０００４】一般に、図５の（ａ），（ｂ）に示すよう
に各種信号はクロックを基準にして動く。例えば、クロ
ックの立ち上がりで信号がサンプルされたり、あるいは
クロックから各種信号が作られる。この場合、ＣＰＵコ
ントローラから一度出力され再び前記ＣＰＵコントロー
ラにフィードバックされた信号は前記ＣＰＵに出力され
るＣＰＵクロックと同相である。例えば、ＣＰＵが前記
ＣＰＵコントローラに何等かの信号を出力した場合、そ
の信号はＣＰＵのクロック信号に同期している。従って
ＣＰＵコントローラが前記ＣＰＵから出力された信号を
受ける場合は、前記ＣＰＵクロックに同期して受けるの
が望ましい。そうでない場合には、ＣＰＵコントローラ
内部の回路が誤動作する恐れがある。従って、ＣＰＵコ
ントローラ内部の各部を動作させる場合には、ＣＰＵコ
ントローラから出力されたクロックを使用することが望
ましい。
に各種信号はクロックを基準にして動く。例えば、クロ
ックの立ち上がりで信号がサンプルされたり、あるいは
クロックから各種信号が作られる。この場合、ＣＰＵコ
ントローラから一度出力され再び前記ＣＰＵコントロー
ラにフィードバックされた信号は前記ＣＰＵに出力され
るＣＰＵクロックと同相である。例えば、ＣＰＵが前記
ＣＰＵコントローラに何等かの信号を出力した場合、そ
の信号はＣＰＵのクロック信号に同期している。従って
ＣＰＵコントローラが前記ＣＰＵから出力された信号を
受ける場合は、前記ＣＰＵクロックに同期して受けるの
が望ましい。そうでない場合には、ＣＰＵコントローラ
内部の回路が誤動作する恐れがある。従って、ＣＰＵコ
ントローラ内部の各部を動作させる場合には、ＣＰＵコ
ントローラから出力されたクロックを使用することが望
ましい。
【０００５】ＣＰＵコントローラがＣＰＵから信号を受
ける場合には、ＣＰＵコントローラから出力されたクロ
ック信号をフィードバックした信号を使うのがよい。一
方、ＣＰＵコントローラからＣＰＵに対して信号を出力
する場合、ＣＰＵはＣＰＵクロックに同期して信号を受
け取るが、その場合、出力した信号に対して所定のセッ
トアップタイムおよびホールドタイムを確保しなければ
ならない。
ける場合には、ＣＰＵコントローラから出力されたクロ
ック信号をフィードバックした信号を使うのがよい。一
方、ＣＰＵコントローラからＣＰＵに対して信号を出力
する場合、ＣＰＵはＣＰＵクロックに同期して信号を受
け取るが、その場合、出力した信号に対して所定のセッ
トアップタイムおよびホールドタイムを確保しなければ
ならない。
【０００６】今、仮に図６に示すＣＰＵコントローラ５
からＣＰＵ１に出力されたクロックと、ＣＰＵコントロ
ーラ５から出力されたクロックをフィードバックしたク
ロックとのスキューが０であると仮定する。ＣＰＵコン
トローラ５内部では各種回路に内部動作クロックが分配
される。今、仮にフィードバックされたＣＰＵクロック
信号がフリップフロップ（Ｆ／Ｆ）４に到達するまでに
５ｎｓかかったとする。さらにＦ／Ｆ４から種々の回路
を通ってＣＰＵコントローラ５の出力に到達するまでに
５ｎｓかかったとする。この場合、合計１０ｎｓのスキ
ューを生じる。この結果、図５（ｃ）に示すように出力
信号は１０ｎｓ遅れることになる。この場合、ＣＰＵの
クロックと同相のクロックで前記Ｆ／Ｆ４を動作させれ
ば、出力側のディレイ分だけで済むことになる。従っ
て、分周回路２５から出力されたＣＰＵクロックがＣＰ
Ｕコントローラ５の出力に到達するまでに５ｎｓかかる
ように設計することにより、ＣＰＵクロックとＦ／Ｆ４
からの出力信号とのスキューは理論的に０となるはずで
ある。この結果、信号を早く出力することができる。
からＣＰＵ１に出力されたクロックと、ＣＰＵコントロ
ーラ５から出力されたクロックをフィードバックしたク
ロックとのスキューが０であると仮定する。ＣＰＵコン
トローラ５内部では各種回路に内部動作クロックが分配
される。今、仮にフィードバックされたＣＰＵクロック
信号がフリップフロップ（Ｆ／Ｆ）４に到達するまでに
５ｎｓかかったとする。さらにＦ／Ｆ４から種々の回路
を通ってＣＰＵコントローラ５の出力に到達するまでに
５ｎｓかかったとする。この場合、合計１０ｎｓのスキ
ューを生じる。この結果、図５（ｃ）に示すように出力
信号は１０ｎｓ遅れることになる。この場合、ＣＰＵの
クロックと同相のクロックで前記Ｆ／Ｆ４を動作させれ
ば、出力側のディレイ分だけで済むことになる。従っ
て、分周回路２５から出力されたＣＰＵクロックがＣＰ
Ｕコントローラ５の出力に到達するまでに５ｎｓかかる
ように設計することにより、ＣＰＵクロックとＦ／Ｆ４
からの出力信号とのスキューは理論的に０となるはずで
ある。この結果、信号を早く出力することができる。
【０００７】特にメモリタイミングが問題となる。メモ
リ回路７はＣＰＵバスに直結されている。この場合、メ
モリから出力されたデータをＣＰＵが取り込む場合、デ
ータはＣＰＵクロックに同期していなければならない。
今、図５（ｄ）に示すようにＣＡＳ＃（＃はアクティブ
ロウを意味する）信号が出力され、図５（ｅ）に示すよ
うにＤＲＡＭ ＤＡＴＡが出力され、図５（ｆ）に示す
ようにＢＲＤＹ＃信号が出力されたとする。この場合、
ＣＰＵはＢＲＤＹ＃ロウでサンプルしたクロックでＤＲ
ＡＭ ＤＡＴＡをサンプルする。この場合、図５（ｄ）
に示すＣＡＳ＃信号のディレイがデータのアクセスに影
響する。理論的には、図５（ｄ）に示すＣＡＳ＃信号の
ディレイが小さければ小さい程、データアクセスタイム
は速くなる。そこで、図６に示す分周回路２５からＦ／
Ｆ４までを高速なクロック（例えば１ｎｓ）を用いて信
号を駆動すれば、ＣＰＵコントローラから出力される信
号の遅延量は１ｎｓとなる。従って、図５（ｄ）のＣＡ
Ｓ＃信号のディレイは１ｎｓとなる。
リ回路７はＣＰＵバスに直結されている。この場合、メ
モリから出力されたデータをＣＰＵが取り込む場合、デ
ータはＣＰＵクロックに同期していなければならない。
今、図５（ｄ）に示すようにＣＡＳ＃（＃はアクティブ
ロウを意味する）信号が出力され、図５（ｅ）に示すよ
うにＤＲＡＭ ＤＡＴＡが出力され、図５（ｆ）に示す
ようにＢＲＤＹ＃信号が出力されたとする。この場合、
ＣＰＵはＢＲＤＹ＃ロウでサンプルしたクロックでＤＲ
ＡＭ ＤＡＴＡをサンプルする。この場合、図５（ｄ）
に示すＣＡＳ＃信号のディレイがデータのアクセスに影
響する。理論的には、図５（ｄ）に示すＣＡＳ＃信号の
ディレイが小さければ小さい程、データアクセスタイム
は速くなる。そこで、図６に示す分周回路２５からＦ／
Ｆ４までを高速なクロック（例えば１ｎｓ）を用いて信
号を駆動すれば、ＣＰＵコントローラから出力される信
号の遅延量は１ｎｓとなる。従って、図５（ｄ）のＣＡ
Ｓ＃信号のディレイは１ｎｓとなる。
【０００８】
【発明が解決しようとする課題】上述したように、ＣＰ
Ｕコントローラ内部の動作クロックとして、内部で生成
したクロックを用いた場合、スキューを生じ、スキュー
調整が困難であるという問題がある。また、ＤＲＡＭを
アクセスする場合に、ＣＡＳ＃信号のディレイのため
に、データが高速にアクセスできないという問題があ
る。
Ｕコントローラ内部の動作クロックとして、内部で生成
したクロックを用いた場合、スキューを生じ、スキュー
調整が困難であるという問題がある。また、ＤＲＡＭを
アクセスする場合に、ＣＡＳ＃信号のディレイのため
に、データが高速にアクセスできないという問題があ
る。
【０００９】この発明の目的は、ＣＰＵコントローラか
らＣＰＵあるいはＤＲＡＭ等へ出力する信号を生成する
クロックと、ＣＰＵからの入力信号をサンプリングする
クロックとで異なるクロックを使用可能とすることによ
り、スキュー調整の困難性を排除するとともに、ＤＲＡ
Ｍに対して高速にアクセスすることが可能なクロック制
御方式を提供することである。
らＣＰＵあるいはＤＲＡＭ等へ出力する信号を生成する
クロックと、ＣＰＵからの入力信号をサンプリングする
クロックとで異なるクロックを使用可能とすることによ
り、スキュー調整の困難性を排除するとともに、ＤＲＡ
Ｍに対して高速にアクセスすることが可能なクロック制
御方式を提供することである。
【００１０】上記目的を達成するために、この発明のク
ロック制御方式は、ＣＰＵと、前記ＣＰＵをコントロー
ルするＣＰＵコントローラとから成るコンピュータシス
テムにおいて、基本クロックを生成する手段と；前記基
本クロックにもとずいて、前記ＣＰＵへのクロックを生
成する手段と；前記ＣＰＵへ出力したクロックを前記Ｃ
ＰＵコントローラへ再入力する手段と；および前記ＣＰ
Ｕコントローラ内部の動作クロックを内部で生成したク
ロックまたは一度外部に出力したクロックを再入力した
クロックのどちらかに切り替える手段とを有する。
ロック制御方式は、ＣＰＵと、前記ＣＰＵをコントロー
ルするＣＰＵコントローラとから成るコンピュータシス
テムにおいて、基本クロックを生成する手段と；前記基
本クロックにもとずいて、前記ＣＰＵへのクロックを生
成する手段と；前記ＣＰＵへ出力したクロックを前記Ｃ
ＰＵコントローラへ再入力する手段と；および前記ＣＰ
Ｕコントローラ内部の動作クロックを内部で生成したク
ロックまたは一度外部に出力したクロックを再入力した
クロックのどちらかに切り替える手段とを有する。
【００１１】また、この発明のクロック制御方式は、Ｃ
ＰＵと、メモリ回路と、前記ＣＰＵおよびメモリ回路を
制御するコントローラとを備えたコンピュータシステム
において、前記コントローラは基本クロックを入力する
手段と；前記基本クロックにもとずいて、前記ＣＰＵへ
出力する信号を生成するための第１クロックを生成する
手段と；前記ＣＰＵへ出力した第１クロックを前記コン
トローラに再入力する手段と；前記メモリ回路を制御す
るための信号を生成するためのクロックを前記再入力し
たクロックから生成する手段とを備え、前記ＣＰＵへの
出力クロックと前記メモリ回路の制御信号生成用クロッ
クとで異なるクロックを使用したことを特徴とする。
ＰＵと、メモリ回路と、前記ＣＰＵおよびメモリ回路を
制御するコントローラとを備えたコンピュータシステム
において、前記コントローラは基本クロックを入力する
手段と；前記基本クロックにもとずいて、前記ＣＰＵへ
出力する信号を生成するための第１クロックを生成する
手段と；前記ＣＰＵへ出力した第１クロックを前記コン
トローラに再入力する手段と；前記メモリ回路を制御す
るための信号を生成するためのクロックを前記再入力し
たクロックから生成する手段とを備え、前記ＣＰＵへの
出力クロックと前記メモリ回路の制御信号生成用クロッ
クとで異なるクロックを使用したことを特徴とする。
【００１２】この発明によれば、基本クロックを基に、
ＣＰＵへのクロック出力を生成するとともに、ＤＲＡＭ
制御、ＣＰＵサイクル制御等の制御ロジックを内蔵した
コントローラにおいて、内部の動作クロックを、内部で
生成したクロックまたは一度外部に出力したクロックを
再入力したクロックのどちらかに切り替えることが可能
である。
ＣＰＵへのクロック出力を生成するとともに、ＤＲＡＭ
制御、ＣＰＵサイクル制御等の制御ロジックを内蔵した
コントローラにおいて、内部の動作クロックを、内部で
生成したクロックまたは一度外部に出力したクロックを
再入力したクロックのどちらかに切り替えることが可能
である。
【００１３】また、出力信号と入力信号で異なるクロッ
クを使用可能である。すなわち、ＣＰＵあるいはＤＲＡ
Ｍ等へ出力する信号を生成するクロックと、ＣＰＵから
の入力信号をサンプリングするクロックで異なるクロッ
クを使用可能である。すなわち、ＣＰＵ、ＤＲＡＭ等へ
出力する信号は内部で生成したクロック、入力信号は一
度外部に出力して再入力したクロック（ＣＰＵクロッ
ク）を使用可能である。
クを使用可能である。すなわち、ＣＰＵあるいはＤＲＡ
Ｍ等へ出力する信号を生成するクロックと、ＣＰＵから
の入力信号をサンプリングするクロックで異なるクロッ
クを使用可能である。すなわち、ＣＰＵ、ＤＲＡＭ等へ
出力する信号は内部で生成したクロック、入力信号は一
度外部に出力して再入力したクロック（ＣＰＵクロッ
ク）を使用可能である。
【００１４】また、ＣＰＵへの出力クロックとＤＲＡＭ
制御信号生成用クロックとで異なるクロックを使用可能
である。すなわち、ＤＲＡＭ制御信号生成用クロックに
対し、ＣＰＵへの出力クロックのみを遅らせることが可
能で、ＣＰＵクロックに対するＤＲＡＭ制御信号のディ
レイを少なくすることができる。
制御信号生成用クロックとで異なるクロックを使用可能
である。すなわち、ＤＲＡＭ制御信号生成用クロックに
対し、ＣＰＵへの出力クロックのみを遅らせることが可
能で、ＣＰＵクロックに対するＤＲＡＭ制御信号のディ
レイを少なくすることができる。
【００１５】
【発明の実施の形態】以下、この発明の一実施例につい
て図面を参照して説明する。図１はこの発明のクロック
制御方式が適用されるコンピュータの一実施例を示すブ
ロック図である。同図に示すように、ＣＰＵ１は例えば
米国インテル社のＰｅｎｔｉｕｍ （Ｐ５４Ｃ）が適用
される。ＣＰＵ１は６４ビットのデータバス３を介して
ＣＰＵコントロールゲートアレイ５に接続される。前記
データバス３には６４ビットメインＤＲＡＭ７が接続さ
れる。さらに、ＣＰＵ１とＣＰＵコントロールゲートア
レイ５はコントロールバス９を介して接続される。コン
トロールバス９はＣＰＵ１から出力されたＡＤＳ＃信号
およびＢＥ７−０信号をＣＰＵコントロールゲートアレ
イ５に供給する。上記ＡＤＳ＃信号はバスサイクルのス
タートを示す信号であり、バスサイクルの開始時に、”
アドレスタイム（Ｔ１）”の期間，ＣＰＵ１はアドレス
を後述する共通バス１１に出力し、バスサイクル定義情
報をコントロールバス９に出力する。さらに、ＣＰＵ１
は正しいアドレスとバスサイクル定義情報がバス上にあ
ることを示すためにＡＤＳ(Address Strobe) ＃信号を
アクティブにする。なお、＃は上記信号がアクティブロ
ーであることを示している。上記データバス３およびコ
ントロールバス９はＣＰＵバスを構成する。
て図面を参照して説明する。図１はこの発明のクロック
制御方式が適用されるコンピュータの一実施例を示すブ
ロック図である。同図に示すように、ＣＰＵ１は例えば
米国インテル社のＰｅｎｔｉｕｍ （Ｐ５４Ｃ）が適用
される。ＣＰＵ１は６４ビットのデータバス３を介して
ＣＰＵコントロールゲートアレイ５に接続される。前記
データバス３には６４ビットメインＤＲＡＭ７が接続さ
れる。さらに、ＣＰＵ１とＣＰＵコントロールゲートア
レイ５はコントロールバス９を介して接続される。コン
トロールバス９はＣＰＵ１から出力されたＡＤＳ＃信号
およびＢＥ７−０信号をＣＰＵコントロールゲートアレ
イ５に供給する。上記ＡＤＳ＃信号はバスサイクルのス
タートを示す信号であり、バスサイクルの開始時に、”
アドレスタイム（Ｔ１）”の期間，ＣＰＵ１はアドレス
を後述する共通バス１１に出力し、バスサイクル定義情
報をコントロールバス９に出力する。さらに、ＣＰＵ１
は正しいアドレスとバスサイクル定義情報がバス上にあ
ることを示すためにＡＤＳ(Address Strobe) ＃信号を
アクティブにする。なお、＃は上記信号がアクティブロ
ーであることを示している。上記データバス３およびコ
ントロールバス９はＣＰＵバスを構成する。
【００１６】ＣＰＵコントロールゲートアレイ５はデー
タバスドライブブロック、ＣＰＵコントロールブロッ
ク、ＤＲＡＭマッパー、ＤＲＡＭコントロールブロッ
ク、ＣＰＵサイクルチェックブロックから構成される。
その他、、上記各ブロックからのレジスタデータのセレ
クタ、ＡＤＳ＃のディレイ制御回路、ＣＰＵへのクロッ
ク出力ディレイ制御回路、クロック／リセット／サスペ
ンドコントロール回路、テストのための付加回路等が設
けられている。ＣＰＵコントロールゲートアレイ５はＶ
Ｌバス１３を介してＩＳＡバスを制御するＩＳＡコント
ローラ１５に接続される。ＶＬバス１３は３２ビットデ
ータバス１７、コントロールバス１９等で構成される。
３２ビットデータバス１７には３２ビット拡張ＤＲＡＭ
２１が接続される。コントロールバス１９はＶＡＤＳ＃
信号（ＶＬバス上のＡＤＳ＃信号）、ＶＢＥ３−０、Ａ
０２信号等を転送する。ＶＡＤＳ＃信号はＣＰＵ１から
出力されたＡＤＳ＃信号をＣＰＵコントロールゲートア
レイ１によりＶＬバスに合うように変換された信号であ
る。さらに、ＣＰＵ１から出力されるＢＥ７−０＃信号
からＶＬバス用のＶＢＥ３−０＃信号およびＡ０２信号
を生成する。変換の方法については後述する。
タバスドライブブロック、ＣＰＵコントロールブロッ
ク、ＤＲＡＭマッパー、ＤＲＡＭコントロールブロッ
ク、ＣＰＵサイクルチェックブロックから構成される。
その他、、上記各ブロックからのレジスタデータのセレ
クタ、ＡＤＳ＃のディレイ制御回路、ＣＰＵへのクロッ
ク出力ディレイ制御回路、クロック／リセット／サスペ
ンドコントロール回路、テストのための付加回路等が設
けられている。ＣＰＵコントロールゲートアレイ５はＶ
Ｌバス１３を介してＩＳＡバスを制御するＩＳＡコント
ローラ１５に接続される。ＶＬバス１３は３２ビットデ
ータバス１７、コントロールバス１９等で構成される。
３２ビットデータバス１７には３２ビット拡張ＤＲＡＭ
２１が接続される。コントロールバス１９はＶＡＤＳ＃
信号（ＶＬバス上のＡＤＳ＃信号）、ＶＢＥ３−０、Ａ
０２信号等を転送する。ＶＡＤＳ＃信号はＣＰＵ１から
出力されたＡＤＳ＃信号をＣＰＵコントロールゲートア
レイ１によりＶＬバスに合うように変換された信号であ
る。さらに、ＣＰＵ１から出力されるＢＥ７−０＃信号
からＶＬバス用のＶＢＥ３−０＃信号およびＡ０２信号
を生成する。変換の方法については後述する。
【００１７】共通バス１１はＣＰＵバスとＶＬバスとを
共通化したもので、アドレスデータＡ３１−０３、ＭＩ
Ｏ＃信号、ＤＣ＃信号、およびＷＲ＃信号をＣＰＵバス
とＶＬバスとで共通にしたものである。上述したよう
に、ＣＰＵがＰｅｎｔｉｕｍの場合、データバス幅は６
４ビットである。このため、６４ビット単位（８バイト
単位）にアドレッシングが行われる。従って、ビット０
−２の下位３ビットは必要無いので、共通バス１１には
アドレスデータＡ３１−０３が出力される。ＭＩＯ＃信
号はメモリアドレスまたはＩ／Ｏアドレスを示す信号で
あり、ＭＩＯ＃がハイレベルのとき、メモリアドレスが
ＣＰＵ１により出力され、ＭＩＯ＃がロウレベルのと
き、Ｉ／Ｏアドレスが出力される。ＤＣ＃信号はデータ
および制御データを示す信号であり、ＤＣ＃がハイレベ
ルのときに、データを意味し、ロウレベルのときに制御
データを意味する。さらに、ＷＲ＃信号はハイレベルの
ときに”ライト”を意味し、ロウレベルのときに”リー
ド”を意味する。
共通化したもので、アドレスデータＡ３１−０３、ＭＩ
Ｏ＃信号、ＤＣ＃信号、およびＷＲ＃信号をＣＰＵバス
とＶＬバスとで共通にしたものである。上述したよう
に、ＣＰＵがＰｅｎｔｉｕｍの場合、データバス幅は６
４ビットである。このため、６４ビット単位（８バイト
単位）にアドレッシングが行われる。従って、ビット０
−２の下位３ビットは必要無いので、共通バス１１には
アドレスデータＡ３１−０３が出力される。ＭＩＯ＃信
号はメモリアドレスまたはＩ／Ｏアドレスを示す信号で
あり、ＭＩＯ＃がハイレベルのとき、メモリアドレスが
ＣＰＵ１により出力され、ＭＩＯ＃がロウレベルのと
き、Ｉ／Ｏアドレスが出力される。ＤＣ＃信号はデータ
および制御データを示す信号であり、ＤＣ＃がハイレベ
ルのときに、データを意味し、ロウレベルのときに制御
データを意味する。さらに、ＷＲ＃信号はハイレベルの
ときに”ライト”を意味し、ロウレベルのときに”リー
ド”を意味する。
【００１８】ＶＧＡコントローラ２３はＶＧＡ仕様の表
示制御コントローラであり、共通バス１１に接続される
とともに、制御バス１９に接続される。共通バス１１は
ＣＰＵ１、ＩＳＡコントローラ１５およびＶＧＡコント
ローラ２３との間のアドレスＡ３１−０３、及び各種信
号ＭＩＯ＃、ＤＣ＃，ＷＲ＃のやり取りに使用される。
示制御コントローラであり、共通バス１１に接続される
とともに、制御バス１９に接続される。共通バス１１は
ＣＰＵ１、ＩＳＡコントローラ１５およびＶＧＡコント
ローラ２３との間のアドレスＡ３１−０３、及び各種信
号ＭＩＯ＃、ＤＣ＃，ＷＲ＃のやり取りに使用される。
【００１９】図２は、図１に示すゲートアレイの入出力
信号を示す図である。これらの信号の機能は次の通りで
ある。 （Ｉ）ＣＰＵインターフェース 信号名 入出力 機能 D63-00 I/O ＣＰＵデータバス A26-A03 I/O ＣＰＵアドレスバス BE7-0Z I ＣＰＵバイトイネーブル CPCLKO O ＣＰＵ用クロック出力 CPCLKI I CPCLKOをループバックさせる。タイミング合わせに使用する 。 ADSZ I ＣＰＵ用アドレスステータス MIO I ＣＰＵ用メモリ／ＩＯ DC I ＣＰＵ用データ／コマンド WR I ＣＰＵ用ライト／リード BRDYZ O レディ PCD I ページキャッシュディスエーブル KENZ O キャッシュイネーブル WBWT O ライトバック／ライトスルー CACHEZ I キャッシュサイクル HITMZ I キャッシュ変更ラインへのヒット LOCKZ I ロックサイクル EADSZ O 外部アドレスステータス INV O キャッシュインバリッド HOLD O ＣＰＵへのホールド要求 HLDA I ＣＰＵからのホールド許可 AHOLD O ＣＰＵへのアドレスホールド要求 NAZ O ネクストアドレス （ＩＩ）ＶＬバスインターフェース VD31-00 I/O ＶＬバスデータ VADSZ I/O ＶＬバスアドレスステータス A02 I/O Ａ２ VBE3-0Z I/O ＶＬバスバイトイネーブル VLCLKO O ＶＬバスクロック出力、CPCLK を２分周 VLCLKI I ＶＬバスクロック入力、VLCLKOを入れてタイミング合わせを する。 VRDYIZ I ＶＬバスレディ入力 VRDYOZ I/O ＶＬバスレディ出力 VLCSZ I ＶＧＡチップからのデバイスセレクト VLCSIZ O ＶＬデバイスセレクト、ホールドサイクルでＤＲＡＭにヒッ トしたとき出力 VHOLD I ＶＬバスホールド要求 VHLDA O ＶＬバスホールド許可 （ＩＩＩ）メモリ（ＤＲＡＭ）インターフェース MADR11-00 O ＤＲＡＭアドレス RAS1-0Z O 内部ＤＲＡＭ用ＲＡＳ CAS7-0Z O 内部ＤＲＡＭ用ＣＡＳ MWEZ O 内部ＤＲＡＭ用ライトイネーブル RAS5-2Z O 拡張ＤＲＡＭ用ＲＡＳ ECAS3-0Z O 拡張ＤＲＡＭ用ＣＡＳ EMWEZ O 拡張ＤＲＡＭ用ライトイネーブル （ＩＶ）メモリ（ＳＩＳＣＮＴ）インターフェース DRAMRF I シャドーリフレッシュ要求 DRAMHIT O ＣＰＵのアクセスがＤＲＡＭにヒットしたことを示す。 （Ｖ）クロック XCLK I クロック入力（ＣＰＵクロック用） CLK16M I １６ＭＨｚクロック入力（カウンタ等用クロック） RFCLK I ３２ＫＨｚクロック入力（バックアップリフレッシュ等） CPCLKO ＣＰＵインターフェースの項参照 CPCLKI 同上 VLCLKO ＶＬバスインターフェースの項参照 VLCLKI 同上 （ＶＩ）クロック制御 CPSPD1,0 I ＣＰＵ用クロック切り替え信号 （ＶＩＩ）リセット PCLRZ I Ｐ−ＯＮクリア（バックアップ電源時＋リセットＳＷのみ出 る） RCLR I リジュームクリア（リジュームＰ−ＯＮ時のみ出る） （ＶＩＩＩ）リジューム BFOFFZ I バッファＯＦＦ （ＩＸ）ＩＳＡ ＢＵＳ IORDZ I ＩＯリード内部レジスタアクセス用 IOWTZ I ＩＯライト内部レジスタアクセス用 SA01,00 I ＩＯサイクルでの内部レジスタアクセス用 MEMRZ I メモリリード ＩＳＡメモリリードコマンド用 MEMWZ I メモリライト ＩＳＡメモリライトコマンド用 MSTRZ I 外部マスタ信号 （Ｘ）テストピン TEST3-1Z I ＴＥＳＴモード （ＸＩ）その他 ADS1CK I ＡＤＳ＃幅の制御 １＝１ＣＬＫ０＝１．５ＣＬＫ これは Ｐ−ＯＮ時に必ずＡＤＳ＃がサンプリングできるようにするために使用する。立 ち上がった後は、Ｐ−ｘｘ８Ｆ（index:FEh)のレジスタを使用し、ＡＤＳ＃幅を 元に戻す。この信号は、ＰＣＬＲ＃信号解除時にラッチされる。 拡張メモリタイプ切り替え １＝６４ビット ０＝３２ビット EM64SL I 拡張メモリタイプ切り替え １＝６４ビット ０＝３２ビッ ト TEST5-4Z I この２本を使用してＣＰＵへのクロック出力（CPCLK0) のデ ィレイを切り替える。
信号を示す図である。これらの信号の機能は次の通りで
ある。 （Ｉ）ＣＰＵインターフェース 信号名 入出力 機能 D63-00 I/O ＣＰＵデータバス A26-A03 I/O ＣＰＵアドレスバス BE7-0Z I ＣＰＵバイトイネーブル CPCLKO O ＣＰＵ用クロック出力 CPCLKI I CPCLKOをループバックさせる。タイミング合わせに使用する 。 ADSZ I ＣＰＵ用アドレスステータス MIO I ＣＰＵ用メモリ／ＩＯ DC I ＣＰＵ用データ／コマンド WR I ＣＰＵ用ライト／リード BRDYZ O レディ PCD I ページキャッシュディスエーブル KENZ O キャッシュイネーブル WBWT O ライトバック／ライトスルー CACHEZ I キャッシュサイクル HITMZ I キャッシュ変更ラインへのヒット LOCKZ I ロックサイクル EADSZ O 外部アドレスステータス INV O キャッシュインバリッド HOLD O ＣＰＵへのホールド要求 HLDA I ＣＰＵからのホールド許可 AHOLD O ＣＰＵへのアドレスホールド要求 NAZ O ネクストアドレス （ＩＩ）ＶＬバスインターフェース VD31-00 I/O ＶＬバスデータ VADSZ I/O ＶＬバスアドレスステータス A02 I/O Ａ２ VBE3-0Z I/O ＶＬバスバイトイネーブル VLCLKO O ＶＬバスクロック出力、CPCLK を２分周 VLCLKI I ＶＬバスクロック入力、VLCLKOを入れてタイミング合わせを する。 VRDYIZ I ＶＬバスレディ入力 VRDYOZ I/O ＶＬバスレディ出力 VLCSZ I ＶＧＡチップからのデバイスセレクト VLCSIZ O ＶＬデバイスセレクト、ホールドサイクルでＤＲＡＭにヒッ トしたとき出力 VHOLD I ＶＬバスホールド要求 VHLDA O ＶＬバスホールド許可 （ＩＩＩ）メモリ（ＤＲＡＭ）インターフェース MADR11-00 O ＤＲＡＭアドレス RAS1-0Z O 内部ＤＲＡＭ用ＲＡＳ CAS7-0Z O 内部ＤＲＡＭ用ＣＡＳ MWEZ O 内部ＤＲＡＭ用ライトイネーブル RAS5-2Z O 拡張ＤＲＡＭ用ＲＡＳ ECAS3-0Z O 拡張ＤＲＡＭ用ＣＡＳ EMWEZ O 拡張ＤＲＡＭ用ライトイネーブル （ＩＶ）メモリ（ＳＩＳＣＮＴ）インターフェース DRAMRF I シャドーリフレッシュ要求 DRAMHIT O ＣＰＵのアクセスがＤＲＡＭにヒットしたことを示す。 （Ｖ）クロック XCLK I クロック入力（ＣＰＵクロック用） CLK16M I １６ＭＨｚクロック入力（カウンタ等用クロック） RFCLK I ３２ＫＨｚクロック入力（バックアップリフレッシュ等） CPCLKO ＣＰＵインターフェースの項参照 CPCLKI 同上 VLCLKO ＶＬバスインターフェースの項参照 VLCLKI 同上 （ＶＩ）クロック制御 CPSPD1,0 I ＣＰＵ用クロック切り替え信号 （ＶＩＩ）リセット PCLRZ I Ｐ−ＯＮクリア（バックアップ電源時＋リセットＳＷのみ出 る） RCLR I リジュームクリア（リジュームＰ−ＯＮ時のみ出る） （ＶＩＩＩ）リジューム BFOFFZ I バッファＯＦＦ （ＩＸ）ＩＳＡ ＢＵＳ IORDZ I ＩＯリード内部レジスタアクセス用 IOWTZ I ＩＯライト内部レジスタアクセス用 SA01,00 I ＩＯサイクルでの内部レジスタアクセス用 MEMRZ I メモリリード ＩＳＡメモリリードコマンド用 MEMWZ I メモリライト ＩＳＡメモリライトコマンド用 MSTRZ I 外部マスタ信号 （Ｘ）テストピン TEST3-1Z I ＴＥＳＴモード （ＸＩ）その他 ADS1CK I ＡＤＳ＃幅の制御 １＝１ＣＬＫ０＝１．５ＣＬＫ これは Ｐ−ＯＮ時に必ずＡＤＳ＃がサンプリングできるようにするために使用する。立 ち上がった後は、Ｐ−ｘｘ８Ｆ（index:FEh)のレジスタを使用し、ＡＤＳ＃幅を 元に戻す。この信号は、ＰＣＬＲ＃信号解除時にラッチされる。 拡張メモリタイプ切り替え １＝６４ビット ０＝３２ビット EM64SL I 拡張メモリタイプ切り替え １＝６４ビット ０＝３２ビッ ト TEST5-4Z I この２本を使用してＣＰＵへのクロック出力（CPCLK0) のデ ィレイを切り替える。
【００２０】 TEST5Z TEST4Z ディレイ値 0 0 テ゛フォルト値 0 1 テ゛フォルト値＋0.6ns テ゛ィレイ 1 0 テ゛フォルト値＋1.2ns テ゛ィレイ 1 1 テ゛フォルト値＋1.8ns テ゛ィレイ XTEST1 I 各ブロックに行くCPCLKXを、内部クロック(CPCLK00) から作る か外部ピンからリターンしてくるクロック(CPCLKII) から作るかを選択する信号 。
【００２１】XTEST1=0の時、CPCLKII XTEST1=1の時、CPCLK00 図３は図１に示すゲートアレイ５の詳細ブロック図であ
る。
る。
【００２２】分周回路２５は基本クロック信号（ＸＣＬ
Ｋ）をｎ分周（ｎ＝１，２，４，８）する回路である。
分周回路２５にはＣＰＵクロック切り替え信号（ＣＰＳ
ＴＤ０，１）およびクロックストップ信号（ＣＬＫＳＴ
Ｐ）が入力される。クロック切り替え信号（ＣＰＳＴＤ
０，１）はクロックを何分周するかを設定する信号であ
る。また、クロックストップ信号（ＣＬＫＳＴＰ）が入
力されると、分周回路２５はクロックの生成を停止す
る。分周回路２５から出力されたクロック信号はディレ
イ制御回路２７に入力される。ディレイ制御回路２７は
クロックディレイ切り替え回路２７ａを有し、外部から
供給されるディレイ切り替え信号（ＴＥＳＴ５−４Ｚ）
に応答してディレイ量を変化させる。
Ｋ）をｎ分周（ｎ＝１，２，４，８）する回路である。
分周回路２５にはＣＰＵクロック切り替え信号（ＣＰＳ
ＴＤ０，１）およびクロックストップ信号（ＣＬＫＳＴ
Ｐ）が入力される。クロック切り替え信号（ＣＰＳＴＤ
０，１）はクロックを何分周するかを設定する信号であ
る。また、クロックストップ信号（ＣＬＫＳＴＰ）が入
力されると、分周回路２５はクロックの生成を停止す
る。分周回路２５から出力されたクロック信号はディレ
イ制御回路２７に入力される。ディレイ制御回路２７は
クロックディレイ切り替え回路２７ａを有し、外部から
供給されるディレイ切り替え信号（ＴＥＳＴ５−４Ｚ）
に応答してディレイ量を変化させる。
【００２３】ディレイ切り替え信号とディレイ量との関
係は次の通りである。 TEST5Z TEST4Z テ゛ィレイ値 0 0 テ゛フォルト値 0 1 テ゛フォルト値＋0.6ns 1 0 テ゛フォルト値＋1.2ns 1 1 テ゛フォルト値＋1.8ns ディレイ制御回路２７から出力されたクロック信号（Ｃ
ＰＣＬＫＯ）はＣＰＵに出力されるとともに、ループバ
ック信号（ＣＰＣＬＫＩ）としてＣＰＵコントロールゲ
ートアレイ５に入力される。ＣＰＵコントローラゲート
アレイ５内にはＣＰＵコントローラ２９、ＤＲＡＭコン
トローラ３１、およびＣＰＵサイクルコントローラ３３
が設けられている。。
係は次の通りである。 TEST5Z TEST4Z テ゛ィレイ値 0 0 テ゛フォルト値 0 1 テ゛フォルト値＋0.6ns 1 0 テ゛フォルト値＋1.2ns 1 1 テ゛フォルト値＋1.8ns ディレイ制御回路２７から出力されたクロック信号（Ｃ
ＰＣＬＫＯ）はＣＰＵに出力されるとともに、ループバ
ック信号（ＣＰＣＬＫＩ）としてＣＰＵコントロールゲ
ートアレイ５に入力される。ＣＰＵコントローラゲート
アレイ５内にはＣＰＵコントローラ２９、ＤＲＡＭコン
トローラ３１、およびＣＰＵサイクルコントローラ３３
が設けられている。。
【００２４】ＣＰＵコントローラ２９はＣＰＵ１の制御
を行うブロックであり、このブロックの入出力信号と機
能は下記の通りである。 信号名 入出力 機能 A26-03 I CPU アト゛レスの26ー03。メモリエリアのテ゛コート゛に 使用する。 A02I I DMA ／マスタ時のA02 。SISCNT1 が出力する。 A02O O CPUアト゛レスのA02 。ｃｐｕからのBE7IZ-0IZ から生成 する。DMA/マスタ 時は出力しない。 BE7Z-0Z I CPU のハ゛イトイネーフ゛ル信号 ADSZ I CPU のアト゛レスステータス信号。 MEMWZ I ISA ハ゛ス用メモリライト信号。 MIOJ I CPU のステータス信号／DMA 、マスタ時のステータス信号 WR I CPU のステータス信号／DMA 、マスタ時のステータス信号 。 BRDYZ O SISCNT1 から出力されたレテ゛ィ信号をCPU クロックで同 期して出力。 HOLD O CPU へ出すハ゛スホールト゛リクエスト信号。 HLDA I CPU からのハ゛スホールト゛アクノリッシ゛信号。
を行うブロックであり、このブロックの入出力信号と機
能は下記の通りである。 信号名 入出力 機能 A26-03 I CPU アト゛レスの26ー03。メモリエリアのテ゛コート゛に 使用する。 A02I I DMA ／マスタ時のA02 。SISCNT1 が出力する。 A02O O CPUアト゛レスのA02 。ｃｐｕからのBE7IZ-0IZ から生成 する。DMA/マスタ 時は出力しない。 BE7Z-0Z I CPU のハ゛イトイネーフ゛ル信号 ADSZ I CPU のアト゛レスステータス信号。 MEMWZ I ISA ハ゛ス用メモリライト信号。 MIOJ I CPU のステータス信号／DMA 、マスタ時のステータス信号 WR I CPU のステータス信号／DMA 、マスタ時のステータス信号 。 BRDYZ O SISCNT1 から出力されたレテ゛ィ信号をCPU クロックで同 期して出力。 HOLD O CPU へ出すハ゛スホールト゛リクエスト信号。 HLDA I CPU からのハ゛スホールト゛アクノリッシ゛信号。
【００２５】 DRAMCNT から信号を受け取る。 HITMZ I CPU からのキャッシュ変更ラインヒット出力 EADSZ O インクワイアーサイクルに使用する。 INV O インクワイアーサイクルヒットが発生したときキャッシュ を無効にするための信号 VLCLKI I VLハ゛ス用クロック。ADSN信号などの同期信号として使用 する。 VBE3OZ-0OZO VLハ゛ス用ハ゛イトイネーフ゛ル信号。BE7Z-0IZをテ゛コ ート゛ して生成する。 VADS0Z O CPU からのADSZを25MHz のクロックで同期してVLハ゛スに 出力する。 VADSIZ I DMA ／外部マスタからのADSN信号。HLDA信号がH のときに 、SISCNTからこの信号がアクティフ゛出力されている場合、DRAM CONTにBE7#-B E0# 信号を生成し、出力する。 VRDYIZ I VLハ゛ス用レテ゛ィ信号。32ヒ゛ットｘ２サイクル時のAD SN信号生成に使用する。 VHOlD I VLハ゛ス用HOLD信号。CPU クロックで同期してCPU に出力 する。 VHLDA O CPU からのHLDA信号と、DRAMCNT からのVHOLDA信号をAND した信号。 VLCSIZ I VLハ゛ス上のテ゛ハ゛イスが選択されたことを知らせる信 号。 VLCSOZ O インクワイアーサイクル中に使用する。 VRDYOIZ I VGA アクセス時のCPU レテ゛ィ信号生成用。 VRDYOOZ O VLハ゛スのVRDYOZ信号。 DLAT O D63-I-00I のテ゛ータラッチ信号。 DSEL1 O テ゛ータスワッフ゜のための信号 DSEL2 O テ゛ータスワッフ゜のための信号 RDLAT3 O レシ゛スタテ゛ータラッチ信号 RDLAT2 O レシ゛スタテ゛ータラッチ信号 RDLAT1 O レシ゛スタテ゛ータラッチ信号 RDLAT0 O レシ゛スタテ゛ータラッチ信号 VSEL3 O VLハ゛ステ゛ータと内部レシ゛スタテ゛ータをセレクトす る信号 VSEL2 O VLハ゛ステ゛ータと内部レシ゛スタテ゛ータをセレクトす る信号 VSEL1 O VLハ゛ステ゛ータと内部レシ゛スタテ゛ータをセレクトす る信号 VSEL0 O VLハ゛ステ゛ータと内部レシ゛スタテ゛ータをセレクトす る信号 VDlAT1 O VLハ゛スサイクル時、D63-32へ出すテ゛ータをラッチする 。 VDLAT0 O VLハ゛スサイクル時、D63-32へ出すテ゛ータをラッチする 。 ARA63S-48SO 000C0000H-000FFFFFH 区間の各エリアのアト゛レステ゛コ ート゛ 信号 CNVMES O 00000000H-0009FFFFH のアト゛レステ゛コート゛信号 EXTMES O Extended Memory エリアのアト゛レステ゛コート゛信号 SMRAM3S-0SO FFFE0000H-FFFEFFFFH のSM-RAMエリアを16KB単位に区切っ た、各々のアト゛レステ゛コート゛信号 DRAMCYC O CPU アト゛レステ゛コート゛によるDRAMサイクルである事 を示す信号 DRMWP O CPU アト゛レステ゛コート゛によるアクセスのあったDRAMエリア がライトフ゜ロテクト指定である事を示す信号 DRAMKNZ O CPU アト゛レステ゛コート゛によるアクセスのあったDRAMエリア がキャッシュエリアかそうでないかを示す信号。 DRAMWB O CPU アト゛レステ゛コート゛によるアクセスのあったDRAMエリア がライトハ゛ック指定であることを示す信号 AHOLD I アト゛レスホールト゛信号 D64HIT I 内部64bit DRAM HIT信号 VHOLDA I DRAMコントロールフ゛ロックからのVHLDA 信号を接続する 。 ARADEF O アクセスのあったエリアの設定がリート゛時はDRAM、ライ ト 時はISA のようにリート゛とライトで異なっていることを示す信号 SA01-00 I ISA ハ゛スのアト゛レス信号 IORDZ I ISA ハ゛ス用IORD信号 IOWTZ I ISA ハ゛ス用IOWR信号 MEMRZ I ISA ハ゛ス用MEMRZ 信号 MSTRZ I ISA ハ゛ス用MSTRZ 信号 SD07I-00I I ISA ハ゛ス用SD信号 DENZ O D63-00の出力イネーフ゛ル信号 VDENZ O VLD31-00 の出力イネーフ゛ル信号 REGD07-00 O レシ゛スタリート゛テ゛ータ REGSL O 内部の専用レシ゛スタ読みだしテ゛ータの出力イネーフ゛ ル REGSL0R I レシ゛スタリート゛セレクト信号 LAD26-03 O A26-03をADSN信号の立ち上がりでラッチした信号 CPCLK0 I CPU クロック信号 CPCLKI I 一度GAから出力したCPCLK0を再度GAに入力した信号 CLRZ I クリア信号 ENMEMZ O ISA リフレッシュ時を除き、CPU アト゛レスが1MB 未満の 条件でアクティフ゛になる信号 TESTM1Z O テスト信号 ライトオンリレシ゛スタのリート゛テスト用 信号 TSTCCZ I テスト信号 VLADS 用テ゛ィレイ回路のテストに使用する 。 BLKEST I テスト信号 VLCSCMDG O 外部出力信号VLCSIZの制御に使用する KAZ O ネクストアト゛レス ＣＰＵコントローラ２９には、ゲートアレイ内部で生成
されたＣＰＵクロック信号（ＣＰＣＬＫ０）を入力する
端子と一度ゲートアレイから出力したＣＰＣＬＫ０を再
度ゲートアレイに入力したＣＰＵクロック信号（ＣＰＣ
ＬＫＩ）を入力する端子とが設けられている。
されたＣＰＵクロック信号（ＣＰＣＬＫ０）を入力する
端子と一度ゲートアレイから出力したＣＰＣＬＫ０を再
度ゲートアレイに入力したＣＰＵクロック信号（ＣＰＣ
ＬＫＩ）を入力する端子とが設けられている。
【００２６】ＤＲＡＭコントローラ３１は図１に示すＤ
ＲＡＭ７を制御するブロックであり、このブロックの入
出力信号は次の通りである。 信号名 入出力 機能 LAD26-03 I CPU/VLアト゛レス( ラッチ） A02I I CPU/VLアト゛レス( ラッチ） BE7Z-0Z I CPU ハ゛イトイネーフ゛ル( ラッチ） ADSZ I CPU アト゛レスストローフ゛ MIOJ I CPU メモリ／IO( ラッチ） WR I CPU ライト／リート゛ PCD I ヘ゜ーシ゛キャッシュテ゛ィスエーフ゛ル LOCKZ I ロック CACHEZ I キャッシュ AHOLD O アト゛レスホールト゛ EADSZ O 外部アト゛レスストローフ゛ KENZ O キャッシュイネーフ゛ル INV O インハ゛リット゛ BRDYZ O CPU レテ゛ィ HLDA I ホールト゛アクノリッシ゛ VBE3IZ-0IZ I VLハ゛スハ゛イトイネーフ゛ル VRDYOOZ O VLハ゛スレテ゛ィ VRDYIZ I VLハ゛スレテ゛ィ( リターン) VHOLDA O VLハ゛スホールト゛アクノリッシ゛ DRAMCYC I DRAMサイクル DRAMWP I DRAMライトフ゜ロテクト DRAMKNZ I DRAMキャッシュイネーフ゛ル DRAMWB I ライトハ゛ック／ライトスルー ARADEF I エリアテ゛ファイン MA26-14 I 論理メモリアト゛レス RAS5Z-0Z O RAS CAS7Z-0Z O 内部用CAS MWEZ O 内部用WE MADR11-00 O メモリアト゛レス ECAS3Z-0Z O 拡張用CAS EMWEZ O 拡張用WE MEMWZ I ISA メモリライト MEMRZ I ISA メモリリート゛ D64HIT O 内部６４ヒ゛ットメモリにヒットしたことを示す DRAMRF I シャト゛ーリフレッシュタイミンク゛信号 SA01-00 I ISA アト゛レス01,00 MSTRZ I マスター信号 IOWTZ I ISA IOライト IORDZ I ISA IOリート゛ SD07I-00I I 内部レシ゛スタライトテ゛ータ REGD07-00 O 内部レシ゛スタリート゛テ゛ータ REGSL O 内部レシ゛スタセレクト CPCLKI I CPU クロック( リターン) CPCLKO I CPU クロック（出力） VLCLKI I VLハ゛スクロック CLK16M I 16MHz クロック RFCLK I 32KHz クロック DSELO O テ゛ータ(D63-32 ／D31-0) VDLAT0 O VLテ゛ータ下位DWORD ラッチ VDLAT1 O VLテ゛ータ上位DWORD ラッチ CLRZ I PCLR#+RCLR# DRAMTSZ I テストモート゛信号 MCPCLK I マスターモート゛で使用するCPU クロック WBWT O ライトハ゛ック／ライトスルー PCLRZ I ハ゜ワーオンクリア信号 HITMZ I CPU から入力するHITM# 信号 EXM32SL I EM64SLの反転信号 DCNAZ O ネクストアト゛レス（外部メモリがハ゜イフ゜ラインのサ イクル のために準備されたことを示す） ＤＲＡＭコントローラ３１には、ゲートアレイ内部で生
成されたＣＰＵクロック信号（ＣＰＣＬＫ０）を入力す
る端子と一度ゲートアレイから出力したＣＰＣＬＫ０を
再度ゲートアレイに入力したＣＰＵクロック信号（ＣＰ
ＣＬＫＩ）を入力する端子とが設けられている。
ＲＡＭ７を制御するブロックであり、このブロックの入
出力信号は次の通りである。 信号名 入出力 機能 LAD26-03 I CPU/VLアト゛レス( ラッチ） A02I I CPU/VLアト゛レス( ラッチ） BE7Z-0Z I CPU ハ゛イトイネーフ゛ル( ラッチ） ADSZ I CPU アト゛レスストローフ゛ MIOJ I CPU メモリ／IO( ラッチ） WR I CPU ライト／リート゛ PCD I ヘ゜ーシ゛キャッシュテ゛ィスエーフ゛ル LOCKZ I ロック CACHEZ I キャッシュ AHOLD O アト゛レスホールト゛ EADSZ O 外部アト゛レスストローフ゛ KENZ O キャッシュイネーフ゛ル INV O インハ゛リット゛ BRDYZ O CPU レテ゛ィ HLDA I ホールト゛アクノリッシ゛ VBE3IZ-0IZ I VLハ゛スハ゛イトイネーフ゛ル VRDYOOZ O VLハ゛スレテ゛ィ VRDYIZ I VLハ゛スレテ゛ィ( リターン) VHOLDA O VLハ゛スホールト゛アクノリッシ゛ DRAMCYC I DRAMサイクル DRAMWP I DRAMライトフ゜ロテクト DRAMKNZ I DRAMキャッシュイネーフ゛ル DRAMWB I ライトハ゛ック／ライトスルー ARADEF I エリアテ゛ファイン MA26-14 I 論理メモリアト゛レス RAS5Z-0Z O RAS CAS7Z-0Z O 内部用CAS MWEZ O 内部用WE MADR11-00 O メモリアト゛レス ECAS3Z-0Z O 拡張用CAS EMWEZ O 拡張用WE MEMWZ I ISA メモリライト MEMRZ I ISA メモリリート゛ D64HIT O 内部６４ヒ゛ットメモリにヒットしたことを示す DRAMRF I シャト゛ーリフレッシュタイミンク゛信号 SA01-00 I ISA アト゛レス01,00 MSTRZ I マスター信号 IOWTZ I ISA IOライト IORDZ I ISA IOリート゛ SD07I-00I I 内部レシ゛スタライトテ゛ータ REGD07-00 O 内部レシ゛スタリート゛テ゛ータ REGSL O 内部レシ゛スタセレクト CPCLKI I CPU クロック( リターン) CPCLKO I CPU クロック（出力） VLCLKI I VLハ゛スクロック CLK16M I 16MHz クロック RFCLK I 32KHz クロック DSELO O テ゛ータ(D63-32 ／D31-0) VDLAT0 O VLテ゛ータ下位DWORD ラッチ VDLAT1 O VLテ゛ータ上位DWORD ラッチ CLRZ I PCLR#+RCLR# DRAMTSZ I テストモート゛信号 MCPCLK I マスターモート゛で使用するCPU クロック WBWT O ライトハ゛ック／ライトスルー PCLRZ I ハ゜ワーオンクリア信号 HITMZ I CPU から入力するHITM# 信号 EXM32SL I EM64SLの反転信号 DCNAZ O ネクストアト゛レス（外部メモリがハ゜イフ゜ラインのサ イクル のために準備されたことを示す） ＤＲＡＭコントローラ３１には、ゲートアレイ内部で生
成されたＣＰＵクロック信号（ＣＰＣＬＫ０）を入力す
る端子と一度ゲートアレイから出力したＣＰＣＬＫ０を
再度ゲートアレイに入力したＣＰＵクロック信号（ＣＰ
ＣＬＫＩ）を入力する端子とが設けられている。
【００２７】また、ＣＰＵサイクルコントローラ３３の
入出力信号は次の通りである。 信号名 入出力 機能 LAD26-03 I CPU/VLアト゛レス( ラッチ) ADSZ I CPU アト゛レスストローフ゛ DC I P54C(Pentium) テ゛ータコマント゛ MIOJ I CPU メモリ/IO(ラッチ) BRDYZ I CPU レテ゛ィ WR I CPU ライト/ リート゛ CACHEZ I キャッシュ KENZ I キャッシュイネーフ゛ル IORDZ I ISA IOリート゛ IOWTZ I ISA IOライト RFCLK I 32KHz クロック REGD07-00 O 内部レシ゛スタリート゛テ゛ータ REGSL O 内部レシ゛スタセレクト SA01,00 I ISAアト゛レス01,00 SD07I-00I I 内部レシ゛スタライトテ゛ータ TESTM1Z I テスト信号ライトオンリレシ゛スタのリート゛テスト用 信号 TESTB1Z I テストモート゛ TESTB2Z I テストモート゛ CPCLKI I 一度G.A.から出力したCPCLKOを、再度G.A.に入力したも の CPCLKO I CPU クロック信号 CLRO I クリア信号 HLDA I P54Cからのホールト゛許可 ＣＰＵサイクルコントローラ３３には上記ＣＰＣＬＫＩ
信号を入力するための端子が設けられている。
入出力信号は次の通りである。 信号名 入出力 機能 LAD26-03 I CPU/VLアト゛レス( ラッチ) ADSZ I CPU アト゛レスストローフ゛ DC I P54C(Pentium) テ゛ータコマント゛ MIOJ I CPU メモリ/IO(ラッチ) BRDYZ I CPU レテ゛ィ WR I CPU ライト/ リート゛ CACHEZ I キャッシュ KENZ I キャッシュイネーフ゛ル IORDZ I ISA IOリート゛ IOWTZ I ISA IOライト RFCLK I 32KHz クロック REGD07-00 O 内部レシ゛スタリート゛テ゛ータ REGSL O 内部レシ゛スタセレクト SA01,00 I ISAアト゛レス01,00 SD07I-00I I 内部レシ゛スタライトテ゛ータ TESTM1Z I テスト信号ライトオンリレシ゛スタのリート゛テスト用 信号 TESTB1Z I テストモート゛ TESTB2Z I テストモート゛ CPCLKI I 一度G.A.から出力したCPCLKOを、再度G.A.に入力したも の CPCLKO I CPU クロック信号 CLRO I クリア信号 HLDA I P54Cからのホールト゛許可 ＣＰＵサイクルコントローラ３３には上記ＣＰＣＬＫＩ
信号を入力するための端子が設けられている。
【００２８】セレクタ３５は分周回路２５からのＣＰＵ
クロック信号（ＣＰＣＬＫ０）および一度ゲートアレイ
から出力したＣＰＣＬＫ０を再度ゲートアレイに入力し
たＣＰＵクロック信号（ＣＰＣＬＫＩ）を入力し、クロ
ック切り替え信号（ＸＴＥＳＴ１）によりいずれかの信
号を出力する。すなわち、ＸＴＥＳＴ１信号は各ブロッ
ク２９、３１、３３に供給するＣＰＣＬＫＸを、内部ク
ロック（ＣＰＣＬＫＯ）から作るか外部ピンからリター
ンしてくるクロック（ＣＰＣＬＫＩ）から作るかを選択
する信号であり、ＸＴＥＳＴ１＝０のとき、セレクタ３
５はＣＰＣＬＫＩ信号を選択し、ＸＴＥＳＴ１＝１の
時、ＣＰＣＬＫＯを選択する。
クロック信号（ＣＰＣＬＫ０）および一度ゲートアレイ
から出力したＣＰＣＬＫ０を再度ゲートアレイに入力し
たＣＰＵクロック信号（ＣＰＣＬＫＩ）を入力し、クロ
ック切り替え信号（ＸＴＥＳＴ１）によりいずれかの信
号を出力する。すなわち、ＸＴＥＳＴ１信号は各ブロッ
ク２９、３１、３３に供給するＣＰＣＬＫＸを、内部ク
ロック（ＣＰＣＬＫＯ）から作るか外部ピンからリター
ンしてくるクロック（ＣＰＣＬＫＩ）から作るかを選択
する信号であり、ＸＴＥＳＴ１＝０のとき、セレクタ３
５はＣＰＣＬＫＩ信号を選択し、ＸＴＥＳＴ１＝１の
時、ＣＰＣＬＫＯを選択する。
【００２９】上述したような回路構成によれば、基本ク
ロック（ＸＣＬＫ）をもとに、内部で生成したクロック
または一度外部に出力したクロックを再入力したクロッ
クのどちらかに切り替えることが可能である。従って、
例えばＣＰＵあるいはＤＲＡＭ等へ出力する信号を生成
するクロックには、ＣＰＣＬＫＯを用い、ＣＰＵからの
入力信号をサンプリングするクロックにはＣＰＣＬＫＩ
を用いることにより、ＣＰＵやＤＲＡＭに対してはＣＰ
Ｕクロックに同期した信号を出力することが可能であ
る。また、ＣＰＵからの入力信号は一度ゲートアレイか
ら出力したＣＰＣＬＫＯを再度入力したクロック信号を
用いるのでゲートアレイ５内部の動作クロックに同期し
て信号を入力することができる。このため、スキュー調
整を極力抑え、各種信号のディレイを最小にして処理速
度を高速化することができる。
ロック（ＸＣＬＫ）をもとに、内部で生成したクロック
または一度外部に出力したクロックを再入力したクロッ
クのどちらかに切り替えることが可能である。従って、
例えばＣＰＵあるいはＤＲＡＭ等へ出力する信号を生成
するクロックには、ＣＰＣＬＫＯを用い、ＣＰＵからの
入力信号をサンプリングするクロックにはＣＰＣＬＫＩ
を用いることにより、ＣＰＵやＤＲＡＭに対してはＣＰ
Ｕクロックに同期した信号を出力することが可能であ
る。また、ＣＰＵからの入力信号は一度ゲートアレイか
ら出力したＣＰＣＬＫＯを再度入力したクロック信号を
用いるのでゲートアレイ５内部の動作クロックに同期し
て信号を入力することができる。このため、スキュー調
整を極力抑え、各種信号のディレイを最小にして処理速
度を高速化することができる。
【００３０】さらに、ＤＲＡＭ制御信号生成用クロック
に対し、ＣＰＵへの出力クロックのみを遅らせることが
できるので、ＣＰＵクロックに対するＤＲＡＭ制御信号
のディレイを少なくすることができ、それだけ、アクセ
スタイムが速くなる。
に対し、ＣＰＵへの出力クロックのみを遅らせることが
できるので、ＣＰＵクロックに対するＤＲＡＭ制御信号
のディレイを少なくすることができ、それだけ、アクセ
スタイムが速くなる。
【００３１】
【発明の効果】以上述べたごとく、この発明のクロック
制御方式によれば、ＣＰＵあるいはＤＲＡＭ等へ出力す
る信号を生成するクロックにはＣＰＵコントロールゲー
トアレイ内部で生成するクロックを用い，ＣＰＵからの
信号をサンプリングするクロックには、一度外部に出力
したクロックを再入力したクロックを用いることによ
り、スキュー調整を最小限にとどめ、各種信号のディレ
イを最小にして処理速度を高速化することができる。さ
らにＤＲＡＭ制御信号生成用クロックに対し、ＣＰＵへ
の出力クロックのみを遅らせることができるのでＣＰＵ
クロックに対するＤＲＡＭ制御信号のディレイを少なく
することができ、それだけアクセスタイムが早くなる。
制御方式によれば、ＣＰＵあるいはＤＲＡＭ等へ出力す
る信号を生成するクロックにはＣＰＵコントロールゲー
トアレイ内部で生成するクロックを用い，ＣＰＵからの
信号をサンプリングするクロックには、一度外部に出力
したクロックを再入力したクロックを用いることによ
り、スキュー調整を最小限にとどめ、各種信号のディレ
イを最小にして処理速度を高速化することができる。さ
らにＤＲＡＭ制御信号生成用クロックに対し、ＣＰＵへ
の出力クロックのみを遅らせることができるのでＣＰＵ
クロックに対するＤＲＡＭ制御信号のディレイを少なく
することができ、それだけアクセスタイムが早くなる。
【図１】この発明のクロック制御方式が適用されるコン
ピュータの一実施例を示すブロック図。
ピュータの一実施例を示すブロック図。
【図２】図１に示すゲートアレイの入出力信号を示す
図。
図。
【図３】図１に示すゲートアレイの詳細ブロック図。
【図４】ＣＰＵクロック生成回路、ＤＲＡＭ制御回路、
ＣＰＵサイクル制御回路をゲートアレイで構成したＣＰ
Ｕコントローラを示すブロック図。
ＣＰＵサイクル制御回路をゲートアレイで構成したＣＰ
Ｕコントローラを示すブロック図。
【図５】基本クロック信号と各種信号とのタイミングを
説明するためのフローチャート。
説明するためのフローチャート。
【図６】ＣＰＵコントローラ内部のスキュー調整を説明
するためのブロック図。
するためのブロック図。
１・・・ＣＰＵ、５・・・ＣＰＵコントロールゲートア
レイ、７・・・メインＤＲＡＭ、１５・・・ＩＳＡコン
トローラ、２１・・・拡張ＤＲＡＭ、２３・・・ＶＧＡ
コントローラ、２５・・・分周回路、２７・・・制御回
路、２９・・・ＣＰＵコントローラ、３１・・・ＤＲＡ
Ｍコントローラ、３３・・・ＣＰＵサイクルコントロー
ラ、３５・・・セレクタ
レイ、７・・・メインＤＲＡＭ、１５・・・ＩＳＡコン
トローラ、２１・・・拡張ＤＲＡＭ、２３・・・ＶＧＡ
コントローラ、２５・・・分周回路、２７・・・制御回
路、２９・・・ＣＰＵコントローラ、３１・・・ＤＲＡ
Ｍコントローラ、３３・・・ＣＰＵサイクルコントロー
ラ、３５・・・セレクタ
Claims (12)
- 【請求項１】ＣＰＵと、前記ＣＰＵをコントロールする
ＣＰＵコントローラとから成るコンピュータシステムに
おいて、基本クロックを生成する手段と；前記基本クロ
ックにもとずいて、前記ＣＰＵへのクロックを生成する
手段と；前記ＣＰＵへ出力したクロックを前記ＣＰＵコ
ントローラへ再入力する手段と；および 前記ＣＰＵコ
ントローラ内部の動作クロックを内部で生成したクロッ
クまたは一度外部に出力したクロックを再入力したクロ
ックのどちらかに切り替える手段とを有することを特徴
とするクロック制御方式。 - 【請求項２】前記ＣＰＵへ出力するクロックを遅延する
遅延手段をさらに有することを特徴とする請求項１記載
のクロック制御方式。 - 【請求項３】前記遅延手段による遅延量をプログラマブ
ルに設定する手段をさらに有することを特徴とする請求
項２記載のクロック制御方式。 - 【請求項４】ＣＰＵと、メモリ回路と、前記ＣＰＵおよ
びメモリ回路を制御するコントローラとを備えたコンピ
ュータシステムにおいて、前記コントローラは前記ＣＰ
Ｕおよびメモリ回路へ出力する信号を生成するための第
１クロックを生成する手段と；前記ＣＰＵからの入力信
号をサンプリングするための第２クロックを入力する手
段と；選択信号にもとずいて、前記第１クロックおよび
第２クロックのいずれかを選択する手段と；前記選択手
段に供給する選択信号を入力する手段とから構成される
ことを特徴とするクロック制御方式。 - 【請求項５】前記第１クロックは前記コントローラ内部
で生成したクロックであり、前記第２クロックは前記第
１クロックを前記ＣＰＵへ出力し、その信号を再入力し
たクロックであることを特徴とする請求項４記載のクロ
ック制御方式。 - 【請求項６】前記ＣＰＵへ出力するクロックを遅延する
遅延手段をさらに有することを特徴とする請求項４記載
のクロック制御方式。 - 【請求項７】前記遅延手段による遅延量をプログラマブ
ルに設定する手段をさらに有することを特徴とする請求
項６記載のクロック制御方式。 - 【請求項８】ＣＰＵと、メモリ回路と、前記ＣＰＵおよ
びメモリ回路を制御するコントローラとを備えたコンピ
ュータシステムにおいて、前記コントローラは基本クロ
ックを入力する手段と；前記基本クロックにもとずい
て、前記ＣＰＵへ出力する信号を生成するための第１ク
ロックを生成する手段と；前記ＣＰＵへ出力した第１ク
ロックを前記コントローラに再入力する手段と；前記メ
モリ回路を制御するための信号を生成するためのクロッ
クを前記再入力したクロックから生成する手段とを備
え、前記ＣＰＵへの出力クロックと前記メモリ回路の制
御信号生成用クロックとで異なるクロックを使用したこ
とを特徴とするクロック制御方式。 - 【請求項９】前記ＣＰＵへ出力するクロックを遅延する
遅延手段をさらに有することを特徴とする請求項８記載
のクロック制御方式。 - 【請求項１０】前記遅延手段による遅延量をプログラマ
ブルに設定する手段をさらに有することを特徴とする請
求項９記載のクロック制御方式。 - 【請求項１１】前記メモリ制御回路制御信号生成用クロ
ックに対し、ＣＰＵへの出力クロックを遅延する手段を
さらに有したことを特徴とする請求項８記載のクロック
制御方式。 - 【請求項１２】前記遅延手段による遅延量をプログラマ
ブルに設定する手段をさらに有することを特徴とする請
求項１１記載のクロック制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7168837A JPH0916282A (ja) | 1995-07-04 | 1995-07-04 | クロック制御方式 |
| US08/594,336 US5774699A (en) | 1995-07-04 | 1996-01-30 | System controller for controlling switching operations of various operation clocks for CPU, DRAM, and the like |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7168837A JPH0916282A (ja) | 1995-07-04 | 1995-07-04 | クロック制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916282A true JPH0916282A (ja) | 1997-01-17 |
Family
ID=15875449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7168837A Pending JPH0916282A (ja) | 1995-07-04 | 1995-07-04 | クロック制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5774699A (ja) |
| JP (1) | JPH0916282A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5940608A (en) | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US6065126A (en) * | 1998-02-02 | 2000-05-16 | Tran; Thang Minh | Method and apparatus for executing plurality of operations per clock cycle in a single processing unit with a self-timed and self-enabled distributed clock |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| JPH11298306A (ja) * | 1998-04-16 | 1999-10-29 | Nec Corp | 半導体装置および遅延設定方法 |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| CA2250538A1 (en) | 1998-10-30 | 2000-04-30 | Mosaid Technologies Incorporated | Duty cycle regulator |
| US6831493B2 (en) * | 1998-10-30 | 2004-12-14 | Mosaid Technologies Incorporated | Duty cycle regulator |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| JP3495342B2 (ja) * | 2001-04-26 | 2004-02-09 | Ｎｅｃマイクロシステム株式会社 | クロック分配回路 |
| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| US6959396B2 (en) * | 2001-11-09 | 2005-10-25 | Silicon Integrated Systems Corp. | Method and apparatus for reducing clock skew in an integrated circuit |
| US7124314B2 (en) * | 2002-11-05 | 2006-10-17 | Ip-First, Llc | Method and apparatus for fine tuning clock signals of an integrated circuit |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| KR20190058158A (ko) * | 2017-11-21 | 2019-05-29 | 삼성전자주식회사 | 데이터 출력 회로, 데이터 출력 회로를 포함하는 메모리 장치 및 메모리 장치의 동작 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931986A (en) * | 1989-03-03 | 1990-06-05 | Ncr Corporation | Computer system clock generator for generating tuned multiple clock signals |
| US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
| US5446867A (en) * | 1992-05-29 | 1995-08-29 | Intel Corporation | Microprocessor PLL clock circuit with selectable delayed feedback |
| JPH06282350A (ja) * | 1993-01-27 | 1994-10-07 | Hitachi Ltd | Ｌｓｉ内クロック分配回路 |
-
1995
- 1995-07-04 JP JP7168837A patent/JPH0916282A/ja active Pending
-
1996
- 1996-01-30 US US08/594,336 patent/US5774699A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5774699A (en) | 1998-06-30 |
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