JPH11167514A

JPH11167514A - 動作速度が異なるｄｒａｍに対処できるメモリ制御機能を備えたコンピュータ・システム

Info

Publication number: JPH11167514A
Application number: JP10229070A
Authority: JP
Inventors: Sompong P Olarig; サンポン・ピー・オラリグ; Christopher J Pettey; クリストファー・ジェイ・ペティ
Original assignee: Compaq Computer Corp
Current assignee: Compaq Computer Corp
Priority date: 1997-08-13
Filing date: 1998-08-13
Publication date: 1999-06-22
Also published as: US6134638A; EP0897154A2; EP0897154A3

Abstract

(57)【要約】【課題】異なる周波数で動作する非同期ダイナミック
・ランダム・アクセス・メモリ（ＳＤＲＡＭ）のリード
／ライト動作を最適化する。【解決手段】コンピュータ・システムは、初期化時
に、存在している全てのメモリのクロック周波数を含む
ＢＩＯＳデータを判定し記憶する。メモリ・クロック発
生器５００は、使用すべきメモリのＢＩＯＳデータに基
づいて、システム・クロックから、該メモリのクロック
周波数に一致するメモリ・クロック１、２又は３を生成
する。メモリ制御部２０６及びプロセッサ制御部２０２
は、発生されたメモリ・クロックを用いて、メモリ、プ
ロセッサ、及び周辺デバイスとの間でバスを介してデー
タ転送を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）アレイからなる
システム・メモリを含むコンピュータ・システムに関す
る。更に特定すれば、本発明は、コンピュータ・コンポ
ーネントとダイナミック・ランダム・アクセス・メモリ
との間のデータ転送を制御するメモリ・コントローラに
関するものである。更に一層特定すれば、本発明は、メ
モリ・アレイ内において異なる速度のＤＲＡＭデバイス
に対応可能なメモリ・コントローラに関するものであ
る。

【０００２】

【従来の技術】パーソナル・コンピュータは、通常、一
般的にシステム・メモリと呼ばれているダイナミック・
ランダム・アクセス・メモリ（「ＤＲＡＭ」）チップを
含む。ＤＲＡＭメモリは非同期的に動作する。即ち、こ
れは、リード要求（読出要求）及びライト要求（書込要
求）が、クロック信号と必ずしも一致しないことを意味
する。更に、ＤＲＡＭメモリは、当該チップ内に格納さ
れているデータを維持するために、周期的にリフレッシ
ュしなければならない。通常、システム・メモリは、Ｄ
ＲＡＭデバイスのバンクを含む。各メモリ・バンクは、
８つ又は９つ程度のメモリ・チップを含む場合がある。
コンピュータ・システム内に設けられるバンクの数は、
様々であるが、通常１つないし８つのバンクの範囲であ
る。

【０００３】一般に、ＤＲＡＭバンクは、システム・プ
ロセッサの作業用メモリを含む。ＤＲＡＭアレイは、メ
モリ・バスを通じて、メモリ・コントローラに接続され
る。メモリ・バスは、メモリ・アドレス・ライン、メモ
リ・データ・ライン、及び種々の制御ラインを含んでい
る。データは、通常、２段階でＤＲＡＭアレイとその他
の構成要素との間で転送される。最初に、アクセスする
側の構成要素が、所望のメモリ位置の行アドレスを表す
信号をアドレス・ライン上に発生する。この信号は、行
アドレス・ストローブ（ＲＡＳ）信号がアサートされた
ときに、ＤＲＡＭ内にラッチされる。次のクロック・サ
イクル、即ち、続くクロック・サイクルにおいて、ＤＲ
ＡＭは、列アドレス・ストローブ（ＣＡＳ）信号がアサ
ートされたときに、列アドレス信号をラッチする。メモ
リ・アドレスが決定された後、メモリ・アレイは、リー
ド／ライト（Ｒ／Ｗ）制御信号のステータスにしたがっ
て、データをラッチするか、又はデータを出力する。

【０００４】メモリ・デバイスの速度は、あるタイミン
グ・パラメータを基準としている。これらのパラメータ
は、メモリ動作を行うときに、ある期間を必要とする。
これらのタイミング・パラメータのために、ＤＲＡＭ回
路で構成されたメモリは、プロセッサによって割り当て
られる時間期間内に常にメモリ・アクセスに応答できる
訳ではない。この場合、外部回路が、データがデータ・
バス上で用意ができる前に、又はデータ・バス上のデー
タをメモリに格納可能となる前に、補足のプロセッサ・
サイクル、即ち、待機状態が必要であることを、プロセ
ッサに知らせなければならない。待機状態は、システム
・プロセッサを低速化することに加えて、通常ＣＰＵの
ホスト・バスの使用を必要とするので、他のシステム構
成要素がそのバスを使用するのを制限することになる。

【０００５】最近では、メモリ・デバイスの製造者は同
期ＤＲＡＭ（「ＳＤＲＡＭ」）を導入し、従来のＤＲＡ
Ｍデバイスを使用する場合に発生するメモリのボトルネ
ックを軽減しようとしている。ＳＤＲＡＭデバイスは、
制御入力信号としてクロック信号を必要とする。ＳＤＲ
ＡＭデバイスは、ＤＲＡＭチップと同様に、一般的にア
レイ構成のメモリ・バンクに組織化される。今日入手可
能なコンピュータ・システムの多くは、メモリ・アレイ
内に８つものバンクを含むことを許している。ＳＤＲＡ
Ｍデバイスの名称は、入力信号（又はコマンド）の全て
が、クロック信号の立ち上がりエッジでＤＲＡＭデバイ
スに受け入れられ、したがってクロック信号と「同期」
するという事実から由来したものである。また、クロッ
ク信号は、メモリ・アレイ内においてデータのパイプラ
イン処理も可能とし、更にデータを連続ストリーム状に
出力することも可能としている。

【０００６】ＳＤＲＡＭは、異なる速度で使用可能であ
る（速度は、通常、メガヘルツのような周波数の単位で
測定され、当該デバイスの１秒当たりのサイクル数を表
す）。今日、ＳＤＲＡＭデバイスは、６６ＭＨｚ素子又
は１００ＭＨｚ素子として入手可能であるが、更なる高
速化が予測される。ＳＤＲＡＭデバイスの価格は、おお
むね周波数で決まり、高速な素子ほど、高価である。プ
ロセッサとＤＲＡＭデバイスとの間のアドレス、データ
及び制御信号の転送及びタイミングは、メモリ・コント
ローラによって制御される。メモリ・コントローラは、
システム・メモリと、中央演算装置を含むコンピュータ
・システム内の他の構成要素との間のトランザクション
を制御する。コンピュータ・システムの中には、メモリ
・コントローラが周辺構成要素相互接続（「ＰＣＩ」）
バスに結合し、ＰＣＩバス上のマスタに、システム・メ
モリへのサイクルを実行させるものがある。一般に、メ
モリ制御装置は、ＳＤＲＡＭメモリ・アレイ内の各バン
クに、クロック信号を供給する。多くの場合、負荷の問
題及びその他のために、メモリ・コントローラは２つの
別個の出力クロック信号を供給し、８つまでのメモリ・
バンクを駆動する。各クロック信号は、４つまでのメモ
リ・バンクに接続される。

【０００７】

【発明が解決しようとする課題】高速化されたマイクロ
プロセッサが入手可能となり、コンピュータ設計に組み
込まれるに連れて、メモリ・デバイスは一層速く動作
し、プロセッサの待機状態を最少に抑え、かつ、プロセ
ッサとの互換性を維持しなければならない。メモリ・デ
バイスのコストを考慮して、消費者は、古いコンピュー
タからメモリ・デバイスを取り出し、それらのメモリ・
デバイスを新しいコンピュータ・システムにおいて再利
用する。しかしながら、新しいコンピュータ・システム
に高速化されたプロセッサが用いられていると、旧式で
遅いメモリの使用が不可能になる。したがって、コンピ
ュータ製造者が高速化したコンピュータ・システムを提
供すると、コンピュータ所有者は古いコンピュータから
のメモリ・デバイスを再利用することができなくなる。
ファイル・サーバのような大型コンピュータ・システム
では、システム・メモリに関する出費は、相当な投資を
意味する。

【０００８】新しいコンピュータ・システムにアップグ
レードする際に、古いメモリ・デバイスを使用可能なコ
ンピュータ・システムを開発することができれば、有利
であろう。この目標を達成するために、少なくとも１つ
の選択肢が示唆されている。その選択肢は、最も遅いメ
モリ・デバイスの速度でコンピュータ・システムを実行
させることである。高速のメモリ・デバイスは速度を落
として動作するが、コンピュータ全体の処理能力は損な
われる。これは、メモリ・アレイとのデータ通信は、高
速メモリ・デバイスが動作可能な速度よりも遅い速度で
行われるためである。したがって、動作速度が異なるメ
モリ・デバイスを実装可能なコンピュータ・システムを
提供することが望まれている。このとき、そのコンピュ
ータ・システムが、各メモリ回路で可能な限り高速でト
ランザクションを実行することにより、各メモリ・デバ
イスの処理能力を最適化することができることが望まし
い。各メモリ・デバイスの最大速度でトランザクション
を実行することにより、コンピュータ全体の処理能力は
向上するであろう。異なる速度のＳＤＲＡＭデバイスと
共に動作可能なコンピュータ・システムの利点は明らか
であるが、今日まで、このようなシステムは構築されて
いない。

【０００９】

【課題を解決するための手段】上記した従来例の問題点
は、同期ダイナミック・ランダム・アクセス・メモリ
（ＳＤＲＡＭ）デバイスの複数のバンクへのメモリ・サ
イクルを制御するために特別に構成されたメモリ・コン
トローラを含む本発明のコンピュータ・システムによっ
て解決される。ＳＤＲＡＭメモリ・デバイスは、各ＳＤ
ＲＡＭデバイスに適した異なる周波数で動作することが
でき、プロセッサと同じ周波数で動作する必要はない。
好適な実施形態によれば、メモリ・コントローラは、異
なるＳＤＲＡＭメモリ・デバイスによる使用のための、
周波数が異なる多数のクロック信号を発生する。

【００１０】メモリ・コントローラは、非同期データ・
キューを含み、ＳＤＲＡＭメモリ・アレイと、プロセッ
サあるいはＰＣＩバス又はその他のシステム・バス上の
マスタとの間のデータ転送に便宜を図ることが好まし
い。初期化時に、コンピュータ・システムは、メモリ・
アレイ内にあるＳＤＲＡＭデバイスの形式を判定し、そ
の情報をメモリ・コントローラに提供する。メモリ・コ
ントローラは、それに応答して、メモリ・アレイ内の種
々のＳＤＲＡＭデバイスにクロック信号を発生する。メ
モリ・コントローラが供給するクロック信号の周波数
は、コンピュータ・システム内のＳＤＲＡＭに適したも
のである。好適な実施例によれば、各ＳＤＲＡＭデバイ
スに格納されている情報は、メモリ回路の形式を識別
し、コンピュータ・システム内に含まれているＳＤＲＡ
Ｍの形式を判定するために用いられる。本発明のこれら
及びその他の利点は、以下の本発明の詳細な説明を読む
ことによって、当業者には明白となろう。

【００１１】

【発明の実施の形態】これより図１を参照すると、好適
な実施形態にしたがって構成されたコンピュータ・シス
テム１００は、ＣＵＰホスト・バス１０４を通じてメモ
リ／ＰＣＩブリッジ・コントローラ２００に結合された
プロセッサ１０２を含んでいる。メモリ／ＰＣＩブリッ
ジ・コントローラ２００は、メモリ・コントローラを含
み、メモリ・バス１１２を通じてシステム・メモリ・ア
レイ（メモリ）１１４とのデータ転送を調整する。ま
た、メモリ／ＰＣＩブリッジ・コントローラ２００は、
周辺要素相互接続（ＰＣＩ）バス１０６へのバス・ブリ
ッジとしても機能する。グラフィックス・カード１０
８、ローカル・エリア・ネットワーク（「ＬＡＮ」）・
インターフェース１１０、又はその他のあらゆるＰＣＩ
バス・デバイスのような、種々のデバイスをＰＣＩバス
１０６に結合することができる。かかるＰＣＩデバイス
は、好ましくは、公知の技法にしたがってマスタシップ
・モード(mastership mode)で動作し、メモリ・アレイ
１１４との間でデータ・ライト（データ書込）及びデー
タ・リード（データ読出）を行う。

【００１２】プロセッサ１０２は、ＭＭＸＴＭ技術によ
るペンティアム（登録商標）プロセッサ、ペンティアム
IIプロセッサ、K-6又はパーソナル・コンピュータにお
いて使用可能な任意のプロセッサのような、マイクロプ
ロセッサを含むことができる。更に、プロセッサは１つ
だけ示されているが、当業者には、多数のプロセッサを
コンピュータ・システムに備えてもよいことは明らかで
あろう。同様に、ＣＰＵホスト・バス１０４及びＰＣＩ
バス１０６は、パーソナル・コンピュータにおいて共通
して使用されているバス・アーキテクチャを含む。

【００１３】メモリ・アレイ１１４は、NECが製造する
μPD4516421ＳＤＲＡＭ、又は他のＳＤＲＡＭデバイス
のような、同期ダイナミック・ランダム・アクセス・メ
モリ（「ＳＤＲＡＭ」）デバイスを備えることが好まし
い。メモリ・アレイ１１４は、通常の慣習にしたがっ
て、バンクに組織化すればよい。ＳＤＲＡＭメモリの各
バンクは、同一の又は異なるタイミング及び速度特性の
ＳＤＲＡＭデバイスを有することができる。更に、ＳＤ
ＲＡＭデバイスのクロック周波数は、プロセッサ・クロ
ックの周波数とは異なっていてもよい。メモリ／ＣＰＩ
ブリッジ・コントローラ２００は、たとえメモリ・アレ
イが異なる速度のＳＤＲＡＭデバイスの混成を含む場合
でも、コンピュータ・システム１００がシステム・メモ
リ・アレイ１１４との間でデータ・ライト及びデータ・
リードを実行可能とする。異なる速度のＳＤＲＡＭとの
通信を可能とするメモリ／ＰＣＩブリッジ・コントロー
ラ２００を備えることにより、種々の速度のＳＤＲＡＭ
デバイスと通信するために、プロセッサ１０２及びＰＣ
Ｉバス１０６に結合されるデバイスを変更したり、ある
いは特別に設計することは不要となる。

【００１４】図２に示すように、メモリ／ＰＣＩブリッ
ジ・コントローラ２００は、好ましくは、プロセッサ制
御インターフェース（プロセッサ制御部）２０２、ＰＣ
Ｉバス制御インターフェース（ＰＣＩバス制御部）２０
４、及びメモリ制御部２０６を含む。プロセッサ制御部
２０２は、コントローラ２００をシステム・プロセッサ
１０２（図１）にインターフェースするためのロジック
を備える。同様に、ＰＣＩ制御部２０４は、コントロー
ラ２００をＰＣＩバス１０６にインターフェースするた
めのロジックを備え、メモリ制御部２０６は、コントロ
ーラ２００をメモリ・バス１１２にインターフェースす
るためのロジックを含む。データ及びアドレス信号は、
プロセッサ−メモリ・データ・キュー（Ｐ２ＭＱ）３０
０及びメモリ−プロセッサ・データ・キュー（Ｍ２Ｐ
Ｑ）３５０を介して、プロセッサ制御部２０２とメモリ
制御部２０６との間で転送される。メモリ・アレイに書
き込まれるデータは、一時的にＰ２ＭＱ３００に格納さ
れ、一方、メモリ・アレイから読み出されたデータは一
時的にＭ２ＰＱ３５０に格納される。同様に、ＰＣＩバ
ス制御部２０４によってメモリに書き込まれるデータ
は、ＰＣＩ−メモリ・キュー（ＰＣＩ２ＭＱ）４００に
バッファ記憶され、ＰＣＩ制御部２０４によってメモリ
から読み出されたデータは、メモリ−ＰＣＩキュー（Ｍ
２ＰＣＩＱ）４５０にバッファ記憶される。

【００１５】また、メモリ／ＰＣＩブリッジ・コントロ
ーラ２００は、多数のメモリ・クロック信号を発生する
メモリ・クロック発生器５００も含む。図２には、メモ
リ・クロック１、メモリ・クロック２及びメモリ・クロ
ック３として、３つのクロック信号が示されている。３
つに限定されるものではないことは言うまでもない。メ
モリ・クロック発生器５００は、メモリ／ＰＣＩブリッ
ジ・コントローラ２００の一部として示されているが、
別個のコンポーネントとして構成してもよい。以下で説
明するように、メモリ・クロック信号は、システム・ク
ロック（プロセッサ・バス・クロックとも呼ぶ）から生
成される。メモリ・クロック信号は、異なる周波数を含
んでもよく、これにより、コンピュータ・システム１０
０において異なる速度のＳＤＲＡＭを使用することを可
能とする。メモリ・クロック発生器５００は、該発生器
への入力として供給されるＢＩＯＳデータに基づいて、
適切なクロック周波数を供給するようにプログラムされ
ている。ＢＩＯＳデータは、各バンク内に含まれている
ＳＤＲＡＭの形式を識別する。

【００１６】ＳＤＲＡＭデバイスがプロセッサ１０２と
は異なる速度で動作する場合があるので、データ・キュ
ーＰ２ＭＱ３００、Ｍ２ＰＱ３５０、ＰＣＩ２ＭＱ４０
０及びＭ２ＰＣＩＱ４５０は、メモリ・アレイとプロセ
ッサ１０２との間、及びメモリ・アレイ１１４とＰＣＩ
バス・マスタのと間のデータ・フローの同期を取るよう
に機能する。したがって、コンピュータ・システム１０
０は、ＳＤＲＡＭデバイスの各バンクに対して、１組の
データ・キュー３００、３５０、４００、４５０を含む
ことが好ましい。図２において、メモリ／ＰＣＩブリッ
ジ・コントローラ２００は、ＳＤＲＡＭデバイスの１つ
のバンクに対するデータ・キューのみを含むように示さ
れているが、メモリ／ＰＣＩブリッジ・コントローラ２
００は、更に別のＳＤＲＡＭがメモリ・アレイ１１４に
含まれている場合には、追加のデータ・キューのセット
（３００、３５０、４００、４５０）を含むことができ
る。データ・キュー及びメモリ・クロック発生器５００
の動作については、以下で更に詳しく説明する。

【００１７】プロセッサ−メモリ・キュー（Ｐ２ＭＱ）図２及び図３を参照する。システム・プロセッサ１０２
（図１）からメモリへ１１４（図１）のライト・サイク
ルの間、データ及びアドレス信号は、プロセッサ−メモ
リ・キューＰ２ＭＱ３００を通過する。図３に示すよう
に、Ｐ２ＭＱ３００は、入力キュー・ロジック３０４、
出力キュー・ロジック３０８、キュー・ライト・バッフ
ァ３２０、及び信号同期部（信号シンセサイザ）３０２
を含む。データ及びアドレス信号に加えて、プロセッサ
１０２は、プロセッサ・クロック信号及び非同期レディ
信号を含む、所定の制御信号もプロセッサ−メモリ・キ
ューＰ２ＭＱ３００に伝達する。また、プロセッサ１０
２は、サイクル終了信号及びバッファ・フル信号を含む
２つの制御信号をＰ２ＭＱ３００から受け取る。メモリ
制御部２０６は、メモリ・クロック信号及びサイクル終
了信号をＰ２ＭＱ３００に供給する。Ｐ２ＭＱ３００
は、非同期レディ制御信号を一次コントローラすなわち
プロセッサ制御部２０２に供給する。

【００１８】プロセッサ制御部２０２は、データ、アド
レス及びサイクル情報を、Ｐ２ＭＱ３００及びバス３２
１に転送する。サイクル情報は、通常、バイト・イネー
ブル、ライト・バック・ビット、及びバースト・ビット
のような情報を含み、既知の技法にしたがってリード及
びライトに用いられる。キュー・ライト・バッファ３２
０は、バス３２１に接続しており、好ましくは、４つの
バッファ、即ち、バッファ０、バッファ１、バッファ
２、及びバッファ３を含む。キュー・ライト・バッファ
３２０の各バッファは、幅が１キャッシュ・ラインであ
ることが好ましく、これにより、アドレス及びサイクル
情報と共に、３２バイトのデータを保持することができ
る。しかしながら、キュー・ライト・バッファ３２０
は、いずれの数のバッファでも含むことができ、各バッ
ファの幅はいずれのビット数でもよいことは言うまでも
ない。

【００１９】入力キュー・ロジック３０４は、キュー・
ライト・バッファ３２０内のどのバッファが、バス３２
１上のライト・データを受け取るのかについて判定を行
う。入力キュー・ロジック３０４は、入力キュー・ポイ
ンタ３０７をキュー・ライト・バッファ３２０に供給
し、４つのバッファ０〜３のどれから、プロセッサ制御
部２０２は書き込むべきデータを受け取るのかを識別す
る。このとき、バッファ０が満杯になると、入力キュー
・ポインタ３０７はポイントを増分してバッファ１を示
し、これにより、バッファ１にはプロセッサ制御部２０
２からのデータが格納される。入力キュー・ロジック３
０４は、いつ入力キュー・ポインタ３０７を増分すべき
かを判定するロジックを含む。バッファが満杯になった
とき、プロセッサ制御部２０２は、ライン３０５上の非
同期レディ信号をアサートする。非同期レディ信号は、
入力キュー・ロジック３０４及び信号同期部３０２への
入力として供給される。非同期レディ信号が各バッファ
０〜３関連付けられて供給される。バッファに関連付け
られた非同期レディ信号は、メモリ制御部２０６に中継
され、関連するバッファが、メモリ制御部２０６が読み
取るべきデータを含むことを示す。アサートされた非同
期レディ信号の検出時に、入力キュー・ロジック３０４
は入力キュー・ポインタ３０７を増分する。

【００２０】入力キュー・ロジック３０４は、レジスタ
３１８も含み、レジスタ３１８は、キュー・ライト・バ
ッファ３２０内のバッファの各々に対応するステータス
・ビットを含む。各バッファ・ステータス・ビットは、
関連するバッファがメモリ制御部２０６によって読み出
されたか否かを示す。プロセッサ制御部２０２によって
バッファにデータが供給されると、レジスタ３１８内の
対応するバッファ・ステータス・ビットがセットされ
て、当該バッファ内にデータがあり、メモリ制御部２０
６はバッファから未だデータを読み取っていないことを
示す。レジスタ３１８内の各バッファ・ステータス・エ
ンピィティ・ビットは、メモリ制御部２０６が、当該バ
ッファ・ビットに関連するバッファからデータを読み取
ったときにクリアされる。レジスタ３１８内のバッファ
・ステータス・ビットの状態を更新し監視することによ
って、入力キュー・ロジック３０４は、いつキュー・ラ
イト・バッファ３２０が満杯になったかを判定すること
ができるので、プロセッサ制御部２０２は、メモリ制御
部２０６が未だ読み出していない有効なバッファ・デー
タを上書きしてしまうことはない。満杯のキュー・ライ
ト・バッファ３２０を検出すると、入力キュー・ロジッ
ク３０４はライン３１０上にバッファ・フル信号をアサ
ートし、プロセッサ制御部２０２にバッファの満杯状態
を通知する。これに応答して、プロセッサ制御部２０２
は、メモリ制御部２０６がバッファ０〜３の１つからデ
ータを読み出し終わるまで、キュー・ライト・バッファ
３２０に追加のデータを書き込まない。そして、読み出
しが終了すると、１つのライト・バッファを新しいライ
ト・データのために解放する。入力キュー・ロジック３
０４は、メモリ制御部２０６が既に満杯になっていたバ
ッファからデータを読み出すと、バッファ・フル信号を
ディアサートする。

【００２１】更に図２及び図３を参照する。出力キュー
・ロジック３０８は、レジスタ３１９及び出力キュー・
ポインタ３０９を含む。レジスタ３１９は、キュー・ラ
イト・バッファ３２０内の各バッファに対する有効ビッ
トを含む。レジスタ３１９内の各バッファ有効ビット
は、関連するバッファに、メモリ制御部２０６が未だ読
み出していないデータがあるか否かについての識別を行
う。プロセッサ制御部２０２によってデータがバッファ
に書き込まれると、ライン３０５上の非同期レディ信号
が、プロセッサ制御部２０２によってアサートされる。
非同期レディ信号は、ライン３０６上においても信号同
期部３０２によってアサートされ、メモリ制御部２０６
及び出力キュー・ロジック３０８に供給される。出力キ
ュー・ロジック３０８は、非同期レディ信号を用いて、
この非同期レディ信号に関連する有効ビットをセット
し、メモリ制御部２０６が読み取るべきデータがバッフ
ァに含まれていることを示す。一旦メモリ制御部２０６
がバッファからデータを読み出したならば、レジスタ３
２０内の対応する有効ビットがクリアされ、これによ
り、メモリ制御部２０６が既に読み出されたバッファに
戻って再度読み出すのを防止する。このように、バッフ
ァが読み取られる前及び読み取られるときに、当該バッ
ファの有効ビットの状態を確認し、このバッファを読み
出すか否かについて判定を行う。

【００２２】出力キュー・ポインタ３０９により、メモ
リ制御部２０６がデータを読み出すバッファを識別す
る。リセットされると、入力及び出力キュー・ポインタ
は同じバッファを指し示す。メモリ制御部２０６がバッ
ファ０〜３の１つからのデータ読み出しを完了したと
き、出力キュー・ロジック３０８は出力キュー・ポイン
タ３０９を増分する。したがって、出力キュー・ポイン
タ３０９は、メモリ制御部２０６が読み出すべき次のバ
ッファを指し示す。一旦メモリ制御部２０６がバッファ
０〜３の１つからのデータ読み出しを完了したなら、メ
モリ制御部２０６は、信号同期部３０２に至るライン３
３１上のサイクル終了信号をアサートする。好適な実施
形態では、１つのサイクル終了信号が、キュー・ライト
・バッファ３２０内の各バッファ毎に供給される。ま
た、サイクル終了信号は、ライン３０１上においても信
号同期部３０２によってアサートされ、プロセッサ制御
部２０２に供給され、メモリ制御部２０６が、サイクル
終了信号によって識別されたバッファからデータを読み
出したことを示す。

【００２３】本発明は、プロセッサがシステム・メモリ
内の１つ以上のＳＤＲＡＭバンクに対してデータの読み
出し及び書き込みを行うことを可能とし、更に各ＳＤＲ
ＡＭバンクがプロセッサ・クロックとは異なるクロック
周波数で動作することも可能とする。Ｐ２ＭＱ３００
は、ライン３１１上のプロセッサ・クロック信号及びラ
イン３１２上のメモリ・クロック信号を受け取る。入力
キュー・ロジック３０４は、プロセッサ・クロック信号
を用いて、データをキュー・ライト・バッファ３２０に
転送する。信号同期部３０２及び入力キュー・ロジック
３０４は、ライン３１１に接続し、プロセッサ・クロッ
ク信号を受け取る。同様に、信号同期部３０２及び出力
キュー・ロジック３０８はライン３１２に接続し、メモ
リ・クロック信号を受け取る。システム・プロセッサと
Ｐ２ＭＱ３００との間のインターフェースは、プロセッ
サ・クロック領域で行われる。しかしながら、メモリ・
アレイとＰ２ＭＱ３００との間のインターフェースは、
メモリ・クロック領域で行われる。メモリ・クロックは
出力キュー・ロジック３０８に供給され、データは、メ
モリ・クロック信号を用いるメモリ制御部２０６によっ
て、キュー・ライト・バッファ３２０から読み出され
る。Ｐ２ＭＱ３００はプロセッサ制御部２０２及びメモ
リ制御部２０６とのインターフェースを、それらの各ク
ロック信号を用いて行うので、プロセッサ１０２は、プ
ロセッサ１０２とは異なる周波数で動作するＳＤＲＡＭ
回路にデータを書き込むことができる。

【００２４】信号同期部信号同期部３０２は、データ・バッファを備え、プロセ
ッサ制御部２０２とメモリ制御部２０６とのクロック非
同期動作を可能とすることに加えて、Ｐ２ＭＱ３００
は、２つの異なるクロック領域（プロセッサ・クロック
及びメモリ・クロック）の同期を取るように機能する。
再度図２及び図３を参照する。信号同期部３０２は、好
ましくは、非同期レディ信号及びサイクル終了信号の同
期を取ることが好ましい。信号同期部３０２は、プロセ
ス・クロック領域においてアサートされた信号が、メモ
リ・クロック領域において動作するメモリ制御部２０６
によって検出可能であり、メモリ・クロック領域におい
てアサートされた信号が高精度でプロセッサ制御部２０
２によって検出可能であることを、保証する。

【００２５】同期を取る際、好ましくは、信号を伸長す
ることにより、追加のクロック・パルスの期間にわたっ
てアサートされるようにする。図３及び図４の（ａ）に
示すように、信号同期部３０２は、好ましくは、タイミ
ング・ロジック３３２、及び直列接続された２つのフリ
ップ・フロップ３３４、３３５を含む。フリップ・フロ
ップ３３４、３３５は、Ｄ型ラッチで構成することが好
ましいが、他のデバイスも同様に使用可能である。図４
の（ａ）には、ライン３３１上のサイクル終了信号をプ
ロセッサ・クロックに同期させるための回路を示すが、
非同期レディ信号のような他の信号を同期させるために
も、同等の回路を用いることが好ましいことは理解され
よう。

【００２６】図４の（ｂ）は、図４の（ａ）のタイミン
グ・ロジック回路３３２の信号発生タイミングを示す。
サイクル終了信号は、メモリ・クロック領域においてメ
モリ制御部２０６によってアサートされ、タイミング・
ロジック３３２はサイクル終了信号を伸長し、図４の
（ｂ）において破線３３３ａ、３３３ｂで示すように、
２つのメモリ・クロックの立ち上がりエッジを含ませ
る。この伸長は、サイクル終了信号が十分な時間幅を有
し、プロセッサ制御部２０２が確実に検出できるように
するために必要である。ライン３３３上の伸長サイクル
終了信号は、フリップ・フロック３３４、３３５にクロ
ックに同期して入力され、プロセッサ制御部２０２に至
るライン３０１上の出力信号として与えられる。フリッ
プ・フロップ３３４、３３５は双方とも、プロセッサ・
クロック３１１を用いて駆動される。好適な実施形態で
は、フリップ・フロップ３３４、３３５は、立ち上がり
クロック・エッジでトリガされるが、立ち下がりエッジ
でトリガされるフリップ・フロップも使用可能である。

【００２７】このようにして、サイクル終了信号がメモ
リ制御部２０６によってアサートされ、タイミング・ロ
ジック３３２によって伸長された後、フリップ・フロッ
プ３３４は、ライン３１１上のプロセッサ・クロックの
立ち上がりエッジによって駆動される。次いで、プロセ
ッサ・クロックの次の立ち上がりエッジ上で、伸長サイ
クル終了信号は、フリップ・フロップ３３５を通過する
ように駆動される。２つの順次駆動されるフリップ・フ
ロップを用いることによって、設定及び保持タイミング
の問題を回避する。この問題は、（元々メモリ・クロッ
ク領域においてアサートされた）サイクル終了信号が十
分長い間アサートされず、（プロセッサ・クロック領域
で駆動される）フリップ・フロップが信号をその出力ピ
ンにラッチできない場合に発生し得るものである。した
がって、単一のフリップ・フロップのみを用いる場合、
該フリップ・フロップは疑似安定状態(metastable stat
e)に入るが、デュアル・クロック・フリップ・フロップ
の使用により、この問題が回避される。

【００２８】尚、伸長サイクル終了信号がメモリ・クロ
ックの２サイクルを有する場合、プロセッサ・クロック
のサイクルＴｐは、メモリ・クロックのサイクルＴｍの
２倍からフリップ・フロップのステップアップ（サンプ
リング）／ホールド時間Ｔｆを減算した値未満としなけ
ればならないことは秋からであろう。即ち、Ｔｐ≦２Ｔｍ−Ｔｆ（１）となる。例えば、１００ＭＨｚのメモリ・クロックは、
１／（１００ｘ１０⁶）、即ち、１０ナノ秒（ｎｓ）が
１サイクルとなる。フリップ・フロップのサンプリング
／ホールド時間が２ナノ秒の場合、プロセッサ・クロッ
クの期間は、２（１０ｎｓ）−２ｎｓ＝１８ｎｓ未満と
しなければならない。１８ｎｓの期間は、１／１８ｘ１
０^-9、即ち、５５．６ＭＨｚのプロセッサ・クロック周
波数に対応する。したがって、メモリ／ＰＣＩブリッジ
・コントローラ２００は、プロセッサ１０２及びＰＣＩ
マスタ・デバイス１０８、１１０が、異なる周波数で動
作するＳＤＲＡＭデバイスと通信することを可能にする
が、式（１）は、プロセッサ・クロックの周波数に対す
る下限を規定する。

【００２９】図４の（ａ）の回路は、プロセッサ・クロ
ック領域における非同期レディ信号をメモリ・クロック
領域と同期させるためにも用いられる。しかしながら、
この場合、プロセッサ・クロックを用いてフリップ・フ
ロップ３０２ａ、３０２ｂを駆動する代わりに、メモリ
・クロックを用い、メモリ・クロックのサイクルＴｍ
は、以下の式を満たさなければならない。Ｔｍ≦２Ｔｐ−Ｔｆ（２）信号をＰＣＩバスに同期させる場合、２倍を４倍に置き
換えることを除いて、式（１）及び（２）を用いること
ができる。プロセッサ・クロック及びメモリ・クロック
が同相である場合、非同期レディ信号及びサイクル終了
信号は、信号同期部３０２によって同期を取る必要はな
い。したがって、この場合、非同期レディ信号及びサイ
クル終了信号は信号同期部３０２を迂回する。プロセッ
サ・クロック及びメモリ・クロックが同相となるのは、
それらの立ち上がりエッジが揃う場合であり、これが見
られるのは、これらクロックの周波数が同一である場
合、又は一方のクロック信号の周波数が他方のクロック
信号の周波数の整数倍である場合である。同様に、プロ
セッサ・クロック及びメモリ・クロックが同相の場合、
buff_rdy信号（図５）も、信号同期部３０２を迂回して
よい。

【００３０】次に、図２及び図５を参照する。メモリ−
プロセッサ・キュー（Ｍ２ＰＱ）３５０は、好ましく
は、入力キュー・ロジック３５５、出力キュー・ロジッ
ク３６０、キュー・リード・バッファ３７０、及び信号
同期部３０２を含む。キュー・リード・バッファ３７０
は、２つのデータ・バッファ、即ち、バッファ０及びバ
ッファ１を含むことが好ましい。メモリ・アレイからシ
ステム・プロセッサへ読み出されたデータは、キュー・
リード・バッファ３７０内のデータ・バッファ０、バッ
ファ１の一方に一時的に格納することが好ましい。デー
タは、メモリ制御部２０６によってデータ・バッファ０
及びバッファ１内に格納され、かつプロセッサ制御部２
０２によって読み出される。

【００３１】キュー・リード・バッファ３７０内のバッ
ファ０、バッファ１は、好ましくは、４つのセグメン
ト、即ち、キュー・ワード３７１、３７２、３７３、３
７４を含む。各セグメントは、好ましくは、８ビット幅
であり、したがってバッファ０、１はそれぞれ３２バイ
ト幅となる。入力キュー・ロジック３５５は、メモリ制
御部２０６からメモリ−プロセッサ・レディ（Ｍ２ＰＲ
ＤＹ）信号を受け取り、入力バッファ・ポインタ３５６
及び入力キュー・ワード・ポインタ３５７をキュー・リ
ード・バッファ３７０に供給する。入力バッファ・ポイ
ンタ３５６は、バッファを識別し、一方、入力キュー・
ワード・ポインタ３５７は、メモリ制御部２０６によっ
てデータが内部に記憶されたキュー・ワードを識別す
る。メモリ制御部２０６がデータをキュー・リード・バ
ッファ３７０に供給すると、メモリ制御部２０６は、入
力キュー・ロジック３５５へのＭ２ＰＲＤＹ信号をアサ
ートする。これに応答して、入力キュー・ロジック３５
５は、データを格納すべきバッファ及びバッファ位置を
識別する。バッファは、入力バッファ・ポインタ３５６
によって識別される。入力キュー・ロジック３５５は、
入力キュー・ワード・ポインタ３５７を増分し、データ
の次のワードがメモリ制御部２０６によって駆動され
る、キュー・ワードを識別する。一旦バッファ内におけ
るトランザクションのためのデータが受け取られたなら
ば、メモリ制御部２０６は、信号同期部３０２へのバッ
ファ・レディ(buff_rdy)信号をアサートし、一方、信号
同期部３０２は、buff_rdy信号をプロセッサ制御部２０
２に伝達する。buff_rdy信号は、プロセッサ制御部２０
２に、バッファが満杯であり、プロセッサ制御部２０２
が読み出す準備ができていることを示す。

【００３２】出力キュー・ロジック３６０は、同様に、
出力バッファ・ポインタ３６１及び出力キュー・ワード
・ポインタ３６２を出力し、プロセッサ制御部２０２が
キュー・リード・バッファ３７０から適切なデータを読
み取ることができるようにする。プロセッサ制御部２０
２は、ポインタ増分信号を出力キュー・ロジックに供給
する。このポインタ増分信号は、プロセッサ制御部２０
２がアサートされたbuff_rdy信号を検出したときに出力
される。ポインタ増分信号に応答して、出力キュー・ロ
ジック３６０は、出力バッファ・ポインタ３６１を増分
し、プロセッサ制御部２０２が、適切なバッファからの
データの最初のキュー・ワードを読み出すことができる
ようにする。次に、出力キュー・ロジック３６０は、出
力キュー・ワード・ポインタ３６２を増分し、プロセッ
サ制御部２０２がデータの後続キュー・ワードを読み出
すことができるようにする。

【００３３】ＰＣＩバス上のデバイスとＳＤＲＡＭメモ
リ１１４（図２）との間のデータ・リード及びデータ・
ライトは、プロセッサ及びメモリ間のリード及びライト
に関してこれまでに説明したものと同様のロジックを用
いる。ＰＣＩ−メモリ・キュー（ＰＣＩ２ＭＱ）４００
は、好ましくは図３におけるＰ２ＭＱ３００と同様に構
成し、メモリ−ＰＣＩキュー（Ｍ２ＰＣＩＱ）４５０
は、好ましくは図５におけるＭ２ＰＱ３５０と同様に構
成する。ＰＣＩバス制御部２０４は適切なＰＣＩプロト
コル信号を伝達しかつ受け取り、ＰＣＩバス上に位置す
る構成要素とのインターフェースを行うことは当業者に
は明らかであろう。信号同期を必要とする範囲において
は（即ち、ＰＣＩクロック及びメモリ・クロックが位相
外れの場合）、信号同期部３０２を用いる。

【００３４】再び図１を参照するが、コンピュータ・シ
ステム１００は、異なるクロック周波数及び別のタイミ
ング・パラメータを必要とするＳＤＲＡＭデバイスのバ
ンクとの通信を可能にすることが好ましい。メモリ／Ｐ
ＣＩブリッジ・コントローラ２００がメモリ・アレイ１
１４に対するデータ・ライト及びデータ・リードを実行
するためには、コンピュータ・システム１００は、シス
テム・メモリ内にあるＳＤＲＡＭデバイスの形式を判定
する必要がある。メモリ形式情報は、メモリ／ＰＣＩブ
リッジ・コントローラ２００に供給され、該コントロー
ラ２００は、この情報を用いて、適切な周波数のクロッ
クをＳＤＲＡＭ１１４の各バンクに駆動すると共に、メ
モリ・チップの各バンク毎に適した他のタイミング・パ
ラメータを出力する。

【００３５】システム・メモリ内にあるＳＤＲＡＭデバ
イスの形式を判定するためには種々の技法が可能である
が、コンピュータ・システム１００は、ＳＤＲＡＭ形式
のメモリ・アレイ１１４内に格納されているシリアル存
在検出（ＳＰＤ：Serial Presence Detect)情報を用い
ることが好ましい。ＳＰＤ規格は、メモリ・デバイスの
種々の特徴を定義し、その情報を永久的にメモリ・デバ
イスに記憶しておく。ＳＰＤ情報を収容するメモリ・デ
バイス内の位置は、通常のリード・サイクルによってア
クセスすることができる。好適な実施形態によれば、コ
ンピュータ・システム１００は、システムの初期化の間
に、メモリ・アレイ１１４の全てのバンクからＳＰＤ情
報を読み出し、コンピュータ内のＢＩＯＳ機構を用い
て、この情報をメモリ／ＰＣＩブリッジ・コントローラ
２００に供給する。ＳＰＤ規格は、ＳＰＤ規格にしたが
って設計される全てのメモリ・デバイスが以下の情報を
備えていることを必要としている。

【００３６】

【表１】

【００３７】このようにして、コンピュータ・システム
１００は、基本メモリ形式に対応するＳＰＤ情報（表１
に示す）の第２バイトを読み取ることによって、ＳＤＲ
ＡＭデバイスがあるか否かについて判定することができ
る。ＳＰＤ規格によれば、ＳＤＲＡＭデバイスは、ＳＰ
Ｄ情報の第２バイトにある１６進値によって識別する。
更に、バイト７３〜９０内の製造者の部品番号のような
他のＳＰＤ情報にアクセスすることによって、コンピュ
ータ・システム１００は、存在するＳＤＲＡＭデバイス
の具体的な形式を判定することができ、したがって、回
路が好適なクロック周波数及びタイミング特性を有する
ことを判定することができる。

【００３８】図６に示されるように、メモリ・クロック
発生器５００は、ＢＩＯＳデータ・インタープリタ５１
０、バンク速度制御レジスタ５２０、及びメモリ・タイ
ミング制御レジスタ５２２を含む。初期化時にＳＤＲＡ
Ｍバンクに対するＳＰＤ情報にアクセスしたなら、その
情報は、メモリ／ＰＣＩブリッジ・コントローラ２００
のメモリ・クロック発生器５００にＢＩＯＳデータとし
て供給される。図６に示すように、ＳＤＲＡＭデバイス
の各バンク毎の具体的な情報を、ＢＩＯＳデータ・イン
タープリタ５１０に供給する。メモリ特定ＢＩＯＳ情報
は、ＢＩＯＳデータ・インタープリタ５１０によって解
釈され、当該メモリ・デバイスに適切なメモリ・クロッ
ク周波数を判定し、そのクロック周波数情報をバンク速
度制御レジスタ５２０に格納する。バンク速度制御レジ
スタ５２０のサイズは、コンピュータ・システム１００
内に実装可能なバンク数、及びメモリ・クロック発生器
５００が供給可能な異なるクロック周波数の数によって
異なる。一例として、バンク速度制御レジスタ５２０
は、１６ビット・レジスタとし、各２ビットを８つのメ
モリ・バンクに対する速度制御定義専用とすることがで
きる。２ビットのバンク速度制御定義によって、４つの
異なるメモリ・クロック周波数の１つを選択することが
できる。コンピュータ・システム１００内で５つ以上の
メモリ・クロック周波数が使用可能である場合、バンク
速度制御レジスタ５２０を拡張し、速度制御情報の追加
ビットを含ませることができる。表２は、バンク速度制
御レジスタ５２０内の速度制御定義を２ビットとした場
合の、ＳＤＲＡＭデバイスの各バンク毎に可能な４つの
クロック周波数を示している。

【００３９】

【表２】

【００４０】各メモリ速度０〜３は、６６ＭＨｚ、１０
０ＭＨｚ又はその他のあらゆる適切なＳＤＲＡＭクロッ
ク周波数のような、任意のＳＤＲＡＭクロック周波数と
することも可能である。図６に示すように、メモリ・ク
ロック発生器５００には、クロック発生器がＳＤＲＡＭ
クロック周波数を得る元となるシステム・クロックが供
給される。多数の周波数乗算器５０１、５０２及び分周
器５０４を、マルチプレクサ５０６、５３０と共に用
い、適切なクロック周波数を選択する。図６に示す乗算
器及び分周器の組み合わせは、一例に過ぎず、クロック
発生器５００が供給可能でなければならない特定のＳＤ
ＲＡＭ周波数に応じて、追加の乗算器及び分周器を用い
てもよい。

【００４１】図示のように、乗算器５０１、５０２は、
システム・クロックの周波数を係数ｎ及びｍとそれぞれ
乗算する。ここで、ｍ及びｎは任意の整数又は分数とす
ることができる。同様に、分周器５０４は、それらの入
力周波数を、任意の整数又は分数ｐで分割する。したが
って、分周器５０４からのライン５０３上の出力周波数
は、システム・クロックの周波数をｍで乗算し、ｐで除
算した値となる（即ち、システム・クロック周波数×ｍ
／ｐ）。したがって、ｍ、ｎ、及びｐの選択によって、
メモリ・クロック信号に使用可能な周波数が決定され
る。４種類の異なる周波数を有するクロックは、ライン
５０３、５０５、５０７、５０９上の入力信号として、
マルチプレクサ５０６、５３０に供給される。ライン５
０３上のクロックの周波数は、システム・クロックをｍ
／ｐ倍した値である。ライン５０５上のクロックの周波
数は、システム・クロックをｍ倍した値である。ライン
５０７上のクロック信号の周波数は、システム・クロッ
ク周波数をｎ倍した値である。最後に、システム・クロ
ック周波数も、ライン５０９上で、マルチプレクサ５０
６、５３０への入力として供給される。メモリ・クロッ
ク発生器５００に、追加のクロック信号を発生する能力
を備えることが望ましい場合、マルチプレクサ５０６、
５３０は追加の入力を含むことになる。

【００４２】ライン５２６、５２７上のクロック切り換
え制御信号は、マルチプレクサ５０６、５３０の４つの
入力クロックの内どれを、関連するＳＤＲＡＭバンクへ
出力クロックとして供給すべきかについて判定を行う。
尚、４入力１出力（４：１）マルチプレクサ（図６に示
す）では、２つの制御ビットが出力信号を判定するため
に必要である。マルチプレクサ５０６が５つ以上の入力
信号を含む場合、制御ビット数の増大が必要となる。例
えば、８：１マルチプレクサでは、３つの切り換え制御
ビットが必要となる。ライン５２６、５２７上のクロッ
ク切り換え制御信号は、クロック切り換えロジック５２
５によって発生する。クロック切り換えロジック５２５
は、バンク制御速度レジスタ５２０によって定義される
ように、適切な制御信号を生成する。各バンクに関連す
る２つの速度制御ビットを読み込むことによって、クロ
ック切り換えロジック５２５は、適切な切り換え制御ビ
ットを発生し、各マルチプレクサ５０６に、速度制御ビ
ットに対応するクロック周波数を供給させる。好適な実
施形態では、クロック切り換えロジックは、いずれの時
点においても、各マルチプレクサ毎に異なる周波数を選
択可能であることが好ましい。

【００４３】マルチプレクサ５３５は、マルチプレクサ
５０６、５３０と同様に構成され、制御切り換えロジッ
ク５２５からの、ライン５２９上の信号によって制御さ
れる。マルチプレクサ５３５からの出力クロックの周波
数は状態機械（状態マシン）５４０に供給され、メモリ
／ＰＣＩブリッジ・コントローラ２００の動作を、適切
に制御する。尚、状態機械５４０は、各ＳＤＲＡＭがリ
ード・サイクル又はライト・サイクルのためにアクセス
される際に、各ＳＤＲＡＭの速度を一致させなければな
らないことは明らかであろう。したがって、クロック切
り換えロジック５２５は、制御ライン５２９をセット
し、現リード・サイクル又はライト・サイクルのため
に、マルチプレクサ５０６又は５３０のいずれかによっ
て選択されたクロック周波数と同じ周波数のクロックを
マルチプレクサ５３５から選択する。例えば、マルチプ
レクサ５０６によってメモリ・クロック１が供給される
ＳＤＲＡＭバンクに対するリード・サイクルが保留とな
っている場合、制御切り換えロジック５２５は、マルチ
プレクサ５３５に、その同じクロック周波数を状態機械
５４０に供給するように指令する。

【００４４】適切なメモリ・クロック周波数を発生し選
択することに加えて、他のメモリ・タイミング・パラメ
ータも決定しなければならない。ＢＩＯＳデータ・イン
タープリタ５１０は、受け取ったＳＰＤＢＩＯＳ情報
に基づいてこれらタイミング・パラメータを決定し、メ
モリ・タイミング制御レジスタ５２２をプログラムす
る。表３は、メモリ・タイミング制御レジスタ・ビット
定義の一例を示す。別個のメモリ・タイミング・レジス
タを各ＳＤＲＡＭバンク毎に備えることが好ましく、各
タイミング・レジスタが当該バンクにタイミング特定情
報を供給する。

【００４５】

【表３】

【図面の簡単な説明】

【図１】本発明の一実施例のコンピュータ・システムの
ブロック図である。

【図２】図１の実施例におけるメモリ／ＰＣＩブリッジ
・コントローラのブロック図である。

【図３】図２メモリ／ＰＣＩブリッジ・コントローラに
具備されるプロセッサ−メモリ・データ・キューを更に
詳細に示すブロック図である。

【図４】２つのクロック領域間で信号を変換するための
デュアル・フリップ・フロップ回路を示すブロック図、
及びそのタイミング図である。

【図５】図２のメモリ／ＰＣＩブリッジ・コントローラ
に具備されるメモリ−プロセッサ・データ・キューを更
に詳細に示すブロック図である。

【図６】図２のメモリ／ＰＣＩブリッジ・コントローラ
に具備されるメモリ・クロック発生器のブロック図であ
る。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 ＳｔａｔｅＨｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ (72)発明者クリストファー・ジェイ・ペティアメリカ合衆国テキサス州77070，ヒューストン，ロジャース・ロード 9327

Claims

【特許請求の範囲】

【請求項１】コンピュータ・システムであって、プロセッサと、ホスト・バスを通じて、前記プロセッサに結合されたメ
モリ・コントローラと、ＳＤＲＡＭメモリの少なくとも第１及び第２のバンクを
含むメモリ・アレイとから成り、前記メモリ・コントローラが、第１のクロック信号を発
生して、これをＳＤＲＡＭメモリの第１のバンクに供給
し、前記メモリ・コントローラが、第２のクロック信号
を発生して、これをＳＤＲＡＭメモリの第２のバンクに
供給することを特徴とするコンピュータ・システム。
【請求項２】請求項１記載のコンピュータ・システム
において、前記メモリ・コントローラが、ＳＤＲＡＭメ
モリの第１及び第２のバンクの各々と前記プロセッサと
の間を転送されるデータをバッファ記憶するための第１
のデータ・キューを含むことを特徴とするコンピュータ
・システム。
【請求項３】請求項２記載のコンピュータ・システム
において、前記第１のデータ・キューが、前記プロセッ
サからＳＤＲＡＭメモリのバンクへのライト・サイクル
の間、一時的にデータを格納することを特徴とするコン
ピュータ・システム。
【請求項４】請求項３記載のコンピュータ・システム
において、該システムは更に、前記ＳＤＲＡＭメモリか
ら前記プロセッサへのリード・サイクルの間、データ信
号をバッファ記憶する第２のデータ・キューを含むこと
を特徴とするコンピュータ・システム。
【請求項５】請求項４記載のコンピュータ・システム
において、前記メモリ・コントローラが、前記第１及び
第２のクロック信号を発生するメモリ・クロック発生器
を含むことを特徴とするコンピュータ・システム。
【請求項６】請求項１記載のコンピュータ・システム
において、前記第１のクロック信号が第１の周波数で動
作し、前記第２のクロック信号が、前記第１の周波数と
は異なる第２の周波数で動作することを特徴とするコン
ピュータ・システム。
【請求項７】請求項５記載のコンピュータ・システム
において、前記第１及び前記第２データ・キューが、前
記第１及び前記第２のクロック信号間で信号の同期を取
るための信号同期部を含むことを特徴とするコンピュー
タ・システム。
【請求項８】請求項７記載のコンピュータ・システム
において、前記信号同期部が、従属接続された２つのフ
リップ・フロップからなることを特徴とするコンピュー
タ・システム。
【請求項９】請求項８記載のコンピュータ・システム
において、前記フリップ・フロップが、双方とも、プロ
セッサ・バス・クロック信号によって駆動されることを
特徴とするコンピュータ・システム。
【請求項１０】請求項８記載のコンピュータ・システ
ムにおいて、前記フリップ・フロップが、双方とも、メ
モリ・クロック信号によって駆動されることを特徴とす
るコンピュータ・システム。
【請求項１１】請求項８記載のコンピュータ・システ
ムにおいて、前記第１のデータ・キューが、前記プロセ
ッサからのライト・データを格納するための複数のライ
ト・バッファを含み、システム・クロック信号を用い
て、前記ライト・データを前記ライト・バッファに格納
することを特徴とするコンピュータ・システム。
【請求項１２】請求項１１記載のコンピュータ・シス
テムにおいて、前記ライト・データは、メモリ・クロッ
ク信号を用いて、前記ライト・バッファから前記ＳＤＲ
ＡＭに書き込まれることを特徴とするコンピュータ・シ
ステム。
【請求項１３】請求項１２記載のコンピュータ・シス
テムにおいて、前記第１のデータ・キューが入力キュー
・ロジック及び出力キュー・ロジックを含み、前記入力
キュー・ロジックが、前記ライト・バッファに対する入
力キュー・ポインタを含み、前記出力キュー・ロジック
が前記ライト・バッファに対する出力キュー・ポインタ
を含むことを特徴とするコンピュータ・システム。
【請求項１４】請求項１３記載のコンピュータ・シス
テムにおいて、前記入力キュー・ロジックが、各ライト
・バッファに関連付けられたバッファ・ステータス・ビ
ットを含み、該バッファ・ステータス・ビットにより、
関連するバッファ内のライト・データがＳＤＲＡＭメモ
リに書き込まれたか否かを示すことを特徴とするコンピ
ュータ・システム。
【請求項１５】請求項１４記載のコンピュータ・シス
テムにおいて、前記出力キュー・ロジックが、各ライト
・バッファに関連付けられた有効ビットを含み、該有効
ビットにより、関連するバッファ内のライト・データが
ＳＤＲＡＭメモリに書き込まれたか否かを示すことを特
徴とするコンピュータ・システム。
【請求項１６】請求項１５記載のコンピュータ・シス
テムにおいて、前記第２のデータ・キューが、リード・
データを格納するための複数のリード・バッファを含
み、前記メモリ・クロック信号を用いて、前記リード・
データを前記リード・バッファに格納し、前記システム
・クロック信号を用いて、該リード・バッファに格納し
たリード・データを前記リード・バッファから抽出し、
前記プロセッサに供給することを特徴とするコンピュー
タ・システム。
【請求項１７】請求項１６記載のコンピュータ・シス
テムにおいて、前記第２のデータ・キューが、前記リー
ド・バッファに対するポインタを含み、前記第２のデー
タ・キューによって、アサートされたメモリ・レディ信
号が受け取られるときに、前記ポインタを増分すること
を特徴とするコンピュータ・システム。
【請求項１８】コンピュータ・システムであって、プロセッサ・バス・クロック信号と同期して動作するプ
ロセッサと、ホスト・バスを通じて、前記プロセッサに結合されたメ
モリ・コントローラと、メモリ・クロック信号に基づいて動作する少なくとも１
つのＳＤＲＡＭメモリの少なくとも１つのバンクと、システム・クロック信号を受け取って、前記メモリ・ク
ロック信号を発生するメモリ・クロック発生器とからな
ることを特徴とするコンピュータ・システム。
【請求項１９】請求項１８記載のコンピュータ・シス
テムにおいて、ＳＤＲＡＭメモリは複数のバンクを備え
ており、前記メモリ・クロック発生器が、ＳＤＲＡＭメ
モリの各バンクに結合されたマルチプレクサを含み、該
マルチプレクサが、複数のメモリ・クロック信号から選
択してＳＤＲＡＭメモリの各バンクに供給することを特
徴とするコンピュータ・システム。
【請求項２０】請求項１９記載のコンピュータ・シス
テムにおいて、前記メモリ・クロック発生器が、バンク
速度制御レジスタと、メモリ・タイミング制御レジスタ
とを含むことを特徴とするコンピュータ・システム。
【請求項２１】請求項２０記載のコンピュータ・シス
テムにおいて、ＳＤＲＡＭの各バンクに関連付けられた
シリアル存在検出情報が、各ＳＤＲＡＭメモリ・バンク
に格納され、前記メモリ・クロック発生器が、各ＳＤＲ
ＡＭメモリ・バンクから前記シリアル存在検出情報を受
け取るデータ・インタープリタを含み、該データ・イン
タープリタが、前記バンク速度制御レジスタにおける速
度を表す値と、前記メモリ・タイミング制御レジスタ内
のタイミング・パラメータを格納することを特徴とする
コンピュータ・システム。
【請求項２２】請求項２１記載のコンピュータ・シス
テムにおいて、前記マルチプレクサが、クロック切り換
え制御信号によって制御され、前記クロック切り換え制
御信号の状態が、前記バンク速度制御レジスタ内に格納
された速度を表す値によって決定されることを特徴とす
るコンピュータ・システム。
【請求項２３】コンピュータ・システムであって、プロセッサと、ホスト・バスによって前記プロセッサに結合されたメモ
リ・コントローラと、前記メモリ・コントローラに結合され、少なくとも第１
及び第２のバンクを含むＳＤＲＡＭメモリのメモリ・ア
レイと、前記メモリ・コントローラに含まれ、プロセッサ・バス
・クロック信号を与えるプロセッサ制御回路と、メモリ・クロック信号を与えるメモリ制御回路と、前記システム・クロック信号及び前記メモリ・クロック
信号を受け取り、前記プロセッサ・バス・クロック信号
と同期して前記プロセッサ制御回路にデータを転送し、
前記メモリ・クロック信号と同期して前記メモリ・コン
トローラにデータを転送するデータ・キューとからなる
ことを特徴とするコンピュータ・システム。
【請求項２４】請求項２３記載のコンピュータ・シス
テムにおいて、前記メモリ・コントローラが、前記ＳＤ
ＲＡＭメモリのバンクと連動して選択的に使用される多
数のメモリ・クロック信号を発生するメモリ・クロック
発生器を含むことを特徴とするコンピュータ・システ
ム。
【請求項２５】請求項２４記載のコンピュータ・シス
テムにおいて、データ・キューが、前記プロセッサから
前記ＳＤＲＡＭメモリへのライト・サイクルの間に、デ
ータを一時的に格納することを特徴とするコンピュータ
・システム。
【請求項２６】請求項２４記載のコンピュータ・シス
テムにおいて、データ・キューが、前記ＳＤＲＡＭメモ
リから前記プロセッサへのリード・サイクルの間に、デ
ータを一時的に格納することを特徴とするコンピュータ
・システム。
【請求項２７】請求項２６記載のコンピュータ・シス
テムにおいて、前記多数のクロック信号が、異なる周波
数を有することを特徴とするコンピュータ・システム。
【請求項２８】請求項２７記載のコンピュータ・シス
テムにおいて、ＳＤＲＡＭメモリの第１のバンクが、第
１の周波数を有するクロック信号に基づいて動作し、第
２のバンクが、第２の周波数を有するクロック信号に基
づいて動作することを特徴とするコンピュータ・システ
ム。
【請求項２９】請求項２８記載のコンピュータ・シス
テムにおいて、第２のデータ・キューが、前記プロセッ
サ・バス・クロックと前記メモリ・クロックとの間で信
号の同期を取る信号同期部を含むことを特徴とするコン
ピュータ・システム。
【請求項３０】請求項２９記載のコンピュータ・シス
テムにおいて、前記信号同期部が、従属接続された、２
つのフリップ・フロップを含むことを特徴とするコンピ
ュータ・システム。
【請求項３１】請求項３０記載のコンピュータ・シス
テムにおいて、前記フリップ・フロップが、双方共、前
記プロセッサ・バス・クロック信号によって駆動される
ことを特徴とするコンピュータ・システム。
【請求項３２】請求項３０記載のコンピュータ・シス
テムにおいて、前記フリップ・フロップが、双方とも、
前記メモリ・クロック信号によって駆動されることを特
徴とするコンピュータ・システム。
【請求項３３】請求項３０記載のコンピュータ・シス
テムにおいて、前記データ・キューが、前記プロセッサ
からのデータを格納するための複数のライト・バッファ
を含み、前記システム・クロック信号を用いて、前記デ
ータを前記ライト・バッファに格納することを特徴とす
るコンピュータ・システム。
【請求項３４】請求項３３記載のコンピュータ・シス
テムにおいて、前記メモリ・クロック信号を用いて、前
記データを前記ライト・バッファから前記ＳＤＲＡＭメ
モリに書き込むことを特徴とするコンピュータ・システ
ム。
【請求項３５】請求項３４記載のコンピュータ・シス
テムにおいて、前記データ・キューが入力キュー・ロジ
ック及び出力キュー・ロジックを含み、前記入力キュー
・ロジックが、前記ライト・バッファに対する入力ポイ
ンタを含み、前記出力キュー・ロジックが前記ライト・
バッファに対する出力キュー・ポインタを含むことを特
徴とするコンピュータ・システム。
【請求項３６】請求項３５記載のコンピュータ・シス
テムにおいて、前記入力キュー・ロジックが、各ライト
・バッファに関連付けられたバッファ・ステータス・ビ
ットを含み、該バッファ・ステータス・ビットが、前記
関連するバッファ内のライト・データが前記ＳＤＲＡＭ
メモリに書き込まれたか否かを示すことを特徴とするコ
ンピュータ・システム。
【請求項３７】請求項３６記載のコンピュータ・シス
テムにおいて、前記出力キュー・ロジックが、各ライト
・バッファに関連付けられた有効ビットを含み、該有効
ビットが、前記関連するバッファ内のライト・データが
前記ＳＤＲＡＭメモリに書き込まれたか否かを示すこと
を特徴とするコンピュータ・システム。
【請求項３８】請求項３０記載のコンピュータ・シス
テムにおいて、前記第２のデータ・キューが、前記ＳＤ
ＲＡＭメモリからのデータを格納するための複数のリー
ド・バッファを含み、前記メモリ・クロック信号を用い
て、前記リード・データを前記リード・バッファに格納
し、前記システム・クロック信号を用いて、該リード・
バッファに格納した前記リード・データを前記リード・
バッファから抽出して前記プロセッサに供給することを
特徴とするコンピュータ・システム。
【請求項３９】請求項３８記載のコンピュータ・シス
テムにおいて、前記第２のデータ・キューが、前記リー
ド・バッファに対するポインタを含み、前記第２のデー
タ・キューによって、アサートされたメモリ・レディ信
号が受け取られるときに、前記ポインタを増分すること
を特徴とするコンピュータ・システム。