JP3457628B2 - Ｃｐｕシステムおよび周辺ｌｓｉ - Google Patents

Ｃｐｕシステムおよび周辺ｌｓｉ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＳＤＲＡＭが接続さ
れた周辺ＬＳＩを有するＣＰＵシステムに関し、特に、
ＣＰＵから周辺ＬＳＩに接続されたＳＤＲＡＭにアクセ
ス可能なＣＰＵシステムに関する。
【０００２】
【従来の技術】グラフィックスＬＳＩのような周辺ＬＳ
Ｉを用いてコンピュータに様々な機能を持たせたシステ
ムが構成される場合がある。そして、そのようなＣＰＵ
システムでは小型化、低コスト化のためにユニファイド
メモリアーキテクチャという構成が取られることがあ
る。ユニファイドメモリアーキテクチャとは、グラフィ
ックメモリのような周辺ＬＳＩ用メモリとメインメモリ
とを同一のメモリで実現するものである。その実現方法
として、周辺ＬＳＩ用のメモリをＣＰＵからアクセス可
能にＣＰＵシステムを構成する方法が考えられる。
【０００３】図５を参照すると、従来の一構成例のＣＰ
Ｕシステムは、ＣＰＵ５と周辺ＬＳＩ６とＳＤＲＡＭ７
を有している。
【０００４】ＣＰＵ５は、本従来例のＣＰＵシステムの
メインプロセッサである。
【０００５】周辺ＬＳＩ６は、ウェイト制御バスインタ
フェース部６１とセレクタ６２とＳＤＲＡＭインタフェ
ース部６３と内部回路６４を有している。
【０００６】ウェイト制御バスインタフェース部６１
は、ＣＰＵ５のバスに接続されており、ＣＰＵ５から周
辺ＬＳＩ６へのアクセスを受けてリード／ライトの動作
を行う。このとき、ＳＤＲＡＭ７からの応答がＣＰＵ５
に伝わるまでの時間を考慮したウェイト制御を行ってＣ
ＰＵ５を待機させる。
【０００７】セレクタ６２は、ウェイト制御バスインタ
フェース部６１とのやり取りをＳＤＲＡＭインタフェー
ス部６３または内部回路６４より選択したどちらか一方
に中継するセレクタである。セレクタ６２は、ＣＰＵ５
からのアクセスがＳＤＲＡＭ７に対するものであるとき
ＳＤＲＡＭインタフェース部６３側を選択し、内部回路
６４に対するものであるとき内部回路６４側を選択す
る。
【０００８】ＳＤＲＡＭインタフェース部６３は、ＳＤ
ＲＡＭ７と接続されるインタフェースであり、ＳＤＲＡ
Ｍ７とのバス信号を入出力する。
【０００９】内部回路６４は、周辺ＬＳＩとしての機能
を実現する回路であり、周辺ＬＳＩの用途によって異な
る構成となる。内部回路６４は内部にプロセッサを有す
ることもある。
【００１０】ＳＤＲＡＭ７は、ＳＤＲＡＭインタフェー
ス部６３で周辺ＬＳＩ６に接続されており、ＣＰＵ５か
ら周辺ＬＳＩ６を介してアクセス可能なメモリである。
【００１１】本従来例のＣＰＵシステムは、ウェイト制
御の汎用バスを有する周辺ＬＳＩ６によってＳＤＲＡＭ
７の応答がＣＰＵ５に伝わるまでの時間を考慮してウェ
イト制御し、ＣＰＵ５から周辺ＬＳＩ６に接続されたＳ
ＤＲＡＭ７へのアクセスを可能にしている。
【００１２】図６を参照すると、従来の他の構成例のＣ
ＰＵシステムは、ＣＰＵ５と周辺ＬＳＩ８とＳＤＲＡＭ
７を有している。
【００１３】ＣＰＵ５は、本従来例のＣＰＵシステムの
メインプロセッサである。
【００１４】周辺ＬＳＩ８は、セレクタ８１とＳＤＲＡ
Ｍインタフェース部８２と内部回路８３を有している。
【００１５】セレクタ８１は、ＣＰＵ５とのやり取りを
ＳＤＲＡＭインタフェース部８２または内部回路８３よ
り選択したどちらか一方に中継するセレクタである。セ
レクタ８１は、ＣＰＵ５からのアクセスがＳＤＲＡＭ７
に対するものであるときＳＤＲＡＭインタフェース部８
２側を選択し、内部回路８３に対するものであるとき内
部回路８３側を選択する。
【００１６】内部回路８３は、周辺ＬＳＩとしての機能
を実現する回路であり、周辺ＬＳＩ８の用途によって異
なる構成となる。内部回路８３は内部にプロセッサを有
することもある。
【００１７】ＳＤＲＡＭ７は、ＳＤＲＡＭインタフェー
ス部８２で周辺ＬＳＩ８に接続されており、ＣＰＵ５か
ら周辺ＬＳＩ８を介してアクセス可能なメモリである。
【００１８】本従来例のＣＰＵシステムは、ＣＰＵ５か
らのアクセスを、アドレスに基づいてセレクタ８１で切
り替えることで、ＣＰＵ５から周辺ＬＳＩ８に接続され
たＳＤＲＡＭ７へのアクセスを可能にするものである。
【００１９】
【発明が解決しようとする課題】ウェイト制御の汎用バ
スを用いた図５のＣＰＵシステムでは、ＣＰＵ５から周
辺デバイス６を介したＳＤＲＡＭ７へのアクセスでＳＤ
ＲＡＭ７からの応答がＣＰＵ５に伝わる時間を、ウェイ
ト制御によってＣＰＵ５を待たせて調整するのでデータ
転送速度が遅くなる。
【００２０】また、ＣＰＵの同期バスにはメーカー独自
の互換性の無いアーキテクチャが採用されている場合が
多く、周辺ＬＳＩのＣＰＵ側インタフェースはそれぞれ
毎に異なるものを設計する必要がある。
【００２１】セレクタの切替によってＣＰＵ５からＳＤ
ＲＡＭ７にアクセスできるようにした図６のＣＰＵシス
テムは、ＳＤＲＡＭ７が非常に高速で動作するように設
計されているので、ＣＰＵ５とＳＤＲＡＭ７の間に設け
るセレクタ８１の遅延時間を非常に小さくする必要があ
り現実的ではない。
【００２２】本発明の目的は、周辺ＬＳＩを汎用化し、
かつ、周辺ＬＳＩ用メモリを高速化したＣＰＵシステム
を低コストで回路規模小さく提供することである。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＣＰＵシステムは、ＣＰＵと、ＣＰＵのＳ
ＤＲＡＭインタフェースに接続される第１のインタフェ
ース、および外部に対してアクセス動作を行う第２のイ
ンタフェースを有し、ＣＰＵからの第１のインタフェー
スを介したアクセスが自己の内部回路へのアクセスか外
部へのアクセスか判断し、外部へのアクセスの場合に第
１のインタフェースからの第１のバス信号を蓄積し、タ
イミング調整して読み出すことで、第１のバス信号の２
倍以上の速度の第２のバス信号を生成し、第２のバス信
号で第２のインタフェースから外部に対してアクセス動
作を行う周辺ＬＳＩと、第２のインタフェースに接続さ
れ、第２のバス信号でアクセスされるＳＤＲＡＭを有し
ている。
【００２４】第１のインタフェースがＳＤＲＡＭと同じ
インタフェースなので、ＳＤＲＡＭとのインタフェース
を有するＣＰＵと接続可能な汎用的な周辺ＬＳＩによっ
てＣＰＵシステムを構成することができる。
【００２５】また、周辺ＬＳＩでＳＤＲＡＭへのアクセ
ス動作のタイミングを調整しているので、ＣＰＵに直接
接続されたＳＤＲＡＭにアクセスするのと同様のタイミ
ングでＣＰＵからＳＤＲＡＭにアクセスできる。
【００２６】本発明の実施態様によれば、内部回路は、
第２のインタフェースとの間でバス調停を行いながらＳ
ＤＲＡＭにアクセスする。
【００２７】周辺ＬＳＩの内部回路からもＳＤＲＡＭに
アクセスできるので、ユニファイドメモリアーキテクチ
ャを構成できる。
【００２８】また、第２のインタフェースは第１のイン
タフェースの２倍以上の速度なので、ユニファイドメモ
リアーキテクチャにおいて、周辺ＬＳＩ用メモリの帯域
幅はＣＰＵのメインメモリとしての帯域幅の２倍以上で
ある。
【００２９】本発明の実施態様によれば、ＳＤＲＡＭに
代えてダブルデータレートＳＤＲＡＭを用いている。
【００３０】本発明の周辺ＬＳＩは、ＣＰＵに接続され
て所定の機能を実現する周辺ＬＳＩであって、所定の機
能を実現する内部回路と、ＣＰＵからのアクセスが内部
回路に対するアクセスか外部に対するアクセスかを判断
し、内部回路に対するアクセスの場合に内部回路に対し
てデータのリード／ライトを行い、外部に対するアクセ
スの場合に第１のバス信号として出力するセレクタと、
第１のバス信号を蓄積し、所定のタイミングで読み出す
ことで、第１のバス信号の２倍以上の速度の第２のバス
信号を生成して出力するタイミング調整回路と、タイミ
ング調整回路から出力される第２のバス信号で外部に接
続されたＳＤＲＡＭに対してアクセス動作を行うＳＤＲ
ＡＭインタフェース部を有している。
【００３１】本発明の実施態様によれば、内部回路は、
ＳＤＲＡＭにアクセスするアクセス回路と、アクセス回
路とＳＤＲＡＭインタフェース部の間のバス調停を行う
調停回路を有している。
【００３２】本発明の実施態様によれば、ＳＤＲＡＭに
代わりにダブルデータレートＳＤＲＡＭが外部に接続さ
れている。
【００３３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
【００３４】図１を参照すると、本実施形態のＣＰＵシ
ステムは、ＣＰＵ１と周辺ＬＳＩ２とＳＤＲＡＭ３を有
している。
【００３５】ＣＰＵ１は、本実施形態のＣＰＵシステム
のメインプロセッサである。
【００３６】周辺ＬＳＩ２は、インタフェース部２１と
内部回路２２を有しており、インタフェース部２１は、
セレクタ２１１とタイミング調整回路２１２とＳＤＲＡ
Ｍインタフェース部２１３とクロック発生器２１４を有
している。
【００３７】セレクタ２１１は、ＣＰＵ１のＳＤＲＡＭ
用のインタフェースに接続することができ、ＣＰＵ１に
対してＳＤＲＡＭと同様に動作する。セレクタ２１１
は、ＣＰＵ１から周辺ＬＳＩ２へのアクセスを受けてＳ
ＤＲＡＭ３または内部回路２２へのリード／ライトの動
作を行う。
【００３８】タイミング調整回路２１２は、ＣＰＵ側１
が書込みでＳＤＲＡＭ３側が読み出しのＦＩＦＯとＳＤ
ＲＡＭ３側が書込みでＣＰＵ１側が読み出しのＦＩＦＯ
で構成されており、ＣＰＵ１からのアクセスに対してタ
イミングを調整し、ＳＤＲＡＭ３側のバス信号を制御す
る。ＳＤＲＡＭ３側のバスのクロック信号はＣＰＵ１側
のバスのクロック信号の２倍以上の速度である。
【００３９】ＳＤＲＡＭインタフェース部２１３は、Ｓ
ＤＲＡＭ３と接続されるインタフェースの回路であり、
ＳＤＲＡＭ３との間でバス信号の入出力を行う。
【００４０】クロック発生器２１４は、ＣＰＵ１側のバ
スのクロック信号に基づいてその２倍以上の速度のクロ
ック信号を生成し、ＳＤＲＡＭ３側のバスで用いるため
にＳＤＲＡＭインタフェース部２１３に与える。
【００４１】内部回路２２は、周辺ＬＳＩとしての主機
能を実現する回路であり、例えば、グラフィックス用な
ど周辺ＬＳＩの用途によって異なる構成となる。内部回
路２２は内部にプロセッサを有することもある。
【００４２】ＳＤＲＡＭ３は、ＳＤＲＡＭインタフェー
ス部２１３で周辺ＬＳＩ２に接続されており、ＣＰＵ１
から周辺ＬＳＩ２を介してアクセス可能なメモリであ
る。
【００４３】図２は本実施形態のＣＰＵシステムのＳＤ
ＲＡＭ３へのライト動作を示すタイミングチャートであ
り、図３は本実施形態のＣＰＵシステムのＳＤＲＡＭ３
に対するリード動作を示すタイミングチャートである。
図２，３は、それぞれの場合のＣＰＵ１側のバス信号に
含まれるクロック信号ＣＫ１、コマンド信号Ｃ１、アド
レス信号Ａ１、およびデータ信号Ｄ１と、ＳＤＲＡＭ３
側のバス信号に含まれるクロック信号ＣＫ２、コマンド
信号Ｃ２、アドレス信号Ａ２、およびデータ信号Ｄ２を
示している。
【００４４】本実施形態のＣＰＵシステムはＳＤＲＡＭ
３へのアクセス時に、周辺ＬＳＩ２でコマンド信号Ｃ１
上のアクティブコマンド（ＡＣＴ）とアドレス信号Ａ１
上のロウアドレス（Ｒｏｗ）を受信すると、まず、その
アクセスがＳＤＲＡＭ３に対するものか、あるいは内部
回路２２に対するものかを判断する。内部回路２２に対
するものであれば、セレクタ２１１は、それ以降のアク
セス動作を内部回路２２に対して中継する。アクセスが
ＳＤＲＡＭ３に対するものであれば、タイミング調整回
路２１２でＳＤＲＡＭ３側のバスにタイミングを調整し
て各信号を出力する。
【００４５】図２に示すように、ＳＤＲＡＭ３へのライ
ト動作では、周辺ＬＳＩ２からＳＤＲＡＭ３側のコマン
ド信号Ｃ２上にアクティブコマンドを、アドレス信号Ａ
２上にロウアドレス（Ｒｏｗ）を出力した後、ＣＰＵ１
側から十分にデータ（Ｄｏｕｔ）を受信するまでＳＤＲ
ＡＭ３側への次のコマンド発行を待ち合せる。そして、
ＣＰＵ１側から十分にデータを受信した後に、コマンド
信号Ｃ２上にライトコマンド（ＷＲＩＴＥ）を、アドレ
ス信号Ａ２上にカラムアドレス（Ｃｏｌ）を出力し、デ
ータ信号上にデータ（Ｄｏｕｔ）を出力することでＳＤ
ＲＡＭ３へのライト動作を行う。
【００４６】なお、ＳＤＲＡＭ３側へのライト動作を待
ち合わせるとき、ＣＫＥ（クロックイネーブル）を制御
してパワーダウン状態にしてもよく、また、プリチャー
ジコマンドで一度アイドル状態に戻してもよい。
【００４７】図３に示すように、ＳＤＲＡＭ３に対する
リード動作では、周辺ＬＳＩ２は、ＣＰＵ１からコマン
ド信号Ｃ１上のリードコマンド（ＲＥＡＤ）とアドレス
信号Ａ１上のカラムアドレス（Ｃｏｌ）を受信すると、
ＳＤＲＡＭ３へのアクセスを開始する。
【００４８】ＳＤＲＡＭ３側のバス信号は、ＣＰＵ１側
のバス信号の２倍以上（図３では２倍）の速度のクロッ
クで動作しているので、ＣＡＳレイテンシ＝２において
ＣＰＵ１側のデータ信号Ｄ１にデータ（Ｄｉｎ）を出力
すべきタイミングに間に合うように、ＳＤＲＡＭ３側の
データ信号Ｄ２でデータ（Ｄｉｎ）が読み出されタイミ
ング調整回路２１に蓄積される。蓄積されたデータはＣ
ＰＵ１側のタイミングに合わせてタイミング調整回路２
１２から読み出されてデータ信号Ｄ１に出力される。
【００４９】周辺ＬＳＩ２のＣＰＵ１側をＳＤＲＡＭイ
ンタフェースとしているので、ＳＤＲＡＭインタフェー
スを有するどんなＣＰＵとも接続可能な周辺ＬＳＩ２に
よってＣＰＵシステムを構成することができ、周辺ＬＳ
Ｉ２の汎用化が可能である。
【００５０】また、周辺ＬＳＩ２でＳＤＲＡＭ３へのア
クセス動作のタイミングを調整しているので、ＣＰＵ１
から周辺ＬＳＩ２に接続されたＳＤＲＡＭ３に対して、
ＣＰＵ１に直接接続されたＳＤＲＡＭにアクセスするの
と同様のタイミングでアクセスすることができ、データ
転送速度が低下しない。
【００５１】本実施形態のＣＰＵシステムでは、ＣＰＵ
１からＳＤＲＡＭ３にバーストアクセスすることも、ま
た、シングルデータアクセスすることも可能である。
【００５２】周辺ＬＳＩ３のタイミング調整でバースト
アクセス動作ができるので、高速データ転送が可能であ
る。
【００５３】図４を参照すると、本発明の他の実施形態
のＣＰＵシステムは、ＣＰＵ１と周辺ＬＳＩ４とＳＤＲ
ＡＭ３を有している。
【００５４】ＣＰＵ１とＳＤＲＡＭ３は、図１のＣＰＵ
システムと同じものである。
【００５５】周辺ＬＳＩ４は、インタフェース部４１と
内部回路４２を有しており、インタフェース部４１は、
セレクタ４１１とタイミング調整回路４１２とＳＤＲＡ
Ｍインタフェース部４１３とクロック発生器４１４を有
している。
【００５６】セレクタ４１１は、ＣＰＵ１のＳＤＲＡＭ
用のインタフェースに接続することができ、ＣＰＵ１に
対してＳＤＲＡＭと同様に動作する。セレクタ４１１
は、ＣＰＵ１から周辺ＬＳＩ４へのアクセスを受けてＳ
ＤＲＡＭ３または内部回路４２へのリード／ライトの動
作を行う。
【００５７】タイミング調整回路４１２は、ＣＰＵ側１
が書込みでＳＤＲＡＭ３側が読み出しのＦＩＦＯとＳＤ
ＲＡＭ３側が書込みでＣＰＵ１側が読み出しのＦＩＦＯ
で構成されており、ＣＰＵ１からのアクセスに対してタ
イミングを調整し、ＳＤＲＡＭ３側のバス信号を制御す
る。ＳＤＲＡＭ３側のバスのクロック信号はＣＰＵ１側
のバスのクロック信号の２倍以上の速度である。
【００５８】ＳＤＲＡＭインタフェース部４１３は、Ｓ
ＤＲＡＭ３と接続されるインタフェースの回路であり、
外部から調停制御されてＳＤＲＡＭ３との間でバス信号
の入出力を行う。
【００５９】クロック発生器４１４は、ＣＰＵ１側のバ
スのクロック信号に基づいてその２倍以上の速度のクロ
ック信号を生成し、ＳＤＲＡＭ３側のバスで用いるため
にＳＤＲＡＭインタフェース部４１３に与える。
【００６０】内部回路４２は、周辺ＬＳＩとしての主機
能を実現する回路であり、アクセス回路４２１と調停回
路４２２とを有している。アクセス回路４２１は、内部
回路４２としてＳＤＲＡＭ３にアクセスする回路であ
る。調停回路４２２は、ＳＤＲＡＭ３にアクセスするＳ
ＤＲＡＭインタフェース４１３とアクセス回路４２１の
間のバス調停制御を行う。
【００６１】これによれば、ＣＰＵ１からＳＤＲＡＭ３
にアクセスできるとともに、周辺ＬＳＩ４の内部回路４
２からもアクセスできるので、ユニファイドメモリアー
キテクチャを構成でき、システムの低コスト化及び小型
化が図れる。
【００６２】また、ＳＤＲＡＭ３側のバス信号はＣＰＵ
１側のバス信号の２倍以上の速度なので、ユニファイド
メモリアーキテクチャにおいて、周辺ＬＳＩ４用メモリ
の帯域幅はＣＰＵ１用のメインメモリとしての帯域幅の
２倍以上であり、グラフィックスＬＳＩのように、大き
な帯域幅が好ましい場合に、ＣＰＵ１のバス全体を高速
化するような困難な設計をせずに、周辺ＬＳＩ用メモリ
として大きな帯域幅をとることができる。
【００６３】さらに、本発明は、クロックの立ち上がり
と立ち下がりの両方に同期してデータを転送するメモリ
（例えば、ＤＤＲ ＳＤＲＡＭ：ダブルデータレートＳ
ＤＲＡＭ）を用いたＣＰＵシステムに適用してもよい。
【００６４】
【発明の効果】ＳＤＲＡＭとのインタフェースを有する
ＣＰＵと接続可能な汎用的な周辺ＬＳＩによってＣＰＵ
システムを構成することができ、周辺ＬＳＩの汎用化が
可能である。
【００６５】また、周辺ＬＳＩでＳＤＲＡＭへのアクセ
ス動作のタイミングを調整しているので、ＣＰＵに直接
接続されたＳＤＲＡＭにアクセスするのと同様のタイミ
ングでＣＰＵからＳＤＲＡＭにアクセスでき、データ転
送速度が低下しない。
【００６６】さらに、周辺ＬＳＩの内部回路からもＳＤ
ＲＡＭにアクセスできるので、ユニファイドメモリアー
キテクチャを構成でき、システムの低コスト化および小
型化が図れる。
【００６７】また、ユニファイドメモリアーキテクチャ
において、周辺ＬＳＩ用メモリの帯域幅はＣＰＵのメイ
ンメモリとしての帯域幅の２倍以上であるので、ＣＰＵ
のバス全体を高速化することなく、周辺ＬＳＩ用メモリ
として大きな帯域幅をとることができる。
【図面の簡単な説明】
【図１】本発明の実施形態のＣＰＵシステムの構成を示
すブロック図である。
【図２】本実施形態のＣＰＵシステムにおけるＣＰＵか
らＳＤＲＡＭへのライト動作を示すためのタイミングチ
ャートである。
【図３】本実施形態のＣＰＵシステムにおけるＣＰＵか
らＳＤＲＡＭへのリード動作を示すためのタイミングチ
ャートである。
【図４】本発明の他の実施形態のＣＰＵシステムの構成
を示すブロック図である。
【図５】ウェイト制御により周辺ＬＳＩに接続されたＳ
ＤＲＡＭへのアクセスのタイミングを調整する、従来の
ＣＰＵシステムの構成を示すブロック図である。
【図６】アドレスによりセレクタを切り替えることで周
辺ＬＳＩに接続されたＳＤＲＡＭにアクセスする、従来
のＣＰＵシステムの構成を示すブロック図である。
【符号の説明】
１ ＣＰＵ ２ 周辺ＬＳＩ ２１ インタフェース部 ２１１ セレクタ ２１２ タイミング調整回路 ２１３ ＳＤＲＡＭインタフェース部 ２１４ クロック発生器 ２２ 内部回路 ３ ＳＤＲＡＭ ４ 周辺ＬＳＩ ４１ インタフェース部 ４１１ セレクタ ４１２ タイミング調整回路 ４１３ ＳＤＲＡＭインタフェース部 ４１４ クロック発生器 ４２ 内部回路 ４２１ アクセス回路 ４２２ 調停回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06F 13/36 G06F 13/38 G06F 15/78

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＣＰＵと、 前記ＣＰＵのＳＤＲＡＭインタフェースに接続される第
    １のインタフェース、および外部に対してアクセス動作
    を行う第２のインタフェースを有し、前記ＣＰＵからの
    前記第１のインタフェースを介したアクセスが自己の内
    部回路へのアクセスか外部へのアクセスか判断し、外部
    へのアクセスの場合に前記第１のインタフェースからの
    第１のバス信号を蓄積し、タイミング調整して読み出す
    ことで、前記第１のバス信号の２倍以上の速度の第２の
    バス信号を生成し、該第２のバス信号で前記第２のイン
    タフェースから外部に対してアクセス動作を行う周辺Ｌ
    ＳＩと、 前記第２のインタフェースに接続され、前記第２のバス
    信号でアクセスされるＳＤＲＡＭを有するＣＰＵシステ
    ム。
  2. 【請求項２】 前記内部回路は、前記第２のインタフェ
    ースとの間でバス調停を行いながら前記ＳＤＲＡＭにア
    クセスする、請求項１記載のＣＰＵシステム。
  3. 【請求項３】 前記ＳＤＲＡＭに代えてダブルデータレ
    ートＳＤＲＡＭを用いた、請求項１記載のＣＰＵシステ
    ム。
  4. 【請求項４】 ＣＰＵに接続されて所定の機能を実現す
    る周辺ＬＳＩであって、 前記所定の機能を実現する内部回路と、 前記ＣＰＵからのアクセスが前記内部回路に対するアク
    セスか外部に対するアクセスかを判断し、前記内部回路
    に対するアクセスの場合に該内部回路に対してデータの
    リード／ライトを行い、外部に対するアクセスの場合に
    第１のバス信号として出力するセレクタと、 前記第１のバス信号を蓄積し、所定のタイミングで読み
    出すことで、前記第１のバス信号の２倍以上の速度の第
    ２のバス信号を生成して出力するタイミング調整回路
    と、 前記タイミング調整回路から出力される前記第２のバス
    信号で外部に接続されたＳＤＲＡＭに対してアクセス動
    作を行うＳＤＲＡＭインタフェース部を有する周辺ＬＳ
    Ｉ。
  5. 【請求項５】 前記内部回路は、前記ＳＤＲＡＭにアク
    セスするアクセス回路と、該アクセス回路と前記ＳＤＲ
    ＡＭインタフェース部の間のバス調停を行う調停回路を
    有する、請求項４記載の周辺ＬＳＩ。
  6. 【請求項６】 前記ＳＤＲＡＭに代わりにダブルデータ
    レートＳＤＲＡＭが外部に接続された、請求項４記載の
    周辺ＬＳＩ。
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