WO2007097003A1 - データ制御装置、データ制御方法およびデータ制御プログラム - Google Patents

データ制御装置、データ制御方法およびデータ制御プログラム Download PDF

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WO2007097003A1
WO2007097003A1 PCT/JP2006/303487 JP2006303487W WO2007097003A1 WO 2007097003 A1 WO2007097003 A1 WO 2007097003A1 JP 2006303487 W JP2006303487 W JP 2006303487W WO 2007097003 A1 WO2007097003 A1 WO 2007097003A1
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PCT/JP2006/303487
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English (en)
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Inventor
Hiroshi Asakai
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Fujitsu Limited
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
    • G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison

Definitions

  • Data control apparatus data control method, and data control program
  • the present invention relates to a data control device, a data control method, and a data control program that are connected to a central processing unit that processes data and a main storage unit that stores data, respectively, and that control data output.
  • Patent Document 1 When a data read request is output from the central processing unit (CPU) to the main memory, the main memory power is temporarily stored in the data queue RAM. After being processed, it is generally output to the CPU.
  • CPU central processing unit
  • FIGS. Fig. 7 is an overall configuration diagram including the data control device of the prior art
  • Figs. 8 and 9 are diagrams for explaining the principle of the prior art in detail
  • Fig. 10 is a diagram for explaining the prior art. It is a time chart for doing.
  • the computer system shown in FIG. 7 includes a CPU 70, a CPU 80, a data control device 90, a data control device 100, a main storage unit 110, and a main storage unit 120. Each of these has a cluster configuration, and data transfer between the clusters is performed using the data control device 90 or the data control device 100.
  • the data control device 90 also includes a plurality of data queues (MIDQ91, MSQ92, MOQ93, MBQ94) that temporarily store data, and a selector 95 that arbitrates data output from the MOQ93 or MSQ92 to the main storage unit 110. It consists of. Similar to the data control device 90, the data control device 100 is also provided with MIDQ101, MSQ102, MOQ103, MBQ104, and selector 105.
  • the MIDQ 91 is a memory that temporarily stores data from the main storage unit 110.
  • the MIDQ 91 holds MEM-DATA, which is data transmitted from the main storage unit 110, in the WD ATA and uses it as write data to be given to the QUEUERAM.
  • RPRIO—V l, which is held in RPRIO—V—1L, RPRIO—V—2L, and RPR IO—V—3L .
  • the data held in RPRIO-V-3L is output to CPU70 as MIDQ_V.
  • WDATA is written to the address indicated by ADR.
  • Patent Document 1 Japanese Patent Laid-Open No. 08-063954
  • the present invention has been made to solve the above-described problems of the prior art, and provides a data control device, a data control method, and a data control program capable of improving system performance.
  • the purpose is to provide.
  • the invention according to claim 1 is connected to a central processing unit for processing data and a main storage unit for storing the data, respectively.
  • a data control device for controlling output, wherein data output from the main storage unit to the central processing unit is temporarily stored in a write register or a read register, and the data is stored in the data storage unit.
  • An address determination unit that determines whether or not the write address to be written matches the read address to which the data is read, and the address determination unit determines that the write address and the read address match.
  • the contents of the write register in the data storage means are stored in the read register.
  • the register writing unit may be configured to set the write address by the address unit regardless of whether the central processing unit can accept the data. When it is determined that the read address matches, the contents of the write register in the data storage means are written into the read register.
  • the invention according to claim 3 is a data control method that is connected to a central processing unit that processes data and a main storage unit that stores the data, and is suitable for controlling the output of the data.
  • a data storage means for temporarily storing data output from the main storage section to the central processing section in a write register or a read register; a write address for writing the data in the data storage means;
  • the data storage means force When the address determination step for determining whether or not the read address for reading the data matches, and the address determination step determines that the write address and the read address match, the data Register write to write the contents of the write register in the storage means to the read register And extent, and further comprising a.
  • the invention according to claim 4 is connected to a central processing unit that processes data and a main storage unit that stores the data, respectively, and causes the computer to control the output of the data.
  • a data control program a data storage means for temporarily storing data output from the main storage section to the central processing section in a write register or a read register, and a write address for writing the data to the data storage means
  • an address determination procedure for determining whether the read address for reading out the data from the data storage means matches, and the address determination procedure determines that the write address and the read address match ,
  • the contents of the write register in the data storage means are changed to the read register. Characterized in that to execute the register and write procedures, to the computer to write to.
  • the data output from the main memory unit to the central processing unit is temporarily stored in the write register or the read register, and the data to be written is If the write address matches the read address to read the data, and if it is determined that the write address matches the read address, the contents of the write register are written to the read register.
  • the control device receives a read request for the data, and if the write address matches the read address, writes the contents of the write register to the read register to perform the read process at high speed. As a result, system performance can be improved.
  • the contents of the write register are changed. Because the data is written to the read register, for example, when the written data may be read, the contents of the write register can be written to the read register, so that the read processing can always be maintained at a high speed. It is possible to improve performance.
  • FIG. 1 is a system configuration diagram showing an overall configuration of a data control apparatus according to a first embodiment.
  • FIG. 2 is a block diagram illustrating a configuration of a system including the data control apparatus according to the first embodiment.
  • FIG. 3 is a diagram for explaining the principle of the data control apparatus according to the first embodiment.
  • FIG. 4 is a diagram for explaining the principle of the data control apparatus according to the first embodiment.
  • FIG. 5 is a time chart of the data control apparatus according to the first embodiment.
  • FIG. 6 is a diagram showing a computer system 70 that executes a data control program.
  • FIG. 7 is a diagram for explaining a conventional data control apparatus.
  • FIG. 8 is a diagram for explaining in detail the principle of the prior art.
  • FIG. 9 is a diagram for explaining in detail the principle of the prior art.
  • FIG. 10 is a time chart for explaining the prior art.
  • CPU Central Treatment Unit
  • CPU Central treatment unit
  • CPU Central treatment unit
  • CPU Central treatment unit
  • FIG. 1 is a system configuration diagram illustrating the overall configuration of the data control apparatus according to the first embodiment.
  • the data control device 30 according to the first embodiment is located between the central processing unit (CPU) 10 and the main storage unit 50, and the central processing unit (CPU) 10 and the main storage unit 50 are connected to each other. Control data output to and from.
  • the data control device 30 includes a write register and a read register that write data output from the central processing unit (CPU) 10 to the main storage unit 50.
  • the CPU central processing unit
  • the data control device 30 determines whether or not the write address to which the data stored in the main storage unit 50 is written matches the read address from which the central processing unit 10 reads the data. Specifically, when data is written to address A of the data control device 30, the data control device 30 reads the write address (address A) from the main storage unit 50 and the read address from the central processing unit (CPU) (CPU). Judgment is made whether or not the address A) matches ((3) in Fig. 1).
  • the data control device 30 determines that the write address and the read address match, the contents of the write register in the data control device 30 are written into the read register. ((4) in Figure 1).
  • the data control device 30 when data is written, the data control device 30 receives a request to read the data, and when the write address matches the read address, the contents of the write register are stored in the read register.
  • FIG. 2 is a block diagram showing a configuration of a system including the data control device.
  • this system is composed of a central processing unit 10, a central processing unit 20, a data control device 30, a data control device 40, a main storage unit 50, and a main storage unit 55. Since the cluster configuration has the same functions, the central processing unit (CPU) 10, the data control device 30, and the main storage unit 50 will be described here.
  • CPU central processing unit
  • the central processing unit (CPU) 10 has an internal memory for storing a control program such as an OS (Operating System), a program defining various processing procedures, and necessary data.
  • This is a processing unit that executes various processes according to the above. Specifically, it transmits a data read request stored in each main storage unit to the main storage unit 50 or 55. To do.
  • the data control device 30 is a means for controlling the output of data.
  • the data control device 30 includes a MIDQ 31, an MSQ 32, an MOQ 33, an MBQ 34, and a selector 35.
  • the MIDQ41, MSQ42, MOQ43, MBQ44, and selector 45 of the data control device 40 have the same functions as the MIDQ31, MSQ32, MOQ33, MBQ34, and selector 35 of the data control device 30. Therefore, the detailed description is abbreviate
  • the MIDQ 31 is a means for temporarily storing data output from the main storage unit 50 and the MBQ 44 to the central processing unit (CPU) 10, and is particularly closely related to the present invention.
  • a data storage unit 31a, an address determination unit 31b, and a register writing unit 31c are provided.
  • the data storage unit 31a corresponds to the “data storage unit” described in the claims
  • the address determination unit 31b corresponds to the “address determination unit”
  • the register write unit 31c similarly.
  • register writing means corresponds to “register writing means”.
  • the data storage unit 31a is a means for temporarily storing data output from the main storage unit to the central processing unit in a write register and a read register.
  • the central processing unit When a data read request is transmitted from the (CPU) 10 to the main storage unit 50 via the data control device 30, the data output from the main storage unit 50 to the central processing unit (CPU) 10 is output. The data is temporarily stored in the write register and the read register.
  • the address determination unit 31b is a unit that determines whether or not the write address for writing data to the data storage unit 31a matches the read address for reading data from the data storage unit 31a.
  • an address for example, address A
  • CPU central processing unit
  • the register writing unit 31c is means for writing the contents of the write register in the data storage unit 31a to the read register when the address determination unit 31b determines that the write address and the read address match.
  • an address for example, address A
  • a read address for example, address A
  • CPU central processing unit
  • the MSQ 32 is a means for temporarily storing data from other clusters to the main storage unit. Specifically, the MSQ 32 is sent from the central processing unit (CPU) 20 via the data control device 40. Thus, the data output to the main storage unit 50 is temporarily stored.
  • CPU central processing unit
  • the MOQ 33 is a means for temporarily storing data output from the central processing unit to the main memory.
  • the central processing unit (CPU) 10 to the main memory 50 Alternatively, data output to the main storage unit 55 is temporarily stored.
  • the MBQ 34 is a means for temporarily storing data output from the central processing unit to other central processing units.
  • the central processing unit (CPU) 10 sends a central processing unit (CPU CPU) Temporarily store data output to 20.
  • the selector 35 is a means for arbitrating the storage of data output from the MOQ or MSQ in the main memory. Specifically, the data output from the other cluster to the main storage unit 50 is output from the MS Q32. When the data output from the central processing unit (CPU) 10 to the main storage unit 50 is output from the MOQ 33, the storage of the data in the main storage unit 50 is arbitrated.
  • the main storage unit 50 is a means for storing data and programs necessary for various types of processing by the central processing unit 10. Specifically, for example, the central processing unit (CPU) 10 or the central processing unit ( When a data read request is transmitted by the CPU 20, the data is transmitted to the central processing unit (CPU) 10 or the central processing unit (CPU) 20 of the request transmission destination.
  • FIGS. 3 and 4 are diagrams for explaining the principle of the data control apparatus according to the first embodiment.
  • Ml DQ—V is held in MIDQ—V—2L, then held in MIDQ—V—2L, and ADR is held in ADR—1L.
  • FIG. 5 is a time chart of the data control apparatus according to the first embodiment.
  • the RDATA value is then output to the central processing unit (CPU).
  • the data control device 30 determines whether the central processing unit 10 can accept data. Regardless of whether or not it is determined that the write address matches the read address, the contents of the write register are written into the read register.
  • the data output from the main storage unit 50 to the central processing unit 10 is temporarily stored in the write register and the read register, and the write address for writing the data and the data are read. It is determined whether or not the read address matches, and if it is determined that the write address matches the read address, the contents of the write register are written into the read register. When a write request is received when writing, and the write address matches the read address, the contents of the write register are written to the read register, resulting in faster read processing and improved system performance. Is possible.
  • the central processing unit 10 can accept data, if it is determined that the write address matches the read address, the contents of the write register are changed. Since the data is written to the read register, for example, at the stage where the written data may be read, by writing the contents of the write register to the read register, the read process can always be kept at a high speed. System performance can be improved.
  • each component is in a cluster configuration
  • the present invention is not limited to this, and other computer systems having different functions can be used.
  • the present invention may be applied when outputting data.
  • each component of the data control apparatus shown in FIG. 2 is functionally conceptual, and does not necessarily need to be physically configured as illustrated. That is, the specific form of distribution and integration of the data control device (for example, integration of the address determination unit 31b and the register writing unit 31c) is not limited to that shown in the figure, and all or a part thereof can be used for various loads. It can be configured to be functionally or physically distributed 'integrated' in any unit depending on the usage situation. In addition, all or some of the processing functions performed by each device are realized by the CPU and a program that is analyzed and executed by the CPU, or as hardware by wired logic. Can be done.
  • FIG. 6 is a diagram showing a computer system 60 that executes a data control program.
  • the computer system 60 includes a RAM 61, an HDD 62, a ROM 63, a CPU 64, a main memory 65, and a power.
  • the ROM 63 stores in advance a program that exhibits the same function as in the above embodiment, that is, an address determination program 63a and a register write program 63b as shown in FIG.
  • the CPU 64 becomes an address determination process 64a and a register write process 64b as shown in FIG.
  • Each process 64a and 64b corresponds to the address determination unit 31b and the register writing unit 31c shown in FIG.
  • the HDD 62 is provided with a data storage table 62a for temporarily storing data transmitted from the CPU 64 to the main memory 65 or the CPU of another device. Then, the CPU 64 calls the information stored in the data storage table 62a to the RAM 61 and executes various processes.
  • the data storage table 62a corresponds to the data storage unit 31a shown in FIG. The
  • the above-mentioned programs 63a and 63b are not necessarily stored in the ROM 63, for example, a flexible disk (FD), a CD-ROM, an MO disk, a DVD disk, an optical disk inserted into the computer system 60, for example.
  • FD flexible disk
  • CD-ROM compact disc-read only memory
  • MO disk compact disc-read only memory
  • DVD digital versatile disk
  • optical disk inserted into the computer system 60, for example.
  • portable physical media such as magnetic disks and IC cards
  • fixed physical media such as hard disk drives (HDD) installed inside and outside the computer system 60, public lines, the Internet, and LAN , Store it in “another computer system” connected to the computer system 60 via a WAN, etc., so that the computer system 60 reads and executes these programs.
  • HDD hard disk drives
  • the data control device, the data control method, and the data control program according to the present invention are connected to the central processing unit that processes data and the main storage unit that stores data, respectively. This is useful for controlling the output, and is particularly suitable for improving system performance.

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Abstract

　データ制御装置（３０）は、中央処理部（１０）と主記憶部（５０）との間に位置し、中央処理部（１０）と主記憶部（５０）との間のデータ出力の制御を行う。具体的には、主記憶部（５０）から中央処理部（１０）へ出力されるデータを書き込みレジスタと読み出しレジスタとに一時的に記憶し、データを書き込む書き込みアドレスと、データを読み出す読み出しアドレスとが一致するか否かを判定し、書き込みアドレスと読み出しアドレスとが一致すると判定された場合、書き込みレジスタの内容を読み出しレジスタに書き込みを行うので、例えば、データ制御装置（３０）は、データを書込む場合に当該データの読み出し要求を受信し、書き込みアドレスと読み出しアドレスが一致すれば、書き込みレジスタの内容を読み出しレジスタに書込むことで、読み出し処理を高速に行う結果、システム性能を向上させることが可能である。

Description

データ制御装置、データ制御方法およびデータ制御プログラム 技術分野
[0001] この発明は、データを処理する中央処理部およびデータを記憶する主記憶部にそ れぞれ接続され、データの出力を制御するデータ制御装置、データ制御方法および データ制御プログラムに関する。
背景技術
[0002] 従来より、コンピュータシステムにおいて、中央処理部（CPU)から主記憶に対して データ読み出し要求が出力されると、主記憶力 読み出されたデータは、データキュ 一の RAMに一時的に格納された後、 CPUに出力されることが一般的に行われてい る。（例えば、特許文献 1など）
[0003] 図 7〜10を用いて、具体的に説明する。図 7は、従来技術のデータ制御装置を含 む全体構成図であり、図 8、図 9は、従来技術の原理を詳細に説明するための図であ り、図 10は、従来技術を説明するためのタイムチャートである。
[0004] 図 7に示したコンピュータシステムは、 CPU70、 CPU80と、データ制御装置 90、デ ータ制御装置 100と、主記憶部 110、主記憶部 120とから構成される。そして、これら はそれぞれクラスタ構成になっており、クラスタ間のデータ転送はデータ制御装置 90 またはデータ制御装置 100を用いて行われる。また、データ制御装置 90は、データ を一時的に記憶する複数のデータキュー（MIDQ91、 MSQ92、 MOQ93、 MBQ9 4)と、 MOQ93または MSQ92から主記憶部 110に出力されるデータの調停を行う セレクタ 95とから構成される。データ制御装置 100も、データ制御装置 90と同様に、 MIDQ101、 MSQ102、 MOQ103、 MBQ104、セレクタ 105とを備えて構成される
[0005] このような構成のもと、 MIDQ91は、主記憶部 110からのデータを一時的に格納す るメモリであり、 MEM— V= lの場合に、 MEM— DATAとして主記憶からデータを 受信し、また、 MIDQ— V= lの場合に、 MIDQ— DATAとして、 CPUにデータを出 力する。 [0006] 図 8を用いて、より具体的に説明する。 MIDQ91は、主記憶部 110からデータが M EM— V= lで送られてくると、 WPRIO— V= lとし、これをレジスタ WPRIO— V— 1 Lに保持し、さらに、 WPRIO— V— 2Lに保持する。
[0007] その後、 MIDQ91は、主記憶部 110から送信されたデータである MEM— DATA を WD ATAに保持し、 QUEUERAMに与える書込みデータとする。
[0008] そして、 MIDQ91は、 QUEUERAMの書込みアドレス WPと読み出しアドレス RP とが等しくない場合、 READ— V= lとする。ここで、 WPRIO— V = 0かつ BUS Y=0 であれば、 RPRIO— V= lとし、これを、 RPRIO— V— 1L、 RPRIO— V— 2L、 RPR IO— V— 3Lに保持していく。また、 RPRIO— V—3Lに保持されたデータは、 MIDQ _Vとして CPU70に出力される。
[0009] 次に、図 9を用いて、 MIDQ91の WPと RPについて説明する。 MIDQ91は、 ME M— V= lであれば WPを、 MEM— V = 0であれば RPを、 ADRとして保持し、 QUE UERAMに与えるアドレスとする。
[0010] そして、 WPRIO— V—1L= 1であれば、 MIDQ91は、 QUEUERAMの WE (Wri te Enable) = 1として、 WDATAが ADRで示されるアドレスに書込む。一方、 WPR IO— V— 1L = 0であれば、 MIDQ91は、 ADRで示されるアドレスから QUEUERA M— DATAとしてデータを読み出し、 RDATAに保持して、 MIDQ— DATAとして CPU70に出力する。
[0011] 次に、図 10を用いて、 MIDQ91のタイムチャートを説明する。時刻 TOの時点で、 MEM— V= lでデータを受信すると、 MIDQ91は、 WPRIO— V= lとし、その後、 WPRIO— V— 1L (T1の時点）、 WPRIO— V— 2L (T2の時点）に保持していく。
[0012] T1の時点で、 WPにはアドレス A+ 1が書込まれて、 READ— V= 1となり、その後 、これを、 RPRIO_V_lL (T2の時点）、 RPRIO_V_2L (T3の時点）、 RPRIO_ V— 3L (T4の時点）に保持していく。また、 ADRに示されるアドレスに WDATAが書 込まれる。
[0013] T2の時点では、 ADRに RP (=A)が書込まれる。その後、 T3の時点で、 QUEUE RAMとして ADRで示されるデータ読み出される。続いて、 T4の時点で、 RDATAに 保持されて、 CPUに出力される。 [0014] 特許文献 1 :特開平 08— 063954号公報
発明の開示
発明が解決しょうとする課題
[0015] ところで、上記した従来の技術は、例えば、データをアドレス Aに書き込む場合に当 該アドレス Aに対して読み出し要求があつたとしても、必ずメモリ (MIDQ)に書込みを 行い、そのデータを読み出して力 CPUに出力されるので、読み出し処理が高速で なぐシステム性能を向上させることができないという問題点があった。つまり、図 10に 示したように、時刻 TOで WP= Aとなり、時刻 T1の時点で WD ATAにデータが書き 込まれるとともに、 WP=A+ 1となり、アドレス Aのデータ読み出し要求が発生してい る。そして、 T1の時点で ADR=Aとなる力 T4の時点における RPRIO— V— 3Lに 保持された後、 RDATAに入力されてデータが読み出される。したがって、 T1から T 4までは、データを書き込み、読み取るまでの待ち時間となっているので、上記したよ うに、読み出し処理が高速でなぐシステム性能を向上させることができないという問 題点があった。
[0016] そこで、この発明は、上述した従来技術の課題を解決するためになされたものであ り、システム性能を向上させることが可能であるデータ制御装置、データ制御方法お よびデータ制御プログラムを提供することを目的とする。
課題を解決するための手段
[0017] 上述した課題を解決し、目的を達成するため、請求項 1に係る発明は、データを処 理する中央処理部および前記データを記憶する主記憶部にそれぞれ接続され、前 記データの出力を制御するデータ制御装置であって、前記主記憶部から前記中央 処理部へ出力されるデータを書き込みレジスタまたは読み出しレジスタに一時的に 記憶するデータ記憶手段と、前記データ記憶手段に前記データを書き込む書き込み アドレスと、前記データ記憶手段力 前記データを読み出す読み出しアドレスとがー 致する力否かを判定するアドレス判定手段と、前記アドレス判定手段により前記書き 込みアドレスと前記読み出しアドレスとが一致すると判定された場合、前記データ記 憶手段における前記書き込みレジスタの内容を前記読み出しレジスタに書き込むレ ジスタ書き込み手段と、を備えたことを特徴とする。 [0018] また、請求項 2に係る発明は、上記の発明において、前記レジスタ書き込み手段は 、前記中央処理部が前記データを受け入れ可能状態か否かを問わず、前記アドレス 手段により前記書き込みアドレスと前記読み出しアドレスとが一致すると判定された場 合、前記データ記憶手段における前記書き込みレジスタの内容を前記読み出しレジ スタに書き込むことを特徴とする。
[0019] また、請求項 3に係る発明は、データを処理する中央処理部および前記データを記 憶する主記憶部にそれぞれ接続され、前記データの出力を制御することに適するデ ータ制御方法であって、前記主記憶部から前記中央処理部へ出力されるデータを書 き込みレジスタまたは読み出しレジスタに一時的に記憶するデータ記憶手段と、前記 データ記憶手段に前記データを書き込む書き込みアドレスと、前記データ記憶手段 力 前記データを読み出す読み出しアドレスとが一致する力否かを判定するアドレス 判定工程と、前記アドレス判定工程により前記書き込みアドレスと前記読み出しァドレ スとが一致すると判定された場合、前記データ記憶手段における前記書き込みレジ スタの内容を前記読み出しレジスタに書き込むレジスタ書き込み工程と、を備えたこと を特徴とする。
[0020] また、請求項 4に係る発明は、データを処理する中央処理部および前記データを記 憶する主記憶部にそれぞれ接続され、前記データの出力を制御することをコンビュ ータに実行させるデータ制御プログラムであって、前記主記憶部から前記中央処理 部へ出力されるデータを書き込みレジスタまたは読み出しレジスタに一時的に記憶 するデータ記憶手段と、前記データ記憶手段に前記データを書き込む書き込みアド レスと、前記データ記憶手段から前記データを読み出す読み出しアドレスとが一致す るカゝ否かを判定するアドレス判定手順と、前記アドレス判定手順により前記書き込み アドレスと前記読み出しアドレスとが一致すると判定された場合、前記データ記憶手 段における前記書き込みレジスタの内容を前記読み出しレジスタに書き込むレジスタ 書き込み手順と、をコンピュータに実行させることを特徴とする。
発明の効果
[0021] 請求項 1、 3、 4の発明によれば、主記憶部から中央処理部へ出力されるデータを 書き込みレジスタまたは読み出しレジスタに一時的に記憶し、データを書き込む書き 込みアドレスと、データを読み出す読み出しアドレスとが一致する力否かを判定し、書 き込みアドレスと読み出しアドレスとが一致すると判定された場合、書き込みレジスタ の内容を読み出しレジスタに書き込むので、例えば、データ制御装置は、データを書 込む場合に当該データの読み出し要求を受信し、書き込みアドレスと読み出しァドレ スが一致すれば、書き込みレジスタの内容を読み出しレジスタに書込むことで、読み 出し処理を高速に行う結果、システム性能を向上させることが可能である。
[0022] また、請求項 2の発明によれば、中央処理部がデータを受け入れ可能状態か否か を問わず、書き込みアドレスと読み出しアドレスとが一致すると判定された場合、書き 込みレジスタの内容を読み出しレジスタに書き込むので、例えば、書き込まれたデー タが読み出される可能性がある段階で、書き込みレジスタの内容を読み出しレジスタ に書き込むことにより、常に読み出し処理を高速に保つことができる結果、よりシステ ム性能を向上させることが可能である。
図面の簡単な説明
[0023] [図 1]図 1は、実施例 1に係るデータ制御装置の全体構成を示すシステム構成図であ る。
[図 2]図 2は、実施例 1に係るデータ制御装置を含むシステムの構成を示すブロック図 である。
[図 3]図 3は、実施例 1に係るデータ制御装置の原理を説明するための図である。
[図 4]図 4は、実施例 1に係るデータ制御装置の原理を説明するための図である。
[図 5]図 5は、実施例 1に係るデータ制御装置のタイムチャートである。
[図 6]図 6は、データ制御プログラムを実行するコンピュータシステム 70を示す図であ る。
[図 7]図 7は、従来技術のデータ制御装置を説明するための図である。
[図 8]図 8は、従来技術の原理を詳細に説明するための図である。
[図 9]図 9は、従来技術の原理を詳細に説明するための図である。
[図 10]図 10は、従来技術を説明するためのタイムチャートである。
符号の説明
[0024] 10 中央処置部（CPU) 中央処置部（CPU) データ制御装置
MIDQ
a データ記憶部
b アドレス判定部
c レジスタ書き込み部
MSQ MOQ MBQ
セレクタ
データ制御装置
MIDQ
a データ記憶部
b アドレス判定部
c レジスタ書き込み部
MSQ MOQ MBQ
セレクタ
主記憶部
主記憶部
コンピュータシステム RAM HDD
a データ記憶テーブル
ROM
a アドレス判定プログラムb レジスタ書き込みプログラム 64 CPU
64a アドレス判定プロセス
64b レジスタ書き込みプロセス
65 主記 '|思
70 中央処置部（CPU)
80 中央処置部（CPU)
90 データ制御装置
91 MIDQ
92 MSQ
93 MOQ
94 MBQ
95 セレクタ
100 データ制御装置
101 MIDQ
102 MSQ
103 MOQ
104 MBQ
105 セレクタ
110 主記憶部
120 主記憶部
発明を実施するための最良の形態
[0025] 以下に添付図面を参照して、この発明に係るデータ制御装置、データ制御方法お よびデータ制御プログラムの実施例を詳細に説明する。
実施例 1
[0026] 以下の実施例 1では、本発明に係るデータ制御装置の概要および特徴、データ制 御装置の構成、データ制御装置の原理説明、タイムチャートの説明および実施例 1 による効果等を順に説明する。
[0027] [データ制御装置の概要および特徴] まず最初に、図 1を用いて、実施例 1に係るデータ制御装置の概要および特徴を説 明する。図 1は、実施例 1に係るデータ制御装置の全体構成を示すシステム構成図 である。同図に示すように、実施例 1に係るデータ制御装置 30は、中央処理部（CP U) 10と主記憶部 50との間に位置し、中央処理部（CPU) 10と主記憶部 50との間の データ出力の制御を行う。
[0028] このような構成のもと、中央処理部（CPU) 10から主記憶部 50にデータ読み出し要 求が送信されると、読み出されたデータを一時的に記憶し、中央処理部（CPU) 50 に出力することを概要とするものであり、システム性能を向上させることが可能である 点に主たる特徴がある。
[0029] この主たる特徴を具体的に説明すると、データ制御装置 30は、中央処理部（CPU ) 10から主記憶部 50へ出力されるデータを書き込む書き込みレジスタと読み出しレ ジスタとを備えて構成される。
[0030] そして、中央処理部（CPU) 10からデータ制御装置 30を介して主記憶部 50にデー タ読み出し要求が送信されると（図 1の（1) )、データ制御装置 30は、主記憶部 50か ら中央処理部（CPU) 10へ入力されるデータを書き込みレジスタに一時的に記憶す る（図 1の（2) )。
[0031] その後、データ制御装置 30は、主記憶部 50に記憶されたデータを書き込む書き込 みアドレスと、中央処理部 10がデータを読み出す読み出しアドレスとが一致するか否 かを判定する。具体的には、データ制御装置 30のアドレス Aにデータが書き込まれる と、データ制御装置 30は、主記憶部 50からの書き込みアドレス (アドレス A)と中央処 理部（CPU)からの読み出しアドレス (アドレス A)とが一致する力否かを判定する（図 1の（3) )。
[0032] そして、データ制御装置 30により書き込みアドレスと読み出しアドレスとが一致する と判定された場合、データ制御装置 30における書き込みレジスタの内容を読み出し レジスタに書き込む。（図 1の（4) )。
[0033] このように、例えば、データ制御装置 30は、データを書込む場合に当該データの読 み出し要求を受信し、書き込みアドレスと読み出しアドレスが一致すると、書き込みレ ジスタの内容を読み出しレジスタに書込むことで、読み出し処理を高速に行う結果、 上記した主たる特徴の如ぐシステム性能を向上させることが可能である。
[0034] [データ制御装置を含むシステムの構成]
次に、図 2を用いて、図 1に示しデータ制御装置を含むシステムの構成を説明する 。図 2は、データ制御装置を含むシステムの構成を示すブロック図である。同図に示 すように、このシステムは、中央処理部 10、中央処理部 20と、データ制御装置 30、 データ制御装置 40と、主記憶部 50、主記憶部 55とから構成され、それぞれ力クラス タ構成となっており、それぞれ同じ機能を有するので、ここでは、中央処理部 (CPU) 10と、データ制御装置 30と、主記憶部 50について説明する。
[0035] このうち、中央処理部（CPU) 10は、 OS (Operating System)などの制御プログラム 、各種の処理手順などを規定したプログラムおよび所要データを格納するための内 部メモリを有し、これらによって種々の処理を実行する処理部であり、具体的には、主 記憶部 50または主記憶部 55に対して、それぞれの主記憶部に記憶されて!、るデ一 タの読み出し要求を送信する。
[0036] データ制御装置 30は、データの出力を制御する手段であり、特に本発明に密接に 関連するものとしては、 MIDQ31と、 MSQ32と、 MOQ33と、 MBQ34と、セレクタ 3 5とを備える。なお、データ制御装置 40の MIDQ41と、 MSQ42と、 MOQ43と、 MB Q44と、セレクタ 45とは、データ制御装置 30の MIDQ31と、 MSQ32と、 MOQ33と 、 MBQ34と、セレクタ 35と同様の機能を有するので、その詳細な説明を省略する。
[0037] このうち、 MIDQ31は、主記憶部 50および MBQ44から中央処理部（CPU) 10へ 出力されるデータを一時的に記憶する手段であり、特に本発明に密接に関連するも のとしては、データ記憶部 31aと、アドレス判定部 31bと、レジスタ書き込み部 31cとを 備える。なお、データ記憶部 31aは、特許請求の範囲に記載の「データ記憶手段」に 対応し、アドレス判定部 31bは、同様に「アドレス判定手段」に対応し、レジスタ書き込 み部 31cは、同様に「レジスタ書き込み手段」に対応する。
[0038] データ記憶部 31aは、主記憶部から中央処理部へ出力されるデータを書き込みレ ジスタと読み出しレジスタとに一時的に記憶する手段であり、具体的に例を挙げれば 、中央処理部（CPU) 10からデータ制御装置 30を介して、主記憶部 50にデータ読 み出し要求が送信されると、主記憶部 50から中央処理部（CPU) 10へ出力されるデ ータを書き込みレジスタと読み出しレジスタとに一時的に記憶する。
[0039] また、アドレス判定部 31bは、データ記憶部 31aにデータを書き込む書き込みァドレ スと、データ記憶部 31aからデータを読み出す読み出しアドレスとが一致する力否か を判定する手段である。具体的に例を挙げれば、中央処理部（CPU) 10からデータ 読み出し要求を受信した主記憶部 50により、データ記憶部 31aにデータが書き込ま れるアドレス (例えば、アドレス A)と、中央処理部（CPU) 10がデータ記憶部 31aから 当該データを読み出す読み出しアドレス (例えば、アドレス A)がー致するか否かを判 定する。
[0040] また、レジスタ書き込み部 31cは、アドレス判定部 31bにより書き込みアドレスと読み 出しアドレスとが一致すると判定された場合、データ記憶部 31aにおける書き込みレ ジスタの内容を読み出しレジスタに書き込む手段である。具体的に例を挙げれば、デ ータ記憶部 31aにデータが書き込まれるアドレス (例えば、アドレス A)と、中央処理部 (CPU) 10に読み出される読み出しアドレス (例えば、アドレス A)とが一致するので、 データ記憶部 31aにおける書き込みレジスタの内容を読み出しレジスタに書き込む。
[0041] そして、 MSQ32は、他クラスタから主記憶部へのデータを一時的に記憶する手段 であり、具体的に例を挙げれば、中央処理部（CPU) 20からデータ制御装置 40を介 して、主記憶部 50に出力されるデータを一時的に記憶する。
[0042] また、 MOQ33は、中央処理部から主記憶へ出力されるデータを一時的に記憶す る手段であり、具体的に例を挙げれば、中央処理部（CPU) 10から主記憶部 50また は主記憶部 55へ出力されるデータを一時的に記憶する。
[0043] MBQ34は、中央処理部から他の中央処理部へ出力されるデータを一時的に記憶 する手段であり、具体的に例を挙げれば、中央処理部（CPU) 10から中央処理部（C PU) 20へ出力されるデータを一時的に記憶する。
[0044] セレクタ 35は、 MOQまたは MSQから出力されたデータの主記憶への格納を調停 する手段であり、具体的には、他クラスタから主記憶部 50へ出力されるデータが MS Q32から出力されると、または、中央処理部（CPU) 10から主記憶部 50へ出力され るデータが MOQ33から出力されると、当該データの主記憶部 50への格納を調停す る。 [0045] 主記憶部 50は、中央処理部 10により各種処理に必要なデータおよびプログラムを 格納する手段であり、具体的に例を挙げれば、中央処理部（CPU) 10または中央処 理部（CPU) 20により、データ読み出し要求が送信されると、当該データを要求送信 先の中央処理部（CPU) 10または中央処理部（CPU) 20に送信する。
[0046] [データ制御装置の原理説明]
次に、図 3、 4を用いて、データ制御装置の原理説明を説明する。図 3、 4は、実施 例 1に係るデータ制御装置の原理を説明するための図である。図 3に示すように、 Ml DQ— Vは、 MIDQ— V— 1Lに保持された後、 MIDQ— V— 2Lに保持されて、そし て、 ADRは、 ADR— 1Lに保持する。
[0047] そして、 RPRIO— V— 2L= 1かつ MIDQ— V—1L = 0であれば、読み出しデータ が存在し、かつ、 BYPASS不成功であるため、 QUEUERAM— DATAを RDATA として保持する。一方、 RPRIO— V—2L= 1かつ MIDQ— V—1L = 0でなければ、 WDATAを RDATAとして保持する。
[0048] 続いて、図 4に示すように、 RPRIO_V_3L= 1かつ MIDQ_V_2L = 0、すなわ ち、読み出しデータが存在し BYPASS不成功の場合、または、 RPRIO— V—1L = 1かつ WPRIO— V— 2L= 1かつ ADR=ADR— 1L、すなわち、 BYPASS成功の 場合、中央処理部（CPU)に MIDQ— V= lが送信されるとともに、 RDATAにデー タを保持して、 MIDQ— DATAとしてデータが読み出される。
[0049] [データ制御装置のタイムチャート]
次に、図 5を用いて、データ制御装置のタイムチャートを説明する。図 5は、実施例 1 に係るデータ制御装置のタイムチャートである。
[0050] 図 5に示すように、時刻 TOの時点で、 MEM_V= 1でデータを受信すると、 WPRI O— V= lとされる。そして、時刻 T1の時点で、 WPRIO— V— 1L= 1とされ、 ADR =WP (=A)となるとともに、 WP=A+ 1となり、 RPRIO_V= lとされる。
[0051] その後、時刻 T2の時点で、 RPRIO— V—1Lとされ、 ADR=RP (=A)となるととも に、 WDATAの値が RDATAに格納される。その後、 RDATAの値が、中央処理部 (CPU)に出力される。
[0052] このように、データ制御装置 30は、中央処理部 10がデータを受け入れ可能状態か 否かを問わず、書き込みアドレスと読み出しアドレスとが一致すると判定された場合、 書き込みレジスタの内容を読み出しレジスタに書き込む。
[0053] [実施例 1の効果]
このように、実施例 1によれば、主記憶部 50から中央処理部 10へ出力されるデータ を書き込みレジスタと読み出しレジスタとに一時的に記憶し、データを書き込む書き 込みアドレスと、データを読み出す読み出しアドレスとが一致する力否かを判定し、書 き込みアドレスと読み出しアドレスとが一致すると判定された場合、書き込みレジスタ の内容を読み出しレジスタに書き込むので、例えば、データ制御装置 30は、データ を書込む場合に当該データの読み出し要求を受信し、書き込みアドレスと読み出し アドレスが一致すれば、書き込みレジスタの内容を読み出しレジスタに書込むことで、 読み出し処理を高速に行う結果、システム性能を向上させることが可能である。
[0054] また、実施例 1によれば、中央処理部 10がデータを受け入れ可能状態力否かを問 わず、書き込みアドレスと読み出しアドレスとが一致すると判定されると、書き込みレジ スタの内容を読み出しレジスタに書き込むので、例えば、書き込まれたデータが読み 出される可能性がある段階で、書き込みレジスタの内容を読み出しレジスタに書き込 むことにより、常に読み出し処理を高速に保つことができる結果、よりシステム性能を 向上させることが可能である。
実施例 2
[0055] さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以 外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では実施例 2として、本発明に含まれる他の実施例につ!、て説明する。
[0056] 例えば、上記した実施例 1では、各構成要素がクラスタ構成になって ヽる場合を説 明したが、本発明はこれに限定されるものではなぐ異なる機能を有する他のコンビュ ータシステムに対して、データを出力する場合に適用してもよい。
[0057] また、本実施例において説明したデータ制御装置による処理 (例えば、図 4や図 5) のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的に おこなうこともでき、あるいは、手動的におこなわれるものとして説明した処理の全部 または一部を公知の方法で自動的におこなうこともできる。この他、上記文書中や図 面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む 情報については、特記する場合を除いて任意に変更することができる。
[0058] また、図 2に示したデータ制御装置の各構成要素は機能概念的なものであり、必ず しも物理的に図示の如く構成されていることを要しない。すなわち、データ制御装置 の分散，統合 (例えば、アドレス判定部 31bと、レジスタ書き込み部 31cとを統合する など)の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷 や使用状況などに応じて、任意の単位で機能的または物理的に分散 '統合して構成 することができる。さらに、各装置にて行なわれる各処理機能は、その全部または任 意の一部が、 CPUおよび当該 CPUにて解析実行されるプログラムにて実現され、あ るいは、ワイヤードロジックによるハードウェアとして実現され得る。
[0059] ところで、上記の実施例で説明した各種の処理は、あら力じめ用意されたプログラム をパーソナルコンピュータやワークステーションなどのコンピュータシステムで実行す ることによって実現することができる。そこで、以下では、上記の実施例と同様の機能 を有するプログラムを実行するコンピュータシステムの一例を説明する。
[0060] [データ制御プログラムを実行するコンピュータシステム]
図 6は、データ制御プログラムを実行するコンピュータシステム 60を示す図である。 同図に示すように、コンピュータシステム 60は、 RAM61と、 HDD62と、 ROM63と、 CPU64と、主記憶 65と力も構成される。ここで、 ROM63には、上記の実施例と同様 の機能を発揮するプログラム、つまり、図 6に示すように、アドレス判定プログラム 63a と、レジスタ書き込みプログラム 63bがあらかじめ記憶されて!、る。
[0061] そして、 CPU64には、これらのプログラム 63a、 63bを読み出して実行することで、 図 6に示すように、アドレス判定プロセス 64aと、レジスタ書き込みプロセス 64bとなる。 なお、各プロセス 64a、 64bは、図 2に示した、アドレス判定部 31bと、レジスタ書き込 み部 31 cにそれぞれ対応する。
[0062] また、 HDD62には、 CPU64から主記憶 65や他装置の CPUに送信されるデータ を一時的に記憶するデータ記憶テーブル 62aが設けられる。そして、 CPU64は、デ ータ記憶テーブル 62aに格納される情報を RAM61に呼び出して、各種処理を実行 する。なお、データ記憶テーブル 62aは、図 2に示した、データ記憶部 31aに対応す る。
[0063] ところで、上記したプログラム 63a、 63bは、必ずしも ROM63に記憶させておく必 要はなぐ例えば、コンピュータシステム 60に挿入されるフレキシブルディスク（FD)、 CD-ROM, MOディスク、 DVDディスク、光磁気ディスク、 ICカードなどの「可搬用 の物理媒体」の他に、コンピュータシステム 60の内外に備えられるハードディスクドラ イブ (HDD)などの「固定用の物理媒体」、さらに、公衆回線、インターネット、 LAN, WANなどを介してコンピュータシステム 60に接続される「他のコンピュータシステム」 に記憶させておき、コンピュータシステム 60がこれら力もプログラムを読み出して実行 するようにしてちょい。
産業上の利用可能性
[0064] 以上のように、本発明に係るデータ制御装置、データ制御方法およびデータ制御 プログラムは、データを処理する中央処理部およびデータを記憶する主記憶部にそ れぞれ接続され、データの出力を制御するに有用であり、特に、システム性能を向上 させることが可會であることに適する。

Claims

請求の範囲
[1] データを処理する中央処理部および前記データを記憶する主記憶部にそれぞれ 接続され、前記データの出力を制御するデータ制御装置であって、
前記主記憶部から前記中央処理部へ出力されるデータを書き込みレジスタまたは 読み出しレジスタに一時的に記憶するデータ記憶手段と、
前記データ記憶手段に前記データを書き込む書き込みアドレスと、前記データ記 憶手段力 前記データを読み出す読み出しアドレスとが一致する力否かを判定する アドレス判定手段と、
前記アドレス判定手段により前記書き込みアドレスと前記読み出しアドレスとが一致 すると判定された場合、前記データ記憶手段における前記書き込みレジスタの内容 を前記読み出しレジスタに書き込むレジスタ書き込み手段と、
を備えたことを特徴とするデータ制御装置。
[2] 前記レジスタ書き込み手段は、前記中央処理部が前記データを受け入れ可能状態 か否かを問わず、前記アドレス手段により前記書き込みアドレスと前記読み出しァドレ スとが一致すると判定された場合、前記データ記憶手段における前記書き込みレジ スタの内容を前記読み出しレジスタに書き込むことを特徴とする請求項 1に記載のデ ータ制御装置。
[3] データを処理する中央処理部および前記データを記憶する主記憶部にそれぞれ 接続され、前記データの出力を制御することに適するデータ制御方法であって、 前記主記憶部から前記中央処理部へ出力されるデータを書き込みレジスタまたは 読み出しレジスタに一時的に記憶するデータ記憶手段と、
前記データ記憶手段に前記データを書き込む書き込みアドレスと、前記データ記 憶手段力 前記データを読み出す読み出しアドレスとが一致する力否かを判定する アドレス判定工程と、
前記アドレス判定工程により前記書き込みアドレスと前記読み出しアドレスとが一致 すると判定された場合、前記データ記憶手段における前記書き込みレジスタの内容 を前記読み出しレジスタに書き込むレジスタ書き込み工程と、
を備えたことを特徴とするデータ制御方法。 データを処理する中央処理部および前記データを記憶する主記憶部にそれぞれ 接続され、前記データの出力を制御することをコンピュータに実行させるデータ制御 プログラムであって、
前記主記憶部から前記中央処理部へ出力されるデータを書き込みレジスタまたは 読み出しレジスタに一時的に記憶するデータ記憶手段と、
前記データ記憶手段に前記データを書き込む書き込みアドレスと、前記データ記 憶手段力 前記データを読み出す読み出しアドレスとが一致する力否かを判定する アドレス判定手順と、
前記アドレス判定手順により前記書き込みアドレスと前記読み出しアドレスとが一致 すると判定された場合、前記データ記憶手段における前記書き込みレジスタの内容 を前記読み出しレジスタに書き込むレジスタ書き込み手順と、
をコンピュータに実行させることを特徴とするデータ制御プログラム。
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