JP4509946B2 - 割り込み優先順位設定回路 - Google Patents
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Description
従来の図4のシステムLSIでは、システムバス1配下に割り込みコントローラ内部の割り込みの優先順位設定を行う複数ビットのn個の割り込み優先順位設定レジスタ21−0〜21−(n−1)を搭載している。各設定モード移行時(図5のステップ32a〜3Naへの移行時)、或いは、割り込み発生時(図6のステップ41)及び割り込み処理終了時(図6のステップ46)において、割り込み優先順位設定レジスタ21−0〜21−(n−1)の書き換えは、CPU2が行う。
図4のDMAコントローラ4を用いてRAM3から割り込み優先順位設定レジスタ21−0〜21−(n−1)に転送を行う。この時、システムバス1はDMAコントローラ4が使用しており、CPU2からシステムバス1ヘのアクセスは不可能となる。
各設定モード移行時、或いは、割り込み発生時及び割り込み処理終了時に、割り込み優先順位設定レジスタ21−0〜21−(n−1)の書き換えをCPU2で行う場合、図4の回路構成では、レジスタ数分のライトアクセスをしなければならない。そのため、割り込み優先順位設定レジスタ21−0〜21−(n−1)を全て書き換えるのに時間が掛かってしまい、リアルタイム(実時間)性が必要な場合に処理が間に合わなくなってしまう場合がある。
DMA転送中にシステムバス1を利用するため、CPU2がシステムバス1を使用する場合の妨げとなってしまう。又、DMA転送は、システムバス1を利用してRAM3からデータをリードし(読み出し)、その後、割り込み優先順位設定レジスタ21−0〜21−(n−1)にデータをライト(書き込み)するため、一連の処理に時間が掛かってしまう。
図1は、本発明の実施例1を示すシステムLSIに内蔵される割り込みコントローラの概略の構成図である。
・モード0_0設定値(100個分)
・モード1_0設定値(100個分)
・モード2_0設定値(100個分)
・モード3_0設定値(100個分)
1面側のRAM73には、
・モード0_1設定値(100個分)=モード0で割り込み発生後の設定値
・モード1_1設定値(100個分)=モード1で割り込み発生後の設定値
・モード2_1設定値(100個分)=モード2で割り込み発生後の設定値
・モード3_1設定値(100個分)=モード3で割り込み発生後の設定値
の設定値を保持する構成になっている。これらのRAM72,73への書き込みは、レジスタ書き込みコントローラ71が行う。
2面構成になった割り込み優先順位設定レジスタ76−0〜76−99,77−0〜77−99は、
・レジスタ数:100個
・1個のレジスタビット数:4bit
となっている。即ち、4bit構成で100個の割り込み優先順位を設定するための2面の割り込み優先順位設定レジスタ76−0〜76−99,77−0〜77−99が実装されている。図1では、0面がLVL0_0〜99_0、1面がLVL0_1〜99_1と記載されている。割り込み優先順位設定レジスタ76−0〜76−99,77−0〜77−99の2面構成は、片面に現在運用中の設定モードの設定値、もう一方の面に、現在運用中の設定モードで割り込み発生した時の設定値、又は設定モードを切り換える際の次設定モードの設定値を格納するためである。
例えば、モジュール55−1,・・・等から複数の割り込み要求が出され、これがシステムバス51を経由してCPU52へ伝えられると、このCPU52から割り込み処理命令が出され、システムバス51、割り込みコントローラ60内のバスインタフェース61、及びシステムバス62を経由して、割り込み制御部63及び割り込み優先順位設定回路70へ伝えられる。割り込み制御部63は、割り込み優先順位設定回路70内のセレクタ78−0〜78−99から出力される割り込み優先順位設定値に基づき、複数の割り込み要求に対する優先度を決定し、CPU52へ通知する。この通知に基づき、CPU52は、現在の処理を中止して、優先度の高い割り込み要求に対する割り込み処理を行い、割り込み処理終了後に、割り込み処理前の状態に復帰する。
.「設定モード0転送」
.「設定モード1転送」
.「設定モード2転送」
.「設定モード3転送」
転送ルート選択レジスタ部71bは、RAM72,73から割り込み優先順位設定レジスタ76−0〜76−99,77−0〜77−99への転送ルート74,75を選択するものであり、本機能で選択可能なルートは、例えば、
・0面のRAM72 →0面のレジスタ76−0〜76−99と、1面のRAM73→1面のレジスタ77−0〜77−99
・0面のRAM72→1面のレジスタ77−0〜77−99と、1面のRAM73→0面のレジスタ76−0〜76−99
・0面のRAM72→0面のレジスタ76−0〜76−99
・0面のRAM72 →1面のレジスタ77−0〜77−99
・1面のRAM73 →0面のレジスタ76−0〜76−99
・1面のRAM73 →1面のレジスタ77−0〜77−99
である。
本実施例1の動作(A)〜(C)を説明する。
例えば、図5の「初期設定時(ステップ31)の動作」及び「初期設定(ステップ31)」から、「設定モード0運用(ステップ32a)」に遷移する際の制御(1)〜(4)を説明する。
・モード切り換えレジスタ部71a:「設定モード0転送」
・転送ルート選択レジスタ部71b:「0面のRAM72→0面のレジスタ76−0〜76−99と、1面のRAM73→1面のレジスタ77−0〜77−99」
・面選択レジスタ部71d:0面設定
・転送開始レジスタ部71c:“1”セット
に設定する。これにより、ハードで自律的に0面のRAM72から「設定モード0設定値」を割り込み優先順位設定レジスタ76−0〜76−99に転送し、同時に1面のRAM73から「設定モード4設定値」(=設定モード0で割り込みが発生した場合の設定値)を割り込み優先順位設定レジスタ77−0〜77−99に転送する。
各設定モード運用中、割り込みが発生した場合(例えば、図6において、割り込み発生時(ステップ41)、割り込み優先順位設定レジスタ変更(ステップ43)から設定モード運用中のレジスタ設定値(ステップ45)に戻るまで。)の動作(1)、(2)を説明する。
各設定モード運用中、他の設定モードに切り換える動作について説明する。
本動作は、2通りの設定方法があり、割り込み優先順位設定レジスタ76−0〜76−99,77−0〜77−99を同時に書き換える方法(C1)と、片面のレジスタを書き換えてからもう一方の面のレジスタを書き換える方法(C2)とである。
例えば、図5の「設定モード1運用(ステップ33a)」から「設定モード2運用(ステップ34a)」への切り換えを例に挙げる。この書き換え方法を以下に示す。
レジスタ書き込みコントローラ71内において、
・モード切り換えレジスタ部71a:「設定モード2転送」
・転送ルート選択レジスタ部71b:「0面のRAM72→0面のレジスタ76−0〜76−99と、1面のRAM73→1面のレジスタ77−0〜77−99」
・面選択レジスタ部71d:0面設定
・転送開始レジスタ部71c:“1”セット
に設定する。
本設定方法は、例えば、図6に示す割り込み優先順位設定レジスタ変更(ステップ43)が無い場合に有効である。つまり、図6のレジスタ変更(ステップ43)の値と設定モード開始処理(ステップ40)で設定した設定値が同等であることを示す。
「運用中の割り込み優先順位設定レジスタの設定値」=「割り込み発生時の割り込み優先順位設定レジスタの設定値」
・モード切り換えレジスタ部71a:「設定モード2転送」
・転送ルート選択レジスタ部71b:「0面のRAM72→1面のレジスタ77−0〜77−99」
・面選択レジスタ部71d:0面設定(現状のまま)
・転送開始レジスタ部71c:“1”セット
に設定する。これにより、ハードで自律的に0面のRAM72から「モード2_0設定値」を割り込み優先順位設定レジスタ77−0〜77−99に転送する。
・面選択レジスタ部71d:1面設定
に切り換える。面選択レジスタ部71dを切り換えたことで、セレクト信号S71dによりセレクタ78−0〜78−99が切り替わり、次の設定モードの設定値となる。
・モード切り換えレジスタ部71a:「設定モード2転送」
・転送ルート選択レジスタ部71b:「1面のRAM73→0面のレジスタ76−0〜76−99」
・転送開始レジスタ部71c:“1”セット
に設定する。これにより、ハードで自律的に1面のRAM73から、「モード2_1設定値(=モード2で割り込み発生後の設定値)」を割り込み優先順位設定レジスタ76−0〜76−99に転送する。
本実施例1によれば、次の(a)、(b)のような効果がある。
なお、本発明は、上記実施例1に限定されず、種々の変形や利用形態が可能である。この変形や利用形態としては、例えば、次の(A)〜(C)のようなものがある。
52 CPU
60 割り込みコントローラ
63 割り込み制御部
70 割り込み優先順位設定回路
71 レジスタ書き込みコントローラ
72,73 RAM
74,75 転送ルート
76−0〜76−99,77−0〜77−99
割り込み優先順位設定レジスタ
78−0〜78−99 セレクタ
Claims (3)
- 現在運用中のプログラム処理の所望の設定モードの第1の割り込み優先順位設定値、及び前記所望の設定モードを切り換える際の次設定モードの第2の割り込み優先順位設定値を保持する第1の記憶手段と、
前記所望の設定モードにおいて割り込みが発生した後の第3の割り込み優先順位設定値を保持する第2の記憶手段と、
前記第1の割り込み優先順位設定値を格納する第1のレジスタと、
前記第2又は第3の割り込み優先順位設定値のいずれか一方を格納する第2のレジスタと、
前記第1のレジスタに格納された前記第1の割り込み優先順位設定値か、又は前記第2のレジスタに格納された前記第2又は第3の割り込み優先順位設定値のいずれか一方を選択して出力する選択手段と、
を有することを特徴とする割り込み優先順位設定回路。 - 前記第1の記憶手段から読み出された前記第1の割り込み優先順位設定値を前記レジスタへ転送する第1の転送ルートと、
前記第2の記憶手段から読み出された前記第2又は第3の割り込み優先順位設定値を前記レジスタへ転送する第2の転送ルートと、
を有することを特徴とする請求項1記載の割り込み優先順位設定回路。 - 前記第1の記憶手段、及び前記第2の記憶手段は、半導体記憶装置により構成されていることを特徴とする請求項1又は2記載の割り込み優先順位設定回路。
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JPH02110650A (ja) * | 1988-10-20 | 1990-04-23 | Oki Electric Ind Co Ltd | 割込制御方式 |
JP2005078450A (ja) * | 2003-09-01 | 2005-03-24 | Oki Electric Ind Co Ltd | タスク制御方法とタスク切替装置 |
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