JP5261803B2 - 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 - Google Patents
不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 Download PDFInfo
- Publication number
- JP5261803B2 JP5261803B2 JP2012067836A JP2012067836A JP5261803B2 JP 5261803 B2 JP5261803 B2 JP 5261803B2 JP 2012067836 A JP2012067836 A JP 2012067836A JP 2012067836 A JP2012067836 A JP 2012067836A JP 5261803 B2 JP5261803 B2 JP 5261803B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- data
- data rate
- input
- rate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims description 24
- 239000000872 buffer Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 15
- 238000012546 transfer Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 230000014509 gene expression Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Description
Claims (17)
- 第1のシフトレジスタと、
第2のシフトレジスタと、
前記第1のシフトレジスタおよび前記第2のシフトレジスタに結合されているシフトレジスタ制御ロジックと
を備え、
前記シフトレジスタ制御ロジックは、前記第1のシフトレジスタおよび前記第2のシフトレジスタに入力するシフトレジスタ選択信号を生成し、前記シフトレジスタ選択信号と前記第1のシフトレジスタまたは前記第2のシフトレジスタに入力されるデータ有効信号とに基づいて、第1のデータレートで入力バッファからデータを受信するように前記第1のシフトレジスタを設定し、第2のデータレートで書き込みロジックへとデータを転送するように前記第2のシフトレジスタを設定し、
前記第1のシフトレジスタおよび前記第2のシフトレジスタは、入力される前記データ有効信号に応じてデータをラッチし、
前記第1のデータレートは前記第2のデータレートより高い
装置。 - 前記書き込みロジックは、前記データをNANDフラッシュメモリアレイに書き込む
請求項1に記載の装置。 - 前記第1のシフトレジスタおよび前記第2のシフトレジスタは、128ビットのシフトレジスタである
請求項1または2に記載の装置。 - 前記シフトレジスタ制御ロジックはさらに、前記第2のデータレートで前記書き込みロジックにデータを転送するように前記第1のシフトレジスタを設定し、前記第1のデータレートで前記入力バッファからデータを受信するように前記第2のシフトレジスタを設定し、
前記第1のデータレートは前記第2のデータレートより高い
請求項1から3のいずれか一項に記載の装置。 - 前記第1のデータレートは40MHzより高い
請求項4に記載の装置。 - 第1のシフトレジスタと、
第2のシフトレジスタと、
前記第1のシフトレジスタおよび前記第2のシフトレジスタに結合されているシフトレジスタ制御ロジックと
を備え、
前記シフトレジスタ制御ロジックは、前記第1のシフトレジスタおよび前記第2のシフトレジスタに入力するシフトレジスタ選択信号を生成し、前記シフトレジスタ選択信号と前記第1のシフトレジスタまたは前記第2のシフトレジスタに入力されるデータ有効信号とに基づいて、第1のデータレートで感知ロジックからデータを受信するように前記第1のシフトレジスタを設定し、第2のデータレートで出力バッファへとデータを送信するように前記第2のシフトレジスタを設定し、
前記第1のシフトレジスタおよび前記第2のシフトレジスタは、入力される前記データ有効信号に応じてデータをラッチし、
前記第2のデータレートは前記第1のデータレートより高い
装置。 - 前記シフトレジスタ制御ロジックに結合されているデータ有効出力バッファをさらに備え、
前記データ有効出力バッファは、前記第2のシフトレジスタから送信されるデータが有効であるタイミングを指し示すデータ有効信号を生成する
請求項6に記載の装置。 - 前記シフトレジスタ制御ロジックはさらに、前記第2のデータレートで前記出力バッファへデータを送信するように前記第1のシフトレジスタを設定し、前記第1のデータレートで前記感知ロジックからデータを受信するように前記第2のシフトレジスタを設定し、
前記第2のデータレートは前記第1のデータレートより高い
請求項6または7に記載の装置。 - 前記第2のデータレートは40MHzより高い
請求項6から8のいずれか一項に記載の装置。 - 前記第1のシフトレジスタおよび前記第2のシフトレジスタは、128ビットのシフトレジスタである
請求項6から9のいずれか一項に記載の装置。 - 前記感知ロジックは、NANDフラッシュメモリアレイに結合されている
請求項6から10のいずれか一項に記載の装置。 - 第1のシフトレジスタおよび第2のシフトレジスタに入力するシフトレジスタ選択信号を生成することと、
前記シフトレジスタ選択信号と前記第1のシフトレジスタまたは前記第2のシフトレジスタに入力されるデータ有効信号とに基づいて、第1のデータレートで前記第1のシフトレジスタにおいてデータを受信しつつ、同時に第2のデータレートで前記第2のシフトレジスタからデータを送信することと、
前記シフトレジスタ選択信号と前記第1のシフトレジスタまたは前記第2のシフトレジスタに入力される前記データ有効信号とに基づいて、前記第2のデータレートで前記第1のシフトレジスタからデータを送信しつつ、同時に前記第1のデータレートで前記第2のシフトレジスタにおいてデータを受信することと、
前記第1のシフトレジスタおよび前記第2のシフトレジスタは、入力される前記データ有効信号に応じてデータをラッチすることと
を含む方法。 - 前記第1のデータレートは前記第2のデータレートより高い
請求項12に記載の方法。 - データの受信は、NANDフラッシュメモリデバイスの入力バッファからデータを受信することを含み、
データの送信は、NANDフラッシュメモリデバイス内の書き込みロジックにデータを送信することを含む
請求項12または13に記載の方法。 - 前記第2のデータレートは、前記第1のデータレートより高い
請求項12に記載の方法。 - データの受信は、NANDフラッシュメモリアレイ感知ロジックからデータを受信することを含み、
データの送信は、ホストコントローラデバイスにデータを送信することを含む
請求項15に記載の方法。 - 前記第2のデータレートで送信される前記データが有効であるタイミングを指し示すデータ有効信号を生成すること
をさらに備える、請求項15または16に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/645,043 US7567471B2 (en) | 2006-12-21 | 2006-12-21 | High speed fanned out system architecture and input/output circuits for non-volatile memory |
US11/645,043 | 2006-12-21 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009543118A Division JP2010515197A (ja) | 2006-12-21 | 2007-12-17 | 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012155837A JP2012155837A (ja) | 2012-08-16 |
JP5261803B2 true JP5261803B2 (ja) | 2013-08-14 |
Family
ID=39536716
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009543118A Pending JP2010515197A (ja) | 2006-12-21 | 2007-12-17 | 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 |
JP2012067836A Active JP5261803B2 (ja) | 2006-12-21 | 2012-03-23 | 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009543118A Pending JP2010515197A (ja) | 2006-12-21 | 2007-12-17 | 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7567471B2 (ja) |
JP (2) | JP2010515197A (ja) |
CN (1) | CN101568904A (ja) |
DE (1) | DE112007003069T5 (ja) |
TW (1) | TWI362040B (ja) |
WO (1) | WO2008076988A1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8843692B2 (en) | 2010-04-27 | 2014-09-23 | Conversant Intellectual Property Management Inc. | System of interconnected nonvolatile memories having automatic status packet |
US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
CN102169466A (zh) * | 2010-06-22 | 2011-08-31 | 上海盈方微电子有限公司 | 一种基于页操作的可编程Nandflash控制器 |
US8884261B2 (en) | 2010-08-23 | 2014-11-11 | Crossbar, Inc. | Device switching using layered device structure |
US9343155B1 (en) * | 2012-02-23 | 2016-05-17 | Micron Technology, Inc. | Memory as a programmable logic device |
US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
US10096653B2 (en) | 2012-08-14 | 2018-10-09 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
EP2779174B1 (en) * | 2013-03-14 | 2020-06-10 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
CN110175088B (zh) | 2013-08-23 | 2022-11-11 | 慧荣科技股份有限公司 | 存取快闪存储器中储存单元的方法以及使用该方法的装置 |
US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
US10254967B2 (en) | 2016-01-13 | 2019-04-09 | Sandisk Technologies Llc | Data path control for non-volatile memory |
US10528267B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Command queue for storage operations |
US10528255B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10528286B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10114589B2 (en) * | 2016-11-16 | 2018-10-30 | Sandisk Technologies Llc | Command control for multi-core non-volatile memory |
CN106374916B (zh) * | 2016-11-23 | 2023-08-18 | 深圳市富芯通科技有限公司 | 时序控制全数字DLL控制电路、NAND FLash控制器控制方法 |
US10607692B2 (en) * | 2017-06-29 | 2020-03-31 | SK Hynix Inc. | Serializer and memory device including the same |
KR102242957B1 (ko) * | 2019-06-03 | 2021-04-21 | 주식회사 원세미콘 | 고속 낸드 메모리 시스템과 고속 낸드 메모리 패키지 디바이스 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63282997A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロツクアクセスメモリ |
JPH01182992A (ja) * | 1988-01-14 | 1989-07-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH04106793A (ja) * | 1990-08-28 | 1992-04-08 | Citizen Watch Co Ltd | メモリインタフェース回路 |
JPH0520887A (ja) * | 1990-11-21 | 1993-01-29 | Nippon Steel Corp | シフト回路及びシフトレジスタ |
US5206821A (en) * | 1991-07-01 | 1993-04-27 | Harris Corporation | Decimation circuit employing multiple memory data shifting section and multiple arithmetic logic unit section |
US5696917A (en) * | 1994-06-03 | 1997-12-09 | Intel Corporation | Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory |
JP3577112B2 (ja) * | 1994-09-08 | 2004-10-13 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
JP3688835B2 (ja) * | 1996-12-26 | 2005-08-31 | 株式会社東芝 | データ記憶システム及び同システムに適用するデータ転送方法 |
US6401161B1 (en) * | 1999-04-15 | 2002-06-04 | Dell Products, Lp | High speed bus interface for non-volatile integrated circuit memory supporting continuous transfer |
JP4397076B2 (ja) * | 1999-08-20 | 2010-01-13 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4014801B2 (ja) * | 2000-12-28 | 2007-11-28 | 株式会社ルネサステクノロジ | 不揮発性メモリ装置 |
US7290109B2 (en) * | 2002-01-09 | 2007-10-30 | Renesas Technology Corp. | Memory system and memory card |
JP2003303055A (ja) * | 2002-04-09 | 2003-10-24 | Hitachi Ltd | ディスクアダプタとディスクアレイをスイッチを介して接続したディスク装置 |
IES20030722A2 (en) * | 2003-10-01 | 2005-04-06 | Yqa Now Ltd | A data storage device |
US7130984B2 (en) * | 2003-12-03 | 2006-10-31 | Texas Instruments Incorporated | First-in first-out memory system with shift register fill indication |
US20060129701A1 (en) * | 2004-12-15 | 2006-06-15 | Shekoufeh Qawami | Communicating an address to a memory device |
-
2006
- 2006-12-21 US US11/645,043 patent/US7567471B2/en active Active
-
2007
- 2007-11-21 TW TW096144076A patent/TWI362040B/zh not_active IP Right Cessation
- 2007-12-17 WO PCT/US2007/087806 patent/WO2008076988A1/en active Application Filing
- 2007-12-17 CN CNA2007800475780A patent/CN101568904A/zh active Pending
- 2007-12-17 DE DE112007003069T patent/DE112007003069T5/de not_active Ceased
- 2007-12-17 JP JP2009543118A patent/JP2010515197A/ja active Pending
-
2012
- 2012-03-23 JP JP2012067836A patent/JP5261803B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
US20080151648A1 (en) | 2008-06-26 |
TWI362040B (en) | 2012-04-11 |
TW200832414A (en) | 2008-08-01 |
US7567471B2 (en) | 2009-07-28 |
CN101568904A (zh) | 2009-10-28 |
WO2008076988A1 (en) | 2008-06-26 |
DE112007003069T5 (de) | 2009-10-08 |
JP2012155837A (ja) | 2012-08-16 |
JP2010515197A (ja) | 2010-05-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5261803B2 (ja) | 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 | |
KR100909805B1 (ko) | 멀티포트 메모리 장치 | |
US7835219B2 (en) | Multi-port memory device | |
JP2007095284A (ja) | 直列入/出力インターフェイスを有するマルチポートメモリ素子 | |
JPH1031886A (ja) | ランダムアクセスメモリ | |
KR100721582B1 (ko) | 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 | |
KR100890381B1 (ko) | 반도체 메모리 소자 | |
JP3699638B2 (ja) | 半導体メモリ装置及びライトデータマスキング方法 | |
US5805504A (en) | Synchronous semiconductor memory having a burst transfer mode with a plurality of subarrays accessible in parallel via an input buffer | |
JPH07272479A (ja) | ビデオram及びそのシリアルデータ出力方法 | |
US10553261B2 (en) | Semiconductor memory apparatus with memory banks and semiconductor system including the same | |
KR100438736B1 (ko) | 어드레스 라인을 이용해 데이터 쓰기를 수행하는 메모리제어 장치 | |
US7774535B2 (en) | Memory system and memory device | |
CN113157632A (zh) | 存储器内处理器件 | |
US6504767B1 (en) | Double data rate memory device having output data path with different number of latches | |
US8547758B2 (en) | Semiconductor memory device and method of operating the same | |
US6014333A (en) | Semiconductive memory device capable of carrying out a write-in operation at a high speed | |
JP6493044B2 (ja) | マルチプロセッサシステム | |
JP7199493B2 (ja) | 非順次的ページ連続リード | |
US11842193B2 (en) | Processing-in-memory (PIM) device | |
JP2009032055A (ja) | データ記憶装置 | |
US6442097B2 (en) | Virtual channel DRAM | |
KR20210093125A (ko) | 프로세싱-인-메모리 장치 | |
JPH06290584A (ja) | 半導体記憶装置 | |
JP3557895B2 (ja) | メモリクリア装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121204 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130304 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130402 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130410 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5261803 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |