JPS63282997A - ブロツクアクセスメモリ - Google Patents

ブロツクアクセスメモリ

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JPS63282997A
JPS63282997A JP62119213A JP11921387A JPS63282997A JP S63282997 A JPS63282997 A JP S63282997A JP 62119213 A JP62119213 A JP 62119213A JP 11921387 A JP11921387 A JP 11921387A JP S63282997 A JPS63282997 A JP S63282997A
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access memory
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JP62119213A
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Kazuyasu Fujishima
一康 藤島
Yoshio Matsuda
吉雄 松田
Hideto Hidaka
秀人 日高
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明はひとかたまりの複数ビットをシリアルに読み
書きするブロックアクセスメモリに関し、特に書込また
は読出サイクルとリフレッシュサイクルとを同時に行な
えるようにしたブロックアクセスメモリに関する。
［従来の技術］ 第３図は従来のブロックアクセスメモリの構成を示す図
である。第３図において従来のブロックアクセスメモリ
は、外部から与えられる外部アドレスＡＯ〜Ａ７を受け
て相補のアドレス信号ＡＯ。
と、リフレッシュされるべき行を指定するリフレッシュ
行アドレスを順次発生するリフレッシュアドレスカウン
タ８と、外部から与えられるリフレッシュサイクルを指
定するための外部ＲＥＦ信号を受け、相補行アドレスＡ
Ｏ−Ａ７．−入一〇−Ａ７とリフレッシュアドレスカウ
ンタ８がらのリフレッシュ行アドレスのいずれかを行デ
コーダ１に伝達するための信号ＲＥＦ、ＲＥＦを発生す
るＲＥＦバッファつと、ＲＥＦバッファ９がらの信号Ｒ
ＥＦに応答してオン状態となりアドレスバッファ７出力
を行デコーダ１へ伝達するスイッチＳ　Ｗ　１と、ＲＦ
バッファ９からの信号ＲＥＦに応答してオン状態となり
、リフレッシュアドレスカウンタ８からのリフレッシュ
行アドレスを行デコーダ１へ伝達するためのスイッチＳ
Ｗ２と、アドレスバッファ７またはリフレッシュアドレ
スカウンタ８から与えられた行アドレスを受けてデコー
ドし１本のワード線を選択する行デコーダ１と、各々が
情報を記憶する、行および列状に配置された複数個のメ
モリセル４と、複数個のメモリセル４の１行を選択する
複数個のワード線２と、選択行デコーダ１出力により選
択されたワード線に接続されるメモリセル情報が伝達さ
れる複数本のビット線３と、ビットｌ１ｉ１３の各々に
対応して設けられビット線上の情報を検知・増幅するセ
ンスアンプ群５と、クロック信号Φ２０に応答してセン
スアンプ群５からの信号を同時に受け、クロック信号Φ
１、Φ２からのクロックに応答して順次データ出力バッ
ファ１０へ伝達するシフトレジスタ６と、シフトレジス
タ６からの情報をシリアルに出力データＤｏｕＴとして
出力する出力バッファ１ｏとから構成される。ここで図
においては一例としてメモリセルアレイＭＡが２５６行
×２５６列の構成の場合が示される。またシフトレジス
タ６はその出力部と入力部とが接続されて１つのループ
を形成している。センスアンプ群５はセンスアンプ活性
化信＠ＳＥに応答して活性化される。
第４図は第３図に示されるセンスアンプ群５とシフトレ
ジスタ６の構成をやや詳細に示した図である。第４図に
おいてセンスアンプ群５は２５６個のセンスアンプ５−
１〜５−２５６から構成される。各センスアンプ５−１
〜５−２５６は、そのゲートとドレインが交差接続され
た２つのスイッチトランジスタから構成され、センスア
ンプ活性化信号３Ｆに応答して活性化され、選択されな
いメモリセルが接続されるビット線上の電位を基準電位
として差動増幅し、ビット線ＢＬ上の電位を出力する。
ここでビット線は、選択されたメモリセルが接続される
ビット線と、このビット線上の電位の比較基準電位を与
えるリファレンスビット線とが対をなして配列されてい
る。シフトレジスタ６は２５６段の単位シフトレジスタ
６−１〜６−２５６から構成される。単位シフトレジス
タ６−１〜６−２５６の各々は、２段のインバータ１１
、Ｉ２とそのインバータの間に接続され、クロック信号
の１に応答してオン状態となるスイッチトランジスタＴ
１から構成される。隣接する単位シフトレジスタ間には
クロック信号Φ２に応答してオン状態となるスイッチン
グトランジスタＴ２が設けられる。各センスアンプ５−
１〜５−２５６の出力は、クロック信号Φ２０に応答し
てオン状態となるスイッチトランジスタ１１−１〜１１
−２５６を介して各単位シフトレジスタ６−１〜６−２
５６の入力部へ伝達される。
なお第３図の構成においては図面を簡単化するためにデ
ータ書込回路等は省略している。
第５図は従来のブロックアクセスメモリにおけるデータ
読出動作を示す波形図である。以下、第３図ないし第５
図を参照して従来のブロックアクセスメモリの動作につ
いて説明する。
まずたとえば外部ＲＡＳ信号（図示せず）が活性状態と
なり外部アドレスＡＯ−Ａ７が取込まれ、アドレスバッ
ファ７へ与えられる。このとき通常のデータ読出サイク
ルにおいては外部ＲＥＦ信号が低レベルにあり、信号Ｒ
ＥＦが高状態、信号ＲＥＦが低状態にあり、スイッチＳ
Ｗ１がオン状態となっている。アドレスバッファ７で生
成された相補アドレスＡＯ，ＡＯ〜Ａ７．Ａ７はスイッ
チＳＷ１を介して行デコーダ１へ伝達される。次に行デ
コーダ１によりアドレス信号Ａ○、ＡＯ〜Ａ７、Ａ７が
指定する１本のワード線が選択され、選択されたワード
線ＷＬの電位が立ち上がり１行のメモリセルが選択され
る。これにより選択されたワードｍＷＬに接続されるメ
モリセルが有する情報に応じた電位変化が各ビット線３
上に現われる。次にセンスアンプ活性化信号ＳＥが立ち
下がってセンスアンプ群５　（５−１〜５−２５６）が
活性化され、ビット線対ＢＬ、ＢＬ上の電位を選択され
ないメモリセルが接続されるビット線を基準電位として
差動増幅する。次にクロック信号Φ２０が立ち上がりス
イッチトランジスタ１１−１〜１１−２５６がオン状態
となり、各センスアンプ５−１〜５−２５６からの情報
がシフトレジスタ６の各基本シフトレジスタ６−１〜６
−２５６の入力部へ伝達される。このシフトレジスタ６
へ伝達された情報はクロック信号Φ１．Φ２に応答して
順次１ビツトずつシリアルに出力データバッファ１０へ
伝達され、データ出力バッファ１０を介して出力データ
Ｄ。ｕＴとしてシリアルな２５６ビツトのデータが読出
される。次に１つのサイクル（シリアルリードサイクル
）が終了し、選択されたワード線ＷＬ電位が立ち下がり
、センスアンプ活性化信号ＳＥも立ち上がると外部ＲＥ
Ｆ信号が高レベルとなり、信号ＲＥＦが高レベル、信号
ＲＥＦが低レベルとなり、リフレッシュアドレスカウン
タ８からのリフレッシュ行アドレスがスイッチＳＷ２を
介して行デコーダ１へ伝達されリフレッシュサイクルが
始まる。この行デコーダ１によりデコードされたリフレ
ッシュ行アドレスに９一 対応して１本のワード線が選択され、選択ワード線レベ
ルが立ち上がり、その選択されたワード線のつながるメ
モリセルの有する情報がビット線上に伝達される。次に
センスアンプ活性化信号ＳＥが低レベルとなってセンス
アンプ群５が活性化され、各ビット線対上の電位を差動
増幅し、これによりビット線３上のレベルが確定する。
この後選択されたワード線の電位を立ち下げることによ
り、ビット線のレベルがメモリセルに再書込されリフレ
ッシュが完了する。ここでリフレッシュアドレスカウン
タ８はリフレッシュ行アドレスを出力して行デコーダ１
へ与えた後そのアドレスをインクリメントまたはデクリ
メントする。
ここでリフレッシュアドレスカウンタ８の動作タイミン
グはたとえば信号ＲＥＦにより与えられ、リフレッシュ
行アドレスのインクリメントまたはデクリメントはカウ
ンタ８内部で自動的に行なわれる。
また、データ書込サイクルはデータ続出と同様のタイミ
ングで行なわれ、図示しないデータ入力バッファからシ
フトレジスタ６ヘシリアルにデータが入力される。
［発明が解決しようとする問題点コ 従来のブロックアクセスメモリは以上のように構成され
ているので、メモリセルのリフレッシュのためにリフレ
ッシュサイクルを通常のデータ読出サイクルまたはデー
タ書込サイクルの間に挿入しなければならず、ブロック
アクセスメモリの有効利用効率を低下させるという問題
点があった。
それゆえ、この発明の目的は上述のような従来のブロッ
クアクセスメモリが有する問題点を除去し、リードサイ
クル（データ読出サイクル）またはライトサイクル（デ
ータ書込サイクル）を行なってさえすればリフレッシュ
サイクルとして特別のサイクルを挿入しなくてもメモリ
セルがリフレッシュされ、それによりブロックアクセス
メモリの有効利用効率を向上させることのできるブロッ
クアクセスメモリを提供することである。
［問題点を解決するための手段］ この発明に係るブロックアクセスメモリは、メモリセル
アレイを複数のブロックに分割し、各ブロックごとにワ
ード線を外部アドレスに応答して選択してアクセスして
データ読出または書込を行なうとともに、アクセスされ
ないブロックのワード線を、選択されたブロックのアク
セスと並行してリフレッシュアドレスカウンタ出力によ
り選択してリフレッシュを行なうようにしたものである
。
［作用コ この発明におけるブロックアクセスメモリは、ブロック
単位でアクセスが行なわれてデータの読出または書込が
行なわれるとともに、選択されたブロックのアクセスと
並行して選択されないブロックのワード線をリフレッシ
ュアドレスカウンタ出力により選択してリフレッシュが
行なわれるため、通常のデータ読出または書込のリード
サイクルまたはライトサイクルと同時にリフレッシュサ
イクルが行なわれるため、ブロックアクセスメモリにお
いてリフレッシュ用の特別のサイクルを設ける必要がな
く、ブロックアクセスメモリの有効利用効率を向上させ
る。
［発明の実施例］ 第１図はこの発明の一実施例であるブロックアクセスメ
モリの構成を示す図であり、データ続出経路の構成が示
される。
第１図において、この発明によるブロックアクセスメモ
リは、メモリセルアレイがブロックＢ１とブロックＢ２
の２つのブロックに分割さる。ブロック材１．ブロツク
＃２の各々は、行および列状に配列されて各々が情報を
記憶する複数のメモリセル４と、複数のメモリセルの１
行を選択するための複数のワードｉ！２−１〜２−ｎと
、選択されたワード線に接続されるメモリセルの有する
情報が伝達される複数のビット線３と、ビット線３上に
現われた情報を、センスアンプ活性化信号ＳＥに応答し
て活性化されて検知・増幅するセンスアンプ群５とが設
けられる。ブロック＃１のセンスアンプ群５出力はクロ
ックΦ１０に応答して、ブロックＢ１に対応して設けら
れたシフトレジスタ６へ同時に転送される。シフトレジ
スタ６はその入力部と出力部が接続されループを形成し
ている。シフトレジスタ６はクロックΦ１ｏに応答して
発生されるクロックΦ１．Φ２に応答して受けた信号を
１ビツトずつ転送し、ブロック選択信号Ｂ１に応答して
オン状態となるスイッチトランジスタ１６を介してデー
タ出力バッファ１ｏへ伝達する。ブロック＃２に対して
設けられたセンスアンプ５′出力はクロックΦ２ｏに応
答して、ブロック＃２に対して設けられたシフトレジス
タ６′へ同時に伝達される。シフトレジスタ６′はその
出力部と入力部とが接続されてループを形成し、クロッ
クΦ２０に応答して発生されるクロックΦ３、Φ４に応
答してブロック選択信号Ｂ２に応答してオン状態となる
スイッチトランジスタ１６′を介してデータ出力バッフ
ァ１ｏへ転送される。
ブロック＃１に含まれるワード線２−１〜２−ｎの各々
には、行デコーダ１出力と第１のタイミングでワード線
を活性化するための信号ΦＸＩ　とを受けるＡＮＤゲー
ト１２−１〜１２−ｎと、リフレッシュアドレスシフト
レジスタ１７出力と第２のタイミングでワード線を活性
化する信号の×２とを受けるＡＮＤゲート１３−１〜１
３−ｎとが設けられる。ブロック＃２のワード線２−１
〜２−ｎの各々には、行デコーダ１出力と第２のタイミ
ングでワード線を活性化する信号の８□とを受けるＡＮ
Ｄゲート１２”　−１〜１２’−ｎと、リフレッシュア
ドレスシフトレジスタ１７出力と第１のタイミングでワ
ード線を活性化する信号Φ８、とを受けるＡＮＤゲート
１３’−１〜１３′−ｎがそれぞれ設けられる。リフレ
ッシュアドレスレジスタ１７は、リフレッシュされるべ
きワード線を指定するリフレッシュ行アドレスを発生し
、ブロック＃１．＃２のリフレッシュ後自動的にリフレ
ッシュ行アドレスをインクリメントまたはデクリメント
する。
なお第１図においては図面を簡略化するためにデータ書
込経路は省略している。
第２図は第１図に示されるこの発明の一実施例であるブ
ロックアクセスメモリのデータ読出時における動作を示
す波形図である。以下、第１図および第２図を参照して
この発明の一実施例におけるブロックアクセスメモリの
データ読出動作について説明する。ここではまずブロッ
ク＃１が外部アドレスによりアクセスされ、次にブロッ
ク＃２が外部アドレスによりアクセスされる場合が示さ
れる。
まずたとえば図示しない外部ＲＡＳ信号の活性状態に応
答して外部アドレスＡＯ〜Ａ７が取込まれ、図示しない
アドレスバッファを介して相補アドレス信号ＡＯ，ＡＯ
〜Ａ７．Ａ７が行デコーダ１へ与えられる。このアドレ
ス信号ＡＯ，ＡＯ〜Ａ７．Ａ７に基づいて行デコーダ１
で１本のワード線が選択され選択されたワード線に対応
する行デコーダ出力が高レベルとなる。一方、リフレッ
シュアドレスシフトレジスタ１７に保持されているリフ
レッシュ行アドレスに基づいて対応するリフレッシュア
ドレスシフトレジスタ１７出力が高レベルとなっている
。行デコーダ１出力およびリフレッシュアドレスシフト
レジスタ１７出力が確定すると、まずワード線駆動信号
Φ８．が高レベルとなり、ＡＮＤゲート１２−１〜１２
−ｎへ与えられる。これに応答してＡＮＤゲート１２−
１〜１２−〇の出力のいずれかが高レベルとなり、ブロ
ック＃１において１本のワード線ＷＬｓ＋が選択され高
レベルとなる。このときワード線駆動信号Φ８□は低レ
ベルのままであるため、ＡＮＤゲート１２’−１〜１２
’−ｎおよび１３−１〜１３−ｎ出力は低レベルである
。一方、ブロック＃２においては、ＡＮＤゲート１３’
−１〜１３′−〇のうちの１つの出力がリフレッシュア
ドレスシフトレジスタ１７と第１のワード線駆動信号Φ
８．とに応答して“′Ｈ″となり、１本のワード線ＷＬ
４２が選択され、そのレベルが高レベルとなる。これに
より選択されたワードＩＷＬｓ＋およびＷ　Ｌ　Ｒ２に
接続されるメモリセルの有する情報がビット線３上に読
出される。次にセンスアンプ活性化信号ＳＥが低レベル
となってセンスアンプ５．５′が共に活性化され、選択
されたメモリセルの有する情報に応じてビット線３の電
位が高レベルまたは低レベルになる。ここで第２図にお
いては従来と同様にビット線が相補ビット線対をなして
おり、センスアンプが相補ビット線対上の電位差を差動
増幅する構成を有している状態が示される。これにより
ビット１ｌＢＬの状態が高レベルまたは低レベルに確定
するとクロック信号Φ１０が高レベルとなり、ブロック
＃１のセンスアンプ群５で検知・増幅された情報がシフ
トレジスタ６へ転送される。ここで、センスアンプ群５
およびシフトレジスタ６の構成は第４因に示される従来
のセンスアンプおよびシフトレジスタと同様の構成を有
しているものとする。但しそのステップ数（ステージ数
）は半分の１２８（シリアルデータが２５６ビツトであ
る場合）にされている。次いでブロック選択信号Ｂ１が
高レベルとなりスイッチトランジスタ１６がオン状態と
なり、シフトレジスタ６からの情報が、クロックΦ１０
に応答して発生されたクロックΦ１．Φ２に応答して順
次データ出力バッファ１０へ与えられ、ブロック＃１の
１２８ビツトのデータが順次出力にシリアルに与えられ
る。一方ブロック＃２においては、クロックの２０が゛
（Ｌ　Ｈのままであるためセンスアンプ５′で検知・増
幅された情報が再びメモリセルへ書込まれるリフレッシ
ュ動作が行なわれており、１行分のメモリセルがリフレ
ッシュされている。次にシフトレジスタ６からの１２８
ビツトのデータを順次クロック信号Φ１．Φ２に応答し
てシリアルに出力している間に第１のワード線駆動信号
Φ工、が立ち下がり、センスアンプ活性化信号ＳＥが立
ち上がり、各ブロック＃１．＃２のビット線およびセン
スアンプのリセット（プリチャージ）を行なった後に、
次に第２のワード線駆動信号Φ８□を立ち上げる。これ
により、ブロック＃１で選択されたと同一の行のワード
線が行デコーダ１の出力信号Ｉｉ！１４を介してＡＮＤ
ゲート１２’−１〜１２’　−ｎへ与えられ、第２のワ
ード線クロック信号Φｘ２の高レベルへの立ち上がりと
同時に１本のワード線Ｗ　Ｌ　ｓ□が選択され、そのレ
ベルが高レベルに立ち上がる。一方、このとき同時にリ
フレッシュアドレスシフトレジスタ１７からのリフレッ
シュ行アドレスはＡＮＤゲート１３−１〜１３−ｎへ与
えられ、高レベルとなつた第２のワード線駆動信号Φ８
□とともにリフレッシュアドレスシフトレジスタ１７が
指定するリフレッシュ行アドレスに応答して１本のワー
ド線が選択され、ブロック＃１において選択ワード１ｉ
ＷＬｓｚが高レベルとなる。次に選択されたワード線Ｗ
Ｌ、□およびＷＬｌｌｌに接続されるメモリセルの有す
る情報がビット線３上へ伝達され、ビット線ＢＬのレベ
ルが選択されたワード線に接続されるメモリセルの有す
る情報の“１１１　、　１１　Ｑ　１１に応じて高レベ
ルまたは低レベルに確定する。このセンスアンプ５．５
′によるセンス動作によりビット線ＢＬ上のレベルが確
定すると、クロックΦ２ｏが高レベルとなり、ブロック
＃２のビット線のレベルがシフトレジスタ６′の各ステ
ージの入力部に伝達され、出力に備えて待機する。次に
ブロック＃１からの出力であるシリアル出力が１２８ビ
ツトになったことを検知してブロック＃２のシフト用ク
ロックΦ３．Φ４が起動され、同時にブロック選択信号
がＢ１からＢ２に切換わり、スイッチトランジスタ１６
′がオン状態となると、ブロック＃１からのシリアル１
２８ビツトに続いて連続して間断なくブロック＃２から
の１２８ビツトのデータが順次シリアルにデータ出力バ
ッファ１０へ伝達され、全体で２５６ビツトのブロック
データが従来と同様途切れることなくシリアルに出力さ
れる。このブロック＃２からのデータ読出動作中にブロ
ック＃１において選択されたワード線Ｗ　Ｌ　ｓ　２の
１行分のメモリセルがリフレッシュされ、リフレッシュ
アドレスシフトレジスタ１７のリフレッシュ行アドレス
は次のサイクルに備えて１ビツトシフト（インクリメン
トまたはディクリメント）される。ここで、リフレッシ
ュアドレスシフトレジスタ１７のリフレッシュ行アドレ
スを発生するタイミングとリフレッシュ行アドレスをシ
フトするタイミングは第１および第２のワード線駆動信
号Φ。１．Φｘ２を用いて制御してもよいし、図示しな
いが、外部アドレスを取込むタイミングを与える外部Ｒ
ＡＳ信号に同期して発生される内部ＲＡＳ信号で制御す
るようにしてもよい。また、常にリフレッシュ行アドレ
スを出力し、そのシフトのタイミングのみをリフレッシ
ュの開始前または終了後に行なうようにしてもよい。
また、上記実流例においては、メモリセルアレイ（２５
６行×２５６列）を２つのブロックに分割した場合を示
したが、これに限定されず他の個数のブロックに分割し
ても上記実施例と同様の効果を得ることができる。
さらに上記実施例においては、データをシリアルに読出
す場合の動作について説明したが、これに限定されず、
データをシフトレジスタにシリアルに入力し、１度に１
行のメモリセルに情報を書込むリードサイクルにおいて
も上記実施例と同様の効果を得ることが可能である。そ
のリードサイクル時における動作タイミング信号はリー
ドサイクルにおけるタイミング信号とほぼ同様であり、
データ出力バッファをデータ入力バッファに置換えてデ
ータの流れを逆に考えればよい。
［発明の効果］ 以上のようにこの発明によればメモリセルアレイを複数
個のブロックに分割し、外部アドレスに基づいて各ブロ
ック単位でアクセスし、選択されたブロックのデータの
読出または書込のアクセスが行なわれている間に、残り
の非選択のブロックにおいて内部に設けられたリフレッ
シュアドレスシフトジスタ出力に基づいてリフレッシュ
を行なうようにし、かつ複数のブロックへのアクセスを
適当なタイミングで切換えて入出力回路に接続している
ので、外部から見た場合、ひとかたまりのシリアルデー
タのリードまたはライトを行ないながら内部ではそのサ
イクルに隠れてリフレッシュを順次行なうことが可能と
なり、特別のリフレッシュサイクルをリードサイクルま
たはライトサイクルの間に設ける必要がなく、ブロック
アクセスメモリの有効利用効率を向上させることが可能
となる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるブロックアクセスメ
モリの出力部の構成を示す図である。第２図はこの発明
の一実施例であるブロックアクセスメモリのデータ読出
時における動作を示す図でぁる。第３図は従来のブロッ
クアクセスメモリのデータ出力部の構成を示す図である
。第４図はブロックアクセスメモリにおいて用いられる
センスアンプおよびシフトレジスタのより詳細な構成を
示す図である。第５図は第３図に示される従来のブロッ
クアクセスメモリのデータ読出時における動作を示す図
である。 図において、１は行デコーダ、２−１〜２−ｎはワード
線、３はビット線、ＢＬ、ＢＬはビット線対、４はメモ
リセル、５，５′はセンスアンプ群、６，６′はシフト
レジスタ、７はアドレスバッファ、１０はデータ出力バ
ッファ、１２−１〜１２−ｎ、１２’−１〜１２’　−
ｎは行デコーダ出力を伝達するためのＡＮＤゲート、１
３−１〜１３−ｎ、１３’　−１〜１３’　−ｎはリフ
レッシュアドレスシフトレジスタ出力を伝達するための
ＡＮＤゲート、１６．１６’　はブロック選択用スイッ
チングトランジスタ、１７はリフレッシュアドレスシフ
トレジスタである。 なお、図中同一符号は同一または相当部分を示す。 ２、発明の名称 ブロックアクセスメモリ ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）　明細書第５頁第３行のｒＲＦバッファ」をｒＲ
ＥＦバッファ」に訂正する。 （２）　明細書第１１頁第１３行ないし第１４行の「行
なってさえすれば」を「行なっていさえすれば」に訂正
する。 （３）　明細書第１３頁第６行の「ブロックＢ１」を「
ブロック＃１」に訂正する。 （４）　明細書第１３頁第７行の「ブロックＢ２」を「
ブロック＃２」に訂正する。 （５）　明細書第１３頁第１８行の「ブロックＢＩＪを
「ブロック＃１」に訂正する。 （６）　明細書第２２頁第１２行の「リードサイクル」
を「ライトサイクル」に訂正する。 （７）　明細書第２２頁第１３行ないし第１４行の「リ
ードサイクル」を「ライトサイクル」に訂正する。 以上

Claims (4)

    【特許請求の範囲】
  1. （１）行および列状に配列されて各々が情報を記憶する
    複数個のメモリセルからなるメモリセルアレイと、各々
    が前記複数個のメモリセルの１行を選択する複数のワー
    ド線と、各々が前記メモリセルの１列が接続される複数
    のビット線と、前記複数のビット線の各々上の情報を検
    知・増幅する複数のセンスアンプとを有し、外部アドレ
    スにより選択された１本のワード線に接続される１行の
    メモリセルを同時にアクセスするブロックアクセスメモ
    リであって、 前記メモリセルアレイを前記ワード線の各々を分割する
    ように分割して構成される複数のメモリブロックと、 前記複数のメモリブロックの各々に対応して設けられ、
    対応するブロック内のビット線上の電位を検知・増幅す
    る検知増幅手段と、 外部から与えられるアドレス信号に応答して前記複数の
    メモリブロックのうちの１つのブロックに含まれるワー
    ド線を活性化し、前記活性化されたワード線に接続され
    る１行のメモリセル情報を前記選択されたブロックの検
    知増幅手段で検知・増幅する選択アクセス手段と、 前記外部アドレス信号に応答して１つのブロックの１本
    のワード線が活性化されるタイミングに応答して前記複
    数のメモリブロックのうちの選択されないブロックのう
    ちの少なくとも１つのブロックのワード線を自己の発生
    する行アドレスに基づいて活性化し、該活性化されたワ
    ード線に接続されるメモリセル情報を該ブロックに対応
    する検知増幅手段を活性化して、リフレッシュする選択
    リフレッシュ手段とを備える、ブロックアクセスメモリ
    。
  2. （２）前記ブロックアクセスメモリは、前記複数のブロ
    ックの各々に対応して設けられ対応する検知増幅手段と
    信号の授受を行なう記憶手段を有し、前記記憶手段はブ
    ロック選択信号に応答してデータ入出力信号線に順次接
    続され、それにより前記複数のメモリブロックからのま
    たはへのシリアルデータが連続して入出力される、特許
    請求の範囲第１項記載のブロックアクセスメモリ。
  3. （３）前記複数のメモリブロックの各々に含まれるワー
    ド線の各々は、第１のタイミングで活性化され前記外部
    アドレスに応答して１本のワード線を活性化する第１の
    ワード線駆動回路と、前記リフレッシュ手段の発生する
    行アドレスに応答して前記第１のタイミングと異なる第
    ２のタイミングで活性化され、前記選択リフレッシュ手
    段の行アドレスにより選択されたワード線を駆動する第
    ２のワード線駆動回路とに接続される、特許請求の範囲
    第１項記載のブロックアクセスメモリ。
  4. （４）前記第１および第２のワード線駆動回路はＡＮＤ
    ゲートを用いて構成される、特許請求の範囲第３項記載
    のブロックアクセスメモリ。
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