KR0127236B1 - 메모리 칩의 정보 이용 회로 - Google Patents

메모리 칩의 정보 이용 회로

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KR0127236B1 KR1019940010842A KR19940010842A KR0127236B1 KR 0127236 B1 KR0127236 B1 KR 0127236B1 KR 1019940010842 A KR1019940010842 A KR 1019940010842A KR 19940010842 A KR19940010842 A KR 19940010842A KR 0127236 B1 KR0127236 B1 KR 0127236B1
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Abstract

본 발명은 메모리 칩의 정보 이용 회로에 관한 것으로, 종래에는 스태틱랩(SRAM)을 적용하는 경우 메모리 콘트롤러는 사용자가 지정한 정확한 환경에서만 메모리를 사용할 수 있음으로 시스템에서 사용하는 메모리를 대치하는 경우 사용자는 동작 환경을 다시 제팅해야 하는 불편함이 있고 제팅을 하지 않은 경우 오동작이 발생하는 문제점이 있었다. 이러한 점을 같안하여 본 발명은 칩의 정보를 저장하고 외부의 입력에 따라 저장된 데이타를 출력시킴으로써 시스템의 콘트롤러가 해당 제어 신호를 출력시킴으로써 해당 메모리 칩의 엑제스를 적절히 제어하도록 구성한 것으로, 본 발명은 시스템에 장착되는 메모리마다 사용자가 제팅을 수행하지 않음으로 편리함을 제공할 뿐아니라 제팅 미에 의한 오동작을 방지하여 시스템의 신뢰도를 향상시킬 수 있다.

Description

메모리 칩의 정보 이용 회로
제 1 도는 본 발명 메모리 칩의 정보 이용 회로.
제 2 도 및 제 3 도는 제 1 도에 있어서, 제어 신호 발생부의 예시도.
제 4 도는 제 1 도에 있어서, 정보 저장부의 예시도.
제 5 도는 제 4 도에 있어서, 정보 메모리의 상세 회로도.
제 6 도는 제 1 도에 있어서, 데이타 변환부의 예시도.
제 7 도는 본 발명에 따른 각 부의 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제어 신호 발생부 2 : 정보 저장부
3 : 데이타 변환부 11 : 인에이블 신호 발생단
12 : 선택 신호발생단 13 : 클력 발생단
FFL,FFl-FFn : 플립플롭 Bl-Bn : 버퍼
XOR : 배타적 오아게이트 ANl : 앤드게이트
lNl : 인버터
본 발명은 칩의 정보 이용에 관한 것으로 특히, 외부에서 입력 신호를 메모리 칩에 인가하여 해당 칩의 정보를 읽어 이용할 수 있도록 메모리 칩의 정보 이용 회로에 관한 것이다.
종래에는 사용자가 메모리 칩을 응용 분야에 적용하기 위하여 메모리 칩의 사양을 읽어 칩의 정보를 얻은 후 해당 칩의 환경을 설정한다.
예를 들어, 100ns의 엑제스 시간을 갖는 디램(DRAM)의 경우 사용자는 이 디램을 사용하는 콘트롤러에 이 정보를 입력시키게 된다.
이에 따라, 콘트롤러는 사용자가 입력시킨 정보 데이타를 이용하여 메모리 칩을 구동시키기 위한 관련 신호를 발생시킴으로써 해당 메모리 칩을 적절히 엑제스하게 된다.
그러나, 종래에는 스택틱 램(SRAM)을 적용하는 경우 메모리 콘트롤러는 사용자가 지정한 정확한 환경에서만 메모리를 사용할 수 있으므로 시스템에서 사용하는 메모리를 대치하는 경우 사용자는 동작 환경을 다시 제팅해야 하는 불편함이 있고 제팅을 하지 않은 경우 오동작이 발생하는 문제점이 있었다.
본 발명은 이러한 점을 같안하여 칩의 정보를 저장하고 외부의 입력에 따라 저장된 데이타를 출력시킴으로써 시스템의 콘트롤러가 해당 제어신호를 출력시킴으로써 해당 메모리 칩의 엑제스를 적절히 제어하는 메모리 칩의 정보 이용 회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상제히 설명하면 다음과 같다.
본 발명은 상기의 목적을 달성하기 위하여 외부의 입력신호에 따라 해당 제어 신호를 출력하는 제어신호 발생 수단과, 이 제어 신호 발생 수단의 출력인 선택신호에 따라 저장된 해당 정보를 출력하는 정보 저장 수단과, 이 정보 저장 수단의 출력을 변환하여 칩 외부로 출력하는 데이타 변환 수단을 메모리 칩 내부에 구성한다.
제 1 도는 본 발명의 실시예의 블력도로서 이에 도시한 바와 같이, 외부의 데이타에 따라 제어 신호인 인에이블 신호, 래치 신호, 선택 신호 및 클력을 발생시키는 제어 신호 발생부(1)와, 이 제어 신호 발생부(1)의 출력에 따라 해당 저장 정보를 출력하도록 복수개로 병렬 접속된 정보 저장부(2)와, 이 정보 저장부(2)의 출력을 입력받아 상기 제어 신호 발생부(1)의 출력에 따라 상기 정보 저장부(2)의 출력을 변환시켜 칩 외부로 출력하는 데이타 변환부(3)로 구성한다.
상기 제어 신호 발생부(1)는 제 2 도 및 제 3 도에 도시한 바와 같이, 외부입력 데이타에 따라 내부의 인에이블 신호, 정보 저장부를 선택하기 위한 선택 신호, 클력 및 래치 신호를 발생시키는 인에이블 신호 발생단(11), 선택신호 발생단(12)와 클력 발생단(13)으로 구성한 것으로, 상기 인에이블 신호 발생단(11)은 인에이블 신호를 반전시키는 인버터(IN1)와, 리드/라이트신호를 배타적 논리조합하는 배타적 오아게이트(XOR)와, 이 배타적 오아게이트(XOR)의 출력에 인에이블되어 상기 인버터(IN1)의 출력을 래치시켜 인에이블 신호(CS)를 출력하는 플립플롭(FF)으로 구성하고, 상기 선택 신호 발생단(12)은 상기 인에이블 신호 발생단(11)의 출력에 액티브되어 외부의 어드레스에 따라 선택신호를 출력하는 디코더로 구성한다.
상기 정보 저장부(2)는 제 4 도에 도시한 바와 같이, 인에이블 신호가 공통 접속됨과 아울러 선택 신호가 각기 인가된 정보 메모리(21-2N)의 출력을 각 비트의 출력 단자를 공통 접속하여 n비트의 정보데이타가 출력되게 구성한 것으로, 상기 각 정보 메모리(21-21N)는 제 5 도에 도시한 바와 같이, 클력에 따라 래치되는 N개의 병렬 접속 플립플롭(FF1-FFN)과, 인에이블 신호 발생부의 출력과 선택 신호 발생부의 출력을 앤딩하는 앤드게이트(AN1)과, 이 앤드게이트(AN1)의 출력에 제어되어 상기 플립플롭(FF1-FFN)의 출력을 제어하는 버퍼(B1-Bn)으로 구성한다.
상기 데이타 변환부(3)는 제 6 도에 도시한 바와 같이, 제어 신호 발생부(1)의 출력에 인에이블되어 정보 저장부(2)의 출력을 입력받아 스프트시킴에 의해 변환된 데이타를 출력하는 시프트 레지스터로 구성한다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 제 7 도를 참조하여 상세히 설명하면 다음과 같다.
시스템에 메모리 칩이 장착되면 외부의 콘트롤러는 장착된 메모리 칩을 엑세스하기 위해 어드레스, 리드/라이트 신호 및 침 인에이블 신호를 입력시키게 된다.
이때, 메모리 칩에 입력 데이타가 인가되면 제어 신호 발생부(1)는 인에이블 신호 발생단(11)에서 내부 회로를 위한 인에이블 신호(CS)를 발생시키고, 선택 신호 발생단(12)에서 출력 정보 선택을 위한 선택 신호(S0-Sn-1)를 발생시키며, 클력 발생단(13)에서 내부 회로의 동작을 동작시키기 위한 클력(CLK) 및 변환된 데이타를 유지시키기 위한 래치 신호(LE)를 발생시키게 된다.
즉, 인에이블 신호 발생단(11)은 제 7 도(a)와 같은 외부 콘트롤러의 인에이블 신호를 인버터(IN1)에서 반전시켜 플립플롭(LFF)의 입력단에 인가하고 제 7 도(b)(c)와 같은 외부 콘트롤러의 리드/라이트 신호를 배타적 오아게이트(XOR)에서 논리 조합하여 상기 플립플롭(LFF)의 인에이블 단자에 인가함으로써 상기 플립플롭(LFF)은 제 7 도(바)와 같이 인에이블 신호(CS)를 칩 내부로 발생시키게 된다.
그리고, 선택 신호 발생단(12)은 인에이블 신호 발생단(11)의 인에이블 신호(CS)에 액티브되어 외부의 어드레스를 디코딩함에 따라 N개의 선택신호(S0-Sn-1)를 발생시키는데, 예를 들어 어드레스가 A0-A3라면 선택 신호는 S0-S15가 발생하게 된다.
이때, 제어 신호 발생부(1)가 내부 회로의 제어를 위한 신호를 발생시키면 인에이블 신호(CS)가 온이 될 때 정보 저장부(2)가 액티브되어 선택신호(S0-Sn-1) 증 온상태인 신호를 입력받은 N개의 정보 메모리(21-2n) 증 해당 메모리가 저장된 n비트의 정보 데이타를 출력하게 되고 선택 신호가 오프인 N-1개의 메모리의 출력은 하이 임피던스 상태가 된다.
여기서, 각 비트 출력이 와이어 오아로 공통 접속된 정보 메모리(21-2n)중 액티브된 메모리는 인에이블 신호 발생단(11)의 출력(CS)과 선택 신호 발생단(12)의 출력(Si)을 앤드게이트(AN1)가 논리 곱하여 제어 신호를 발생시킴에 따라 버퍼(B1-Bn)가 인에이블되어 클력 발생단(13)의 출력(CLK)에 따른 플립플롭(FF1-FFn)의 출력을 데이타 변환부(3)에 출력하게 된다.
이때, 정보 저장부(2)는 정보 데이타의 포멧이 직렬 데이타일 경우 제어 신호 발생부(1)의 클력 신호에 따라 기록된 정보를 시프트시켜 데이타 변환부(3)에 출력하게 된다.
즉, 제어 신호 발생부(1)의 인에이블 신호(CS)가 온상태로서 정보 저장부(2)의 임의의 메모리가 온상태가 되면 상기 제어 신호 발생부(1)의 클력(CLK)에 동기되어 상기 정보 저장부(2)에 저장된 정보데이타가 데이타 변환부(3)에 출력되어진다.
이에 따라, 데이타 변환부(3)는 정보 저장부(2)의 출력을 입력받아 제어 신호 발생부(1)의 래치 신호(LE), 인에이블 신호(CS) 및 클력(CLK)에 따라 데이타의 포멧을 변환시켜 칩 외부의 콘트롤러에 출력시키게 되는데, 예를 들어, 제 6 도에 도시한 바와 같은 시프트 레지스터인 경우 입력 데이타를 시프트시킴으로써 포멧이 변환된 정보 데이타를 출력하게 된다.
즉, 데이타 변환부(3)는 입력인 정보 저장부(2)의 출력이 n비트의 병렬 데이타이고 출력 데이타가 직렬 방식이면 병렬인 입력 데이타를 직렬 데이타로 변환하여 외부에 출력하게 되고, 그리고, 입력이 직렬 형태이고 데이타 출력 방식이 병렬인 경우에는 직렬 데이타를 병렬 데이타로 변환하여 출력하게 되며, 또한, 정보 저장부(2)의 출력이 n비트의 병렬 데이타이고 데이타의 출력 방식이 m비트 병렬데이타일 때 nm인 경우(n=m×A+B)라면 데이타 변환부(3)는 (A+1)개의 m비트 데이타를 출력하게 된다.
이때, 상기와 같이 정보 데이타가 선택된 후 포멧이 변환되어 출력되는 동작은제 7 도에 도시한 바와같은 타이밍에 따라 이루어진다.
따라서, 콘트롤러는 메모리 칩에 기록된 정보를 읽어 그 메모리 칩의 동작을 제어하기 위한 신호를 발생시키게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 메모리 칩 내부에 해당 칩의 정보를 기록하여 시스템에 메모리 칩이 장착되면 콘트롤러가 메모리 칩에 기록된 정보 데이타를 읽어 해당 칩의 사양에 따른 제어 신호를 발생시킬 수 있다. 따라서, 본 발명을 적용하면 시스템에 장착되는 메모리마다 사용자가 세팅명을 수행하지 않음으로 편리함을 제공할 뿐아니라 세팅미비에 의한 오동작을 방지하여 시스템의 신뢰도를 향상시킬 수 있다.

Claims (7)

  1. 외부의 입력신호에 따라 해당 제어 신호를 출력하는 제어 신호 발생 수단과, 이 제어 신호 발생수단의 출력인 선택 신호에 따라 저장된 해당정보를 출력하는 정보 저장 수단과, 이 정보 저장 수단의 출력을 상기 제어 신호 발생 수단의 출력에 따라 디코딩하여 변환된 정보 데이타를 출력하는 데이타변환 수단을 메모리 칩 내부에 구성한 것을 특징으로 하는 메모리 칩의 정보 이용 회로.
  2. 제 1 항에 있어서, 제어 신호 발생 수단은 외부의 입력 신호를 디코딩하여 내부 회로를 위한 인에이블 신호(CS)를 출력하는 인에이블 신호 발생단(11)과, 외부의 입력 신호에 따라 선택 신호(S0-Sn-1)를 출력하는 선택 신호 발생단(12)과, 외부의 입력 신호를 디코딩함에 따라 클럭(CLK)과 래치 신호(LE)를 출력하는 클럭 발생단(13)으로 구성한 것을 특징으로 하는 메모리 칩의 정보 이용 회로.
  3. 제 2 항에 있어서, 인에이블 신호 발생단(11)은 외부의 인에이블 신호를 반전시키는 인버터(IN1)와, 외부의 리드/라이트신호를 배타적 논리 조합하는 배타적 오아게이트(XOR)와, 이 배타적 오아게이트(XOR)의 출력에 인에이블되어 상기 인버터(IN1)의 출력을 래치시켜 내부의 인에이블신호(CS)를 출력하는 플립플롭(LFF)으로 구성한 것을 특징으로 하는 메모리 칩의 정보 이용 회로.
  4. 제 2 항에 있어서, 선택 신호 발생단(12)은 인에이블 신호 발생단(11)의 출력(CS)에 액터브되어 외부의 어드레스를 디코딩함에 따라 N개의 선택 신호를 출력하는 디코더로 구성한 것을 특징으로 하는 메모리 칩의 정보 이용 회로.
  5. 제 1 항에 있어서, 정보 저장 수단은 인에이블 신호 발생단(11)의 출력(CS)이 공통 접속됨과 아울러 N개의 선택 신호가 각기 인가되고 각 출력 비트가 와이어 오아 접속되어 n비트의 정보 데이타를 출력하는 정보 메모리(21-2n)으로 구성한 것을 특징으로 하는 메모리 칩의 정보 이용 회로.
  6. 제 5 항에 있어서, 정보 메모리(21-2n)는 클럭에 따라 래치되는 N개의 병렬 접속 플립플롭(FF1-FFn)과, 인에이블 신호 발생부의 출력과 선택 신호 발생부의 출력을 앤딩하는 앤드게이트(AN1)과, 이 앤드케이트(AN1)의 출력에 제어되어 상기 플립플롭(FFl-FFn)의 출력을 제어하는 버퍼(B1-Bn)로 각기 구성한 것을 특징으로 하는 메모리 칩의 정보 이용 회로.
  7. 제 1 항에 있어서, 데이타 변환 수단은 제어 신호 발생 수단의 출력에 인에이블되어 정보 저장 수단의 출력을 시프트시킴에 따라 포멧이 변환된 정보 데이타를 출력하는 시프트 레지스터로 구성한 것을 특징으로 하는 메모리 칩의 저장 회로.
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