JPH01224993A - マルチポートメモリ - Google Patents

マルチポートメモリ

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JPH01224993A
JPH01224993A JP63052213A JP5221388A JPH01224993A JP H01224993 A JPH01224993 A JP H01224993A JP 63052213 A JP63052213 A JP 63052213A JP 5221388 A JP5221388 A JP 5221388A JP H01224993 A JPH01224993 A JP H01224993A
Authority
JP
Japan
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data
serial
output
port
input
Prior art date
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Pending
Application number
JP63052213A
Other languages
English (en)
Inventor
Masayoshi Miyauchi
宮宇地　眞由
Satoru Kobayashi
悟 小林
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

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  • Multimedia (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は複数の入出力ボートを備えたマルチポートメモ
リに関し、特に画像メモリ等に使用されランダムアクセ
スポートとシリアル入出力ボートとを備えたマルチボー
トメモリに関する。
［従来の技術］ 従来より画像メモリ等の用途にランダムアクセスポート
とシ・リアル入出力ボートとを備えたデュアルポートメ
モリが使用されている。第５図にこの種のデュアルポー
トメモリの構成を示す。ランダムアクセスデータＲＤＡ
はランダムアクセスボー）１１、データ入出力バッファ
１２及びカラムデコーダ１３を介してメモリセルアレイ
１４に書込まれ、この逆ルートで読出される。また、シ
リアルデータＳＤＡは、シリアル入出力ポート１５、シ
リアルデータ入出力バッファ１６、シフタ１７、トラン
スファゲート１８を介してメモリセルアレイ１４に書込
まれ、この逆ルートで読出される。
ランダムアクセス時のアドレスＡは、アドレスバッファ
１９を介してロウデコーダ２０及びカラムデコーダ１３
によって与えられる。また、シリアル入出力時のアドレ
スＡはアドレスバッファ１つを介してロウデコーダ２０
により与えられる。なお、タイミング発生回路２１はロ
ウアドレスストローブ信号（以下、ＲＡＳという）、カ
ラムアドレスストローブ信号（以下、ＣＡＳという）、
データ転送信号（以下、ＤＴという）、ライトイネーブ
ル信号（以下、ＷＥという）及びシリアルアウトイネー
ブル信号（以下、ＳＯＥという）を入力とし、デュアル
ポートメモリ内部の各ブロックの制御信号を発生する。
このデュアルポートメモリにおけるデータ転送及びシリ
アル入出力動作を第６図及び第７図のタイミンク図を用
いて説明する。
■リードデータ転送及びシリアル出力動作第６図におい
て、時刻１．でＲＡＳが下降すると、アドレスバッファ
１９は、ロウアドレスＡを取込む。アドレスバッファ１
９は外部ＴＴＬレベルのアドレスデータを内部のＭＯＳ
レベルに変換し、ロウデコーダ２０へと伝達する。ロウ
デコーダ２０は内部ＭＯＳレベルに変換されたアドレス
データを受けて唯一のワード線をメモリセルアレイ１４
中から選択する。一方、時刻ｔ１で「下がロウレベルで
、且つ、ＷＥがハイレベルなので、タイミング発生回路
２１はリードデータ転送が可能であると判断し、制御信
号ＳＡを出力する。センスアンプ２２はこの制御信号Ｓ
Ａを受けてメモリセルアレイ１４から読出された微少信
号を増幅する。続いてタイミング発生回路２１からは制
御信号ＴＧが出力され、トランスファゲート１８は、こ
れを受けて、センスアンプ２２により増幅されたデータ
を並列にシフタ１７に転送する。シフタ１７は転送され
たデータを、シリアルコントロールクロック信号（以下
、ＳＣ信号という）に同期してシリアルデータ入出力バ
ッファ１６及びシリアル入出力ポート１５経出で外部に
シリアルに出力する。
■シリアル入力及びライトデータ転送 第７図において、外部からのシリアル入力データは、Ｓ
Ｃ信号に同期してシリアル入出力ポート１５及びシリア
ルデータ入出力バッファ１６経由でシフタ１７に順次ラ
ッチされていく。いま、時刻ｔ２において、ＲＡＳが下
降すると、アドレスバッファ１つはロウアドレスを取込
む。この時、ＤＴ、ＷＥ及びＳＯＥがロウレベルならば
、タイミング発生回路２１はライトデータ転送が可能で
あると判断してメモリ装置の各ブロックの制御信号を発
生する。以下、上記リードデータ転送動作と同様、唯一
のワード線につながるメモリセルが選択されてデータの
書込みが行われる。但し、ライト動作のときは制御信号
ＴＧとＳＡの発生順序を入れかえ、シフタデータをメモ
リセルアレイ中のデジット線に転送した後、センスアン
プで増幅し、メモリセルにリストアしている。
［発明が解決しようとする課題］ 上述した従来のデュアルポートメモリでは、シリアル入
出力ポートを介してシリアルデータを入力又は出力しな
がら、ランダムアクセスポートを介してデータの加工が
可能である。しかし、このデュアルポートメモリを画像
メモリとして使用する場合、例えば、テレビ画像をメモ
リに取込んでそれを加工しつつ、リアルタイムで画像デ
ータをＣＲＴデイスプレィに出力することはできない。
これは、シリアルポートが１つであるためシリアル入出
力が同時に行えないことによる。
本発明はかかる問題点に鑑みてなされたものであって、
シリアル入力とシリアル出力とを同時に行うことができ
るマルチポートメモリを提供することを目的とする。
［課題を解決するための手段］ 本発明ではシリアル入力ポートとシリアル出力ポートと
を個別的Ｇ５有し、シリアル入力ポート側に第１のデー
タ保持手段と第１のデータ転送手段を設け、シリアル出
力ポート側に第２のデータ保持手段と第２のデータ転送
手段とを設けている。
第１のデータ保持手段は第１のタロツク信号に従って一
連のデータをシリアル入力ポートを介してシリアルに入
力し、これを保持する。第１のデータ転送手段は、この
第１のデータ保持手段に保持されたデータをデータ書込
み時にメモリセルに並列的に転送する。第２のデータ転
送手段は、前記メモリセルに記憶されている一連のデー
タをデータ読出し時に前記メモリセルの外部に並列的に
転送する。第２のデータ保持手段は、前記第２のデータ
転送手段を介して転送された一連のデータを保持し、こ
れを第２のクロック信号に従ってシリアル出力ポートを
介してシリアルに出力する。
［作用コ 本発明によれば、シリアル入力ポートとシリアル出力ポ
ートとを別々に設け、これらの各ボートから入出力され
るデータも夫々別個に設けられた第１．第２のデータ保
持手段に保持されるので、シリアルデータの入力と出力
とを同時に、且つ、非同期に行うことができる。従って
、本発明を画像メモリに応用した場合、画像データの入
力及び加工と、画像データの出力とを同時に行うことが
でき、画像データの取込みと表示とが連結してよどみな
く行える。
［実施例］ 以下、添付の図面を参照して本発明の実施例について具
体的に説明する。
第１図は本発明の実施例に係るマルチボートメモリのブ
ロック図である。なお、この第１図において第５図と同
一物には同一符号を付して詳しい説明は省略する。
このマルチボートメモリは３つのボート、即ち、ランダ
ムアクセスポート１１と、シリアル入力ポート３１と、
シリアル出力ポート３２とを夫々側々に備えている。シ
リアル入力データ５ＤＡＩは、シリアル入力ポート３１
、シリアルデータ入力バッファ３３、シフタ３４及びト
ランスファゲート３５を介してメモリセルアレイ１４に
書込まれる。
また、シリアル出力データ５ＤＡＯは、メモリセルアレ
イ１４から読出され、トランスファゲート３６、シフタ
３７、シリアルデータ出力バッファ３８及びシリアル出
力ポート３２を介してシリアルに出力される。
シフタ３４は第１のデータ保持手段であり、ロウデコー
ダ２０により選択されたワード線に運なる一連のデータ
を保持し得る容量を持ち、第１のクロック信号であるシ
リアル入力コントロールクロックＳＣＩに従って、シリ
アル入力データ５ＤＡＩをシフトインし保持する。
トランスファゲート３５は書込み動作時にシフタ３４に
保持されたデータをメモリセルアレイ１４に転送する第
１のデータ転送手段となるものである。トランスファゲ
ート３６は、ロウデコーダ２０により選択されたワード
線に連なる一連のデータを読込み動作時にシフタ３７に
並列的に転送する第２のデータ転送手段となるものであ
る。また、シフタ３７は、第２のデータ保持手段であり
、トランスファゲート３６を介して転送されたデータを
第２クロツク信号であるシリアル出力コントロールクロ
ックＳＣＯに従ってシフトアウトする。
なお、タイミング発生回路３９は、ＲＡＳ、σ■Ｓ、Ｄ
Ｔ、ＷＥの各信号に基いて入力データの転送に係わるＴ
ＧＩ、出力データの転送に係わるＴＧｏ等の各種制御信
号を出力する。また、リフレッシュカウンタ４０はメモ
リセルアレイ１４のリフレッシュ時のアドレスを連続的
に供給するものである。
次に、以上のように構成された本実施例に係るマルチボ
ートメモリにおけるシリアル入出力時の動作を第２図を
用いて説明する。いま、時刻ｔ３においてＲＡＳが下降
すると、タイミング発生回路３９はＤＴがロウレベル、
ＷＥがハイレベルなので、リードデータ転送サイクルと
判断してメモリ内の各ブロックの制御信号を発生する。
即ち、先ずＳＡを発生させ、続いてＴＧＯを発生させる
。
これにより、シフタ３７にロウデコーダ２０で選択され
たワード線に連なるデータが読出される。
次に、シフタ３７はＳＣＯ信号に同期して内部のデータ
をシリアルデータ出力バッファ３８及びシリアル出力ボ
ート３２経出で外部にシフトアウトする。
シリアル入力時には、外部からのシリアル入力データは
ＳＣＩ信号に同期して順次シリアル入力ボート３１及び
シリアルデータ入力バッファ３３経由でシフタ３４にラ
ッチされていく。その後、時刻ｔ４においてＲＡＳが下
降すると、タイミング発生回路３９は、ｒ了、薄１が共
にロウレベルなのでライトデータ転送サイクルと判断し
てメモリ内部の各ブロックの制御信号を発生する。即ち
、先ず、ＴＧＩを発生させ続いてＳＡを発生させる。
これにより、シフタ３４に保持されたデータはメモリセ
ルアレイ１４のロウデコーダ２０で選択したワード線に
連なるセルに書込まれ、センスアンプ２２によりリスト
アされる。
以上の如く、本実施例によれば、シリアル入力ポート３
１と出力ポート３２とが全く独立しているので、ＳＣＯ
信号とＳＣＩ信号とは全く非同期でもよく、シリアル入
出力を同時に行うことができる。
第３図は本発明の他の実施例に係るマルチポートメモリ
のブロック図である。この実施例は第２のデータ保持手
段を、先の実施例におけるシフタ３７の代わりに、デー
タレジスタ４１、セレクタ４２及びアドレスカウンタ４
３に置きかえたものである。データレジスタ４１は１ワ
ード線上に並ぶ複数のメモリセルと１対１に対応してメ
モリセルのデータを保持できる回路である。アドレスカ
ウンタ４３はアドレスバッファ１９を介して所定のカラ
ムアドレスを入力し、これをデータレジスタ４１の初期
出力位置として、セレクタ４２に与え、以後順次アドレ
スをカウントしていく。セレクタ４２はアドレスカウン
タ４３から与えられる読出しアドレスを受けてデータレ
ジスタ４１内の１つのデータを選択する。この実施例に
おけるデータ転送とシリアル出力の動作を第４図のタイ
ミング図を用いて説明する。
時刻ｔ５において、ＲＡＳが下降すると、アドレスバッ
ファ１つはロウアドレスを取込む。この時刻ｔ５では、
制御手段（図示せず）により、ＢＴ力（ロウレベル、Ｗ
Ｅがハイレベルに設定され、リードデータ転送サイクル
に移行する。アドレスバッファ１９は、外部ＴＴＬレベ
ルのもつデータ入力信号を内部のＭＯＳレベルに変換し
、ロウデコーダ２０へと伝達する。ロウデコーダ２０は
内部のＭＯＳレベルに変換されたアドレスデータを受け
て唯一のワード線をメモリセルアレイ１４中から選択す
る。更に、センスアンプ２２はタイミング発生回路３つ
からの制御信号ＳＡを受けて微少信号を増幅する。
トランスファゲート３６はゲートをオンして選択された
一本のワード線上のデータをデータレジスタ４１に転送
する。時刻ｔ６においてＣＡＳ信号が下降すると、アド
レスバッファ１つはカラムアドレスを取込む。同様にア
ドレスバッファ１９はＴＴＬレベルのカラムアドレス信
号を内部ＭＯＳレベルに変換し、アドレスカウンタ４３
へと伝達する。
アドレスカウンタ４３にイ云達されたカラムアドレスデ
ータは、セレクタ４２を介してシリアルアクセスを開始
する位置を設定する。アドレスカウンタ４３及びセレク
タ４２はデータレジスタ４１に転送されたデータの読出
し位置をＳＣＯ信号に同期して順次更新する。これによ
り、データレジスタ４１からは、データがシリアルデー
タ出力バッファ３８及びシリアル出力ポート３２経由で
外部にシフトアウトされる。
この実施例では、シフタ３７をアドレスカウンタ４３、
データレジスタ４１及びセレクタ４２に置きかえたため
、任意のアドレスからシリアル出力を始められるという
利点がある。
なお、上記実施例ではシフタを唯一のレジスタ構成とし
て説明したがシフタを２分割としたスプリットレジスタ
構成又はもう１つのレジスタを追加し、ダブルバッファ
レジスタ構成としても本発明の要旨は基本的には何ら変
わらない。
［発明の効果コ 以上説明したように、本発明はシリアル入力ポートとシ
リアル出力ポートとを分離し、且つ、独立して動作し得
る構成としたことにより、シリアル入力しながらシリア
ル出力ができ、また、シリアル入力されたデータを加工
してシリアル出力をリアルタイムで行うことができると
いう効果を奏する。
【図面の簡単な説明】
第１図は本発明の実施例に係るマルチボートメモリのブ
ロック図、第２図は同メモリにおけるシリアル入出力と
リードデータ転送及びライトデータ転送のタイミング図
、第３図は本発明の他の実施例に係るマルチポートメモ
リのブロック図、第４図は同メモリにおけるシリアル入
出力とり−ドデータ転送及びライトデータ転送のタイミ
ング図、第５図はシリアル入出力ポートを有する従来の
デュアルポートメモリのブロック図、第６図は同メモリ
におけるリードデータ転送とシリアル出力時のタイミン
グ図、第７図は同メモリにおけるシリアル入力時とライ
トデータ転送のタイミング図である。 １１；ランダムアクセスポート、１２；データ人出力バ
ッファ、１３；カラムデコーダ、１４；メモリセルアレ
イ、１５；シリアル入出力ボート、１６；シリアルデー
タ入出力バッファ、１７，３４．３７；シフタ、１８．
３５，３６．トランスファゲート、１９；アドレスバッ
ファ、２０；ロウデコーダ、２１，３９；タイミング発
生回路、２２；センスアンプ、４０；リフレッシュカウ
ンタ、４１；データレジスタ、４２；セレクタ、４３；
アドレスカウンタ

Claims (1)

    【特許請求の範囲】
  1. （１）ランダムアクセスポートと、シリアル入力ポート
    と、シリアル出力ポートとを夫々個別的に備えると共に
    、第１のクロック信号に従つて前記シリアル入力ポート
    を介して一連のデータをシリアル入力しこれを保持する
    第１のデータ保持手段と、この第１のデータ保持手段に
    保持されたデータをデータ書込み時に並列的にメモリセ
    ルに転送する第１のデータ転送手段と、前記メモリセル
    に記憶されている一連のデータをデータ読出し時に前記
    メモリセルの外部に並列的に転送する第２のデータ転送
    手段と、この第２のデータ転送手段を介して転送された
    一連のデータを保持し、第２のクロック信号に従って前
    記データを前記シリアル出力ポートを介して出力する第
    ２のデータ保持手段とを具備したことを特徴とするマル
    チポートメモリ。
JP63052213A 1988-03-04 1988-03-04 マルチポートメモリ Pending JPH01224993A (ja)

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