JP3158286B2 - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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Description
【０００１】
【発明の属する技術分野】 この発明は、画像処理に適用
できるマルチポートメモリに関する。
できるマルチポートメモリに関する。
【０００２】
【従来の技術】従来の半導体メモリについて、図９を参
照して説明する。（Ｑ列×Ｓ行）素子のメモリ（メモリ
アレイ）１は、アドレスの上位ビットＡＵと対応するデ
コーダ２の出力により行が選択される。メモリ１の列の
接続線がセレクタ５と接続され、セレクタ５がアドレス
の下位ビットＡＬで制御されることにより、セレクタ５
から読み出しデータＤＯが得られる。上位ビットＡＵが
log Ｓビット、下位ビットＡＬがlog Ｑビットである。
図９は、簡単のために、読み出しの場合のみを示してい
る。
照して説明する。（Ｑ列×Ｓ行）素子のメモリ（メモリ
アレイ）１は、アドレスの上位ビットＡＵと対応するデ
コーダ２の出力により行が選択される。メモリ１の列の
接続線がセレクタ５と接続され、セレクタ５がアドレス
の下位ビットＡＬで制御されることにより、セレクタ５
から読み出しデータＤＯが得られる。上位ビットＡＵが
log Ｓビット、下位ビットＡＬがlog Ｑビットである。
図９は、簡単のために、読み出しの場合のみを示してい
る。
【０００３】最近では、ラスタ走査の順序のビデオ信号
に適したデュアルポートメモリ或いはビデオメモリと称
されるものが提案されている。このタイプのメモリは、
図１０に示すように、シリアル出力データＳＯのポート
を持つものである。つまり、デコーダ２から行アドレス
のみを与え、ＳＡＭと称されるシフトレジスタ６により
１行の読み出しデータをシリアルに出力し、シリアル出
力データＳＯが取り出されるものである。通常、行のデ
ータは、シフトレジスタ６にパラレルロードされ、この
ポートのみの独立した速度で出力ができる。
に適したデュアルポートメモリ或いはビデオメモリと称
されるものが提案されている。このタイプのメモリは、
図１０に示すように、シリアル出力データＳＯのポート
を持つものである。つまり、デコーダ２から行アドレス
のみを与え、ＳＡＭと称されるシフトレジスタ６により
１行の読み出しデータをシリアルに出力し、シリアル出
力データＳＯが取り出されるものである。通常、行のデ
ータは、シフトレジスタ６にパラレルロードされ、この
ポートのみの独立した速度で出力ができる。
【０００４】図９の出力データＤＯのポートをランダム
アクセスポート、図１０の出力データＳＯのポートをシ
リアル出力ポートと称し、両者を同一メモリに持たせた
ものがデュアルポートメモリ或いはビデオメモリであ
る。画像処理回路でデュアルポートメモリは、有用なも
のであるが、複数のシリアル出力ポートが必要なことが
ある。従来では、図１０において、破線で示す位置に他
のシフトレジスタ６´を設けることで、二つのシリアル
出力ポートを持つことが可能である。しかし、３個以上
のシリアル出力ポートを設けることは、難しかった。
アクセスポート、図１０の出力データＳＯのポートをシ
リアル出力ポートと称し、両者を同一メモリに持たせた
ものがデュアルポートメモリ或いはビデオメモリであ
る。画像処理回路でデュアルポートメモリは、有用なも
のであるが、複数のシリアル出力ポートが必要なことが
ある。従来では、図１０において、破線で示す位置に他
のシフトレジスタ６´を設けることで、二つのシリアル
出力ポートを持つことが可能である。しかし、３個以上
のシリアル出力ポートを設けることは、難しかった。
【０００５】複数のシリアル出力ポートを設けるため
に、図１１に示すように、メモリ１の列の接続線に対し
て、パラレルにシフトレジスタＳＲ１、ＳＲ２、ＳＲ
３、ＳＲ４を接続し、各シフトレジスタからシリアル出
力ＳＯ１、ＳＯ２、ＳＯ３、ＳＯ４のポートを取り出す
構成が考えられる。シフトレジスタＳＲ１、ＳＲ２、Ｓ
Ｒ３、ＳＲ４には、シフトクロックＳＣＫ１、ＳＣＫ
２、ＳＣＫ３、ＳＣＫ４が供給され、また、コントロー
ル回路４からパラレルロード信号ＬＤ１、ＬＤ２、ＬＤ
３、ＬＤ４が供給される。更に、各ポートと対応するア
ドレスの上位ビットＡＵ１、ＡＵ２、ＡＵ３、ＡＵ４が
セレクタ３に供給され、コントロール回路４からの制御
信号で一つの上位ビットが選択される。
に、図１１に示すように、メモリ１の列の接続線に対し
て、パラレルにシフトレジスタＳＲ１、ＳＲ２、ＳＲ
３、ＳＲ４を接続し、各シフトレジスタからシリアル出
力ＳＯ１、ＳＯ２、ＳＯ３、ＳＯ４のポートを取り出す
構成が考えられる。シフトレジスタＳＲ１、ＳＲ２、Ｓ
Ｒ３、ＳＲ４には、シフトクロックＳＣＫ１、ＳＣＫ
２、ＳＣＫ３、ＳＣＫ４が供給され、また、コントロー
ル回路４からパラレルロード信号ＬＤ１、ＬＤ２、ＬＤ
３、ＬＤ４が供給される。更に、各ポートと対応するア
ドレスの上位ビットＡＵ１、ＡＵ２、ＡＵ３、ＡＵ４が
セレクタ３に供給され、コントロール回路４からの制御
信号で一つの上位ビットが選択される。
【０００６】例えば上位ビットＡＵ１がセレクタ３で選
択される時に、ロード信号ＬＤ１がシフトレジスタＳＲ
１に供給され、ＡＵ１でアクセスされた行からのデータ
がシフトレジスタＳＲ１にパラレルロードされる。この
シフトレジスタＳＲ１のデータは、シフトクロックＳＣ
Ｋ１でシリアルデータＳＯ１として出力される。
択される時に、ロード信号ＬＤ１がシフトレジスタＳＲ
１に供給され、ＡＵ１でアクセスされた行からのデータ
がシフトレジスタＳＲ１にパラレルロードされる。この
シフトレジスタＳＲ１のデータは、シフトクロックＳＣ
Ｋ１でシリアルデータＳＯ１として出力される。
【０００７】
【発明が解決しようとする課題】図１１に示す構成は、
列の接続線が４個のシフトレジスタＳＲ１、ＳＲ２、Ｓ
Ｒ３、ＳＲ４をドライブする必要があり、一つのシフト
レジスタをドライブする場合と比して、負荷が重くな
る。強力なドライバ（バッファ回路）は、図１２Ａに示
すように、面積が大きいものとなる。また、図１２Ｂ或
いは図１２Ｃに示すように、中程度の一つのドライバと
４個のドライバとを使用して、ドライブ能力を増すこと
が可能である。しかしながら、図１２に示す何れの構成
も、回路規模が大きくなり、メモリ１の中に設けること
が難しい。この結果、多数のシリアル出力ポートを持つ
マルチポートメモリを実現することができなかった。
列の接続線が４個のシフトレジスタＳＲ１、ＳＲ２、Ｓ
Ｒ３、ＳＲ４をドライブする必要があり、一つのシフト
レジスタをドライブする場合と比して、負荷が重くな
る。強力なドライバ（バッファ回路）は、図１２Ａに示
すように、面積が大きいものとなる。また、図１２Ｂ或
いは図１２Ｃに示すように、中程度の一つのドライバと
４個のドライバとを使用して、ドライブ能力を増すこと
が可能である。しかしながら、図１２に示す何れの構成
も、回路規模が大きくなり、メモリ１の中に設けること
が難しい。この結果、多数のシリアル出力ポートを持つ
マルチポートメモリを実現することができなかった。
【０００８】また、レジスタを、１ポート当り２段にし
て、まず第１のレジスタにロードした後、その第１のレ
ジスタの出力を、第２のレジスタに入力し、第２のレジ
スタからシリアル出力するという回路構成が本願と同一
の出願人により特願平２−１７３３２７号に開示されて
いるが、この場合もレジスタが１ポート当り２段あるの
で、回路規模が大きくなる問題がある。
て、まず第１のレジスタにロードした後、その第１のレ
ジスタの出力を、第２のレジスタに入力し、第２のレジ
スタからシリアル出力するという回路構成が本願と同一
の出願人により特願平２−１７３３２７号に開示されて
いるが、この場合もレジスタが１ポート当り２段あるの
で、回路規模が大きくなる問題がある。
【０００９】従って、この発明の目的は、多数のシリア
ル出力ポートを持つマルチポートメモリを従来より小さ
い回路規模で提供することにある。
ル出力ポートを持つマルチポートメモリを従来より小さ
い回路規模で提供することにある。
【００１０】
【課題を解決するための手段】請求項１の発明は、半導
体メモリ（１）の行または列の一方のＱ本の接続線と直
列に接続され、Ｑ個のデータをドライブするＰ段のバッ
ファ群ＳＢ１〜ＳＢ４と、各バッファ群ＳＢ１〜ＳＢ４
のＱ個の出力を入力とするＱ個のデータを保持するＰ個
のレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４と、レジスタ群Ｓ
Ｒ−Ｒ１〜ＳＲ−Ｒ４のうち、１個もしくはｎ個（ｎ≧
２）のレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４の出力である
Ｑ個あるいはｎＱ個のデータを入力とするＱ入力あるい
はｎＱ入力、１出力のＴ個（Ｔ≧２）のセレクタ手段Ｓ
Ｌ１〜ＳＬ４と、セレクタ手段ＳＬ１〜ＳＬ４のそれぞ
れの出力端子に設けられたＴ個のシリアル出力ポートＳ
Ｏ１〜ＳＯ４と、行または列の他方に対してシリアル出
力ポートと対応するアドレスを選択的に与える制御と、
レジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４に対するロードの制
御と、セレクタ手段ＳＬ１〜ＳＬ４の選択制御とを行う
ための制御手段（４）とからなるマルチポートメモリで
ある。
体メモリ（１）の行または列の一方のＱ本の接続線と直
列に接続され、Ｑ個のデータをドライブするＰ段のバッ
ファ群ＳＢ１〜ＳＢ４と、各バッファ群ＳＢ１〜ＳＢ４
のＱ個の出力を入力とするＱ個のデータを保持するＰ個
のレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４と、レジスタ群Ｓ
Ｒ−Ｒ１〜ＳＲ−Ｒ４のうち、１個もしくはｎ個（ｎ≧
２）のレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４の出力である
Ｑ個あるいはｎＱ個のデータを入力とするＱ入力あるい
はｎＱ入力、１出力のＴ個（Ｔ≧２）のセレクタ手段Ｓ
Ｌ１〜ＳＬ４と、セレクタ手段ＳＬ１〜ＳＬ４のそれぞ
れの出力端子に設けられたＴ個のシリアル出力ポートＳ
Ｏ１〜ＳＯ４と、行または列の他方に対してシリアル出
力ポートと対応するアドレスを選択的に与える制御と、
レジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４に対するロードの制
御と、セレクタ手段ＳＬ１〜ＳＬ４の選択制御とを行う
ための制御手段（４）とからなるマルチポートメモリで
ある。
【００１１】請求項２の発明は、半導体メモリ（１）の
行または列の一方のＱ本の接続線と直列に接続され、Ｑ
個のデータをドライブするＰ段のバッファ群ＳＢ１〜Ｓ
Ｂ４と、バッファ群ＳＢ１〜ＳＢ４のそれぞれのＱ個の
出力をパラレル入力とし、Ｑ個のデータを保持するＰ個
のシフトレジスタＳＲ−Ｒ１０〜ＳＲ−Ｒ４０と、シフ
トレジスタＳＲ−Ｒ１０〜ＳＲ−Ｒ４０のそれぞれのシ
リアル出力端子に設けられたＰ個のシリアル出力ポート
ＳＯ１〜ＳＯ４と、行または列の他方に対してシリアル
出力ポートＳＯ１〜ＳＯ４と対応するアドレスを選択的
に与える制御と、シフトレジスタＳＲ−Ｒ１０〜ＳＲ−
Ｒ４０に対するロードの制御と、シフトレジスタＳＲ−
Ｒ１０〜ＳＲ−Ｒ４０のシフト動作の制御とを行うため
の制御手段（４）とからなるマルチポートメモリであ
る。
行または列の一方のＱ本の接続線と直列に接続され、Ｑ
個のデータをドライブするＰ段のバッファ群ＳＢ１〜Ｓ
Ｂ４と、バッファ群ＳＢ１〜ＳＢ４のそれぞれのＱ個の
出力をパラレル入力とし、Ｑ個のデータを保持するＰ個
のシフトレジスタＳＲ−Ｒ１０〜ＳＲ−Ｒ４０と、シフ
トレジスタＳＲ−Ｒ１０〜ＳＲ−Ｒ４０のそれぞれのシ
リアル出力端子に設けられたＰ個のシリアル出力ポート
ＳＯ１〜ＳＯ４と、行または列の他方に対してシリアル
出力ポートＳＯ１〜ＳＯ４と対応するアドレスを選択的
に与える制御と、シフトレジスタＳＲ−Ｒ１０〜ＳＲ−
Ｒ４０に対するロードの制御と、シフトレジスタＳＲ−
Ｒ１０〜ＳＲ−Ｒ４０のシフト動作の制御とを行うため
の制御手段（４）とからなるマルチポートメモリであ
る。
【００１２】メモリ１の出力は、第１段のバッファ群Ｓ
Ｂ４のみをドライブできれば良く、メモリ１の出力負荷
が重くならない。従って、従来ビデオＲＡＭと同程度の
回路規模のマルチポートメモリが実現できる。
Ｂ４のみをドライブできれば良く、メモリ１の出力負荷
が重くならない。従って、従来ビデオＲＡＭと同程度の
回路規模のマルチポートメモリが実現できる。
【００１３】
【発明の実施の形態】 以下、この発明の一実施例につい
て、図面を参照して説明する。図１は、第１の実施例の
構成を示し、図１において、１は、（Ｑ列×Ｓ行）個の
メモリ素子ｒijからなる半導体メモリ、２がアドレスデ
コーダ、３がアドレスセレクタである。アドレスセレク
タ３には、アドレスの上位ビットＡＵ１〜ＡＵ４が供給
され、選択されたアドレスの上位ビットと対応するアド
レスデコーダ２の出力により行が選択される。
て、図面を参照して説明する。図１は、第１の実施例の
構成を示し、図１において、１は、（Ｑ列×Ｓ行）個の
メモリ素子ｒijからなる半導体メモリ、２がアドレスデ
コーダ、３がアドレスセレクタである。アドレスセレク
タ３には、アドレスの上位ビットＡＵ１〜ＡＵ４が供給
され、選択されたアドレスの上位ビットと対応するアド
レスデコーダ２の出力により行が選択される。
【００１４】メモリ１の列のＱ本の接続線と直列に接続
された第１〜第４の４個のバッファ群ＳＢ１〜ＳＢ４が
設けられる。バッファ群ＳＢ４およびＳＢ３間に、Ｑ個
のデータを保持する第４のレジスタ群ＳＲ−Ｒ４が設け
られる。同様に、他のバッファ群ＳＢ３、ＳＢ２および
ＳＢ１によりそれぞれドライブされるＱ個のデータを保
持するように、レジスタ群ＳＲ−Ｒ３、ＳＲ−Ｒ２およ
びＳＲ−Ｒ１が接続される。これらレジスタ群ＳＲ−Ｒ
１〜ＳＲ−Ｒ４の各Ｑ個の出力データを入力とし、１個
の出力を発生するＱ入力、１出力の第１〜第４のセレク
タＳＬ１〜ＳＬ４が設けられる。これらセレクタＳＬ１
〜ＳＬ４のそれぞれから第１〜第４のシリアル出力ポー
トＳＯ１〜ＳＯ４が導出される。
された第１〜第４の４個のバッファ群ＳＢ１〜ＳＢ４が
設けられる。バッファ群ＳＢ４およびＳＢ３間に、Ｑ個
のデータを保持する第４のレジスタ群ＳＲ−Ｒ４が設け
られる。同様に、他のバッファ群ＳＢ３、ＳＢ２および
ＳＢ１によりそれぞれドライブされるＱ個のデータを保
持するように、レジスタ群ＳＲ−Ｒ３、ＳＲ−Ｒ２およ
びＳＲ−Ｒ１が接続される。これらレジスタ群ＳＲ−Ｒ
１〜ＳＲ−Ｒ４の各Ｑ個の出力データを入力とし、１個
の出力を発生するＱ入力、１出力の第１〜第４のセレク
タＳＬ１〜ＳＬ４が設けられる。これらセレクタＳＬ１
〜ＳＬ４のそれぞれから第１〜第４のシリアル出力ポー
トＳＯ１〜ＳＯ４が導出される。
【００１５】図１の主要部である図２に示されるよう
に、バッファ群ＳＢ４は、Ｑ個のバッファＢ00〜Ｂ
0,Q-1 からなる。他のバッファ群ＳＢ３、ＳＢ２および
ＳＢ１も、同様にＱ個のバッファからなる。レジスタ群
ＳＲ−Ｒ４は、Ｑ個のレジスタＲ00〜Ｒ0,Q-1 からな
り、他のレジスタ群ＳＲ−Ｒ３、ＳＲ−Ｒ２およびＳＲ
−Ｒ１も、同様にＱ個のレジスタからなる。この一実施
例では、バッファ群ＳＢ１〜ＳＢ４を必要とするが、各
バッファ群が次のバッファ群とレジスタ群とをドライブ
するので、図１２に関して説明したようなドライブ能力
が大きいバッファの必要性はない。
に、バッファ群ＳＢ４は、Ｑ個のバッファＢ00〜Ｂ
0,Q-1 からなる。他のバッファ群ＳＢ３、ＳＢ２および
ＳＢ１も、同様にＱ個のバッファからなる。レジスタ群
ＳＲ−Ｒ４は、Ｑ個のレジスタＲ00〜Ｒ0,Q-1 からな
り、他のレジスタ群ＳＲ−Ｒ３、ＳＲ−Ｒ２およびＳＲ
−Ｒ１も、同様にＱ個のレジスタからなる。この一実施
例では、バッファ群ＳＢ１〜ＳＢ４を必要とするが、各
バッファ群が次のバッファ群とレジスタ群とをドライブ
するので、図１２に関して説明したようなドライブ能力
が大きいバッファの必要性はない。
【００１６】図１において、４で示すコントロール回路
は、アドレスセレクタ３の選択動作の制御と、レジスタ
群ＳＲ−Ｒ１〜ＳＲ−Ｒ４に対してデータをロードする
ためのロード信号ＬＤ１〜ＬＤ４の生成と、セレクタＳ
Ｌ１〜ＳＬ４の選択動作の制御とを行う。このコントロ
ール回路４の制御の下で、以下に述べる動作が順次なさ
れる。
は、アドレスセレクタ３の選択動作の制御と、レジスタ
群ＳＲ−Ｒ１〜ＳＲ−Ｒ４に対してデータをロードする
ためのロード信号ＬＤ１〜ＬＤ４の生成と、セレクタＳ
Ｌ１〜ＳＬ４の選択動作の制御とを行う。このコントロ
ール回路４の制御の下で、以下に述べる動作が順次なさ
れる。
【００１７】まず、レジスタ群ＳＲ−Ｒ１に、シリアル
出力ポートＳＯ１からシリアル出力したいデータをロー
ドする。次に、レジスタ群ＳＲ−Ｒ２に、シリアル出力
ポートＳＯ２から出力したいデータをロードする。その
次に、レジスタ群ＳＲ−Ｒ３に、シリアル出力ポートＳ
Ｏ３から出力したいデータをロードする。最後に、レジ
スタ群ＳＲ−Ｒ４に、シリアル出力ポートＳＯ４から出
力したいデータをロードする。この４個のデータのメモ
リ１からの読み出しのために、アドレスセレクタ３は、
上位アドレスＡＵ１からＡＵ４までを順次選択する。こ
のメモリ１からの４個の行のデータの読み出しは、ラン
ダムアクセスである。
出力ポートＳＯ１からシリアル出力したいデータをロー
ドする。次に、レジスタ群ＳＲ−Ｒ２に、シリアル出力
ポートＳＯ２から出力したいデータをロードする。その
次に、レジスタ群ＳＲ−Ｒ３に、シリアル出力ポートＳ
Ｏ３から出力したいデータをロードする。最後に、レジ
スタ群ＳＲ−Ｒ４に、シリアル出力ポートＳＯ４から出
力したいデータをロードする。この４個のデータのメモ
リ１からの読み出しのために、アドレスセレクタ３は、
上位アドレスＡＵ１からＡＵ４までを順次選択する。こ
のメモリ１からの４個の行のデータの読み出しは、ラン
ダムアクセスである。
【００１８】そして、各Ｑ入力１出力セレクタＳＬ１〜
ＳＬ４を介して、シリアル出力ポートＳＯ１〜ＳＯ４
に、それぞれレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４のデー
タを順次シリアル出力する。
ＳＬ４を介して、シリアル出力ポートＳＯ１〜ＳＯ４
に、それぞれレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４のデー
タを順次シリアル出力する。
【００１９】図３は、第２の実施例の主要部を示す。上
述の第１の実施例と同様に、メモリ１のＱ本の接続線か
ら読み出されたＱ個のデータをドライブするバッファ群
ＳＢ１〜ＳＢ４と、これらのＱ個のデータをそれぞれ保
持するレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４が設けられて
いる。レジスタ群ＳＲ−Ｒ４およびＳＲ−Ｒ３の合計で
２Ｑ個の出力データが２Ｑ入力、１出力のセレクタＳＬ
３４に供給される。同様に、レジスタ群ＳＲ−Ｒ２およ
びＳＲ−Ｒ１の合計で２Ｑ個の出力データが２Ｑ入力、
１出力のセレクタＳＬ１２に供給される。従って、２個
のシリアル出力ポートＳＯ１２およびＳＯ３４が設けら
れる。
述の第１の実施例と同様に、メモリ１のＱ本の接続線か
ら読み出されたＱ個のデータをドライブするバッファ群
ＳＢ１〜ＳＢ４と、これらのＱ個のデータをそれぞれ保
持するレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４が設けられて
いる。レジスタ群ＳＲ−Ｒ４およびＳＲ−Ｒ３の合計で
２Ｑ個の出力データが２Ｑ入力、１出力のセレクタＳＬ
３４に供給される。同様に、レジスタ群ＳＲ−Ｒ２およ
びＳＲ−Ｒ１の合計で２Ｑ個の出力データが２Ｑ入力、
１出力のセレクタＳＬ１２に供給される。従って、２個
のシリアル出力ポートＳＯ１２およびＳＯ３４が設けら
れる。
【００２０】この第２の実施例は、第１の実施例と同様
に、メモリ１から順次読み出された４行のデータをそれ
ぞれレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４にロードする。
シリアル出力ポートＳＯ１２から、セレクタＳＬ１２を
介してレジスタ群ＳＲ−Ｒ２およびＳＲ−Ｒ１に保持さ
れている２Ｑ個のデータをシリアル出力することが可能
である。シリアル出力ポートＳＯ３４についても同様で
ある。
に、メモリ１から順次読み出された４行のデータをそれ
ぞれレジスタ群ＳＲ−Ｒ１〜ＳＲ−Ｒ４にロードする。
シリアル出力ポートＳＯ１２から、セレクタＳＬ１２を
介してレジスタ群ＳＲ−Ｒ２およびＳＲ−Ｒ１に保持さ
れている２Ｑ個のデータをシリアル出力することが可能
である。シリアル出力ポートＳＯ３４についても同様で
ある。
【００２１】第２の実施例は、ビデオ信号の１ライン分
のデータが、２Ｑ個から成る時に使用される。メモリ１
の奇数行に前半のＱ個のデータを、その偶数行に後半の
Ｑ個のデータをあらかじめ格納する。レジスタ群ＳＲ−
Ｒ２およびレジスタ群ＳＲ−Ｒ１にＳＯ１２からシリア
ル出力したい１ライン分のデータの前半と後半をそれぞ
れロードし、レジスタ群ＳＲ−Ｒ２のデータから順にシ
リアル出力することにより、シリアル出力ポートＳＯ１
２から１ライン分のデータが出力できる。シリアル出力
ポートＳＯ３４についても同様である。
のデータが、２Ｑ個から成る時に使用される。メモリ１
の奇数行に前半のＱ個のデータを、その偶数行に後半の
Ｑ個のデータをあらかじめ格納する。レジスタ群ＳＲ−
Ｒ２およびレジスタ群ＳＲ−Ｒ１にＳＯ１２からシリア
ル出力したい１ライン分のデータの前半と後半をそれぞ
れロードし、レジスタ群ＳＲ−Ｒ２のデータから順にシ
リアル出力することにより、シリアル出力ポートＳＯ１
２から１ライン分のデータが出力できる。シリアル出力
ポートＳＯ３４についても同様である。
【００２２】第３の実施例の主要部を図４に示す。メモ
リ１のＱ本の接続線から読み出されたＱ個のデータをド
ライブするバッファ群として、ＳＢ１２およびＳＢ３４
を設け、これらのＱ個のデータをそれぞれ保持するレジ
スタ群ＳＲ−Ｒ１２およびＳＲ−Ｒ３４が設けられてい
る。レジスタ群ＳＲ−Ｒ１２に対して、並列に２個のセ
レクタＳＬ１およびＳ２が接続され、レジスタ群ＳＲ−
Ｒ３４に対して同様に２個のセレクタＳＬ３およびＳ４
が接続される。これらのセレクタは、Ｑ入力、１出力の
ものである。各セレクタＳＬ１〜ＳＬ４のそれぞれから
シリアル出力ポートＳＯ１〜ＳＯ４がそれぞれ導出され
る。
リ１のＱ本の接続線から読み出されたＱ個のデータをド
ライブするバッファ群として、ＳＢ１２およびＳＢ３４
を設け、これらのＱ個のデータをそれぞれ保持するレジ
スタ群ＳＲ−Ｒ１２およびＳＲ−Ｒ３４が設けられてい
る。レジスタ群ＳＲ−Ｒ１２に対して、並列に２個のセ
レクタＳＬ１およびＳ２が接続され、レジスタ群ＳＲ−
Ｒ３４に対して同様に２個のセレクタＳＬ３およびＳ４
が接続される。これらのセレクタは、Ｑ入力、１出力の
ものである。各セレクタＳＬ１〜ＳＬ４のそれぞれから
シリアル出力ポートＳＯ１〜ＳＯ４がそれぞれ導出され
る。
【００２３】この第３の実施例は、メモリ１から順次読
み出された２行のデータをそれぞれレジスタ群ＳＲ−Ｒ
１２およびＳＲ−Ｒ３４にロードする。シリアル出力ポ
ートＳＯ１およびＳＯ２から、セレクタＳＬ１およびＳ
Ｌ２を介してレジスタ群ＳＲ−Ｒ１２に保持されている
Ｑ個のデータを半分に分けてシリアル出力することが可
能である。シリアル出力ポートＳＯ３およびＳＯ４につ
いても同様である。
み出された２行のデータをそれぞれレジスタ群ＳＲ−Ｒ
１２およびＳＲ−Ｒ３４にロードする。シリアル出力ポ
ートＳＯ１およびＳＯ２から、セレクタＳＬ１およびＳ
Ｌ２を介してレジスタ群ＳＲ−Ｒ１２に保持されている
Ｑ個のデータを半分に分けてシリアル出力することが可
能である。シリアル出力ポートＳＯ３およびＳＯ４につ
いても同様である。
【００２４】例えば、シリアル出力ポートＳＯ１からセ
レクタＳＬ１を介して、レジスタ群ＳＲ−Ｒ１２の前半
のＱ／２個のデータをシリアル出力し、シリアル出力ポ
ートＳＯ２から、セレクタＳＬ２を介して、レジスタ群
ＳＲ−Ｒ１２の後半のＱ／２個のデータをシリアル出力
する。シリアル出力ポートＳＯ３およびＳＯ４について
も、同様である。
レクタＳＬ１を介して、レジスタ群ＳＲ−Ｒ１２の前半
のＱ／２個のデータをシリアル出力し、シリアル出力ポ
ートＳＯ２から、セレクタＳＬ２を介して、レジスタ群
ＳＲ−Ｒ１２の後半のＱ／２個のデータをシリアル出力
する。シリアル出力ポートＳＯ３およびＳＯ４について
も、同様である。
【００２５】第３の実施例は、ビデオ信号の１ライン分
のデータがＱ／２個から成る時に使用される。メモリ１
の各行の前半に、１ライン分のデータを後半に別の１ラ
イン分のデータをあらかじめ格納する。例えばレジスタ
群ＳＲ−Ｒ１２にロードされた２ライン分のデータは、
シリアル出力ポートＳＯ１、ＳＯ２からそれぞれ１ライ
ン分ずつシリアル出力できる。
のデータがＱ／２個から成る時に使用される。メモリ１
の各行の前半に、１ライン分のデータを後半に別の１ラ
イン分のデータをあらかじめ格納する。例えばレジスタ
群ＳＲ−Ｒ１２にロードされた２ライン分のデータは、
シリアル出力ポートＳＯ１、ＳＯ２からそれぞれ１ライ
ン分ずつシリアル出力できる。
【００２６】図５は、第４の実施例を示す。この第４の
実施例では、バッファ群のドライブ能力が大きい場合
に、破線の位置に接続されるべきバッファ群ＳＢ１およ
びＳＢ３を省略するようにしたものである。
実施例では、バッファ群のドライブ能力が大きい場合
に、破線の位置に接続されるべきバッファ群ＳＢ１およ
びＳＢ３を省略するようにしたものである。
【００２７】以上の実施例は、メモリ１の下側にバッフ
ァ群を配する図面で表現されているが、下側のみなら
ず、その上側にも、バッファ群を配置するレイアウトを
採用しても良い。また、上述の説明では、メモリ１に対
する書き込みに関しては、その説明を省略したが、書き
込み側には、メモリ１のＱ本の接続線とそのパラレル出
力とが接続されたシフトレジスタを設け、このシフトレ
ジスタのシリアル入力として、書き込みデータを供給す
れば良い。
ァ群を配する図面で表現されているが、下側のみなら
ず、その上側にも、バッファ群を配置するレイアウトを
採用しても良い。また、上述の説明では、メモリ１に対
する書き込みに関しては、その説明を省略したが、書き
込み側には、メモリ１のＱ本の接続線とそのパラレル出
力とが接続されたシフトレジスタを設け、このシフトレ
ジスタのシリアル入力として、書き込みデータを供給す
れば良い。
【００２８】このメモリ１への書き込みについてもマル
チポート化することが可能である。その例として、３入
力のマルチポートメモリの入力部分を図６に示す。入力
ポートＳＩ１、ＳＩ２、ＳＩ３から、それぞれ第１〜第
３のシフトレジスタＳＲ−Ｗ１、ＳＲ−Ｗ２およびＳＲ
−Ｗ３に、書き込みデータをシリアル入力する。次に、
第１のトライステートバッファ群ＳＢ−Ｗ１のみ動作さ
せ、第２および第３のトライステートバッファ群ＳＢ−
Ｗ２およびＳＢ−Ｗ３は、動作させない。これによりメ
モリ１にＳＩ１から入力されたデータを供給でき、適切
な行アドレスに収納する。この行の指定は、図６ではそ
の図示を省略したアドレス入力端子からデコーダを介し
て行われる。同様にして、入力ポートＳＩ２、ＳＩ３か
らのデータも、それぞれ、第２、第３のトライステート
バッファ群を選択的に動作させることによりメモリ１に
書き込まれる。これらのバッファ群の動作の制御、シフ
トレジスタ群への入力ポートからの入力制御、メモリ１
のライト状態またはリード状態の指定等は、図示省略し
たコントロール回路で行われる。
チポート化することが可能である。その例として、３入
力のマルチポートメモリの入力部分を図６に示す。入力
ポートＳＩ１、ＳＩ２、ＳＩ３から、それぞれ第１〜第
３のシフトレジスタＳＲ−Ｗ１、ＳＲ−Ｗ２およびＳＲ
−Ｗ３に、書き込みデータをシリアル入力する。次に、
第１のトライステートバッファ群ＳＢ−Ｗ１のみ動作さ
せ、第２および第３のトライステートバッファ群ＳＢ−
Ｗ２およびＳＢ−Ｗ３は、動作させない。これによりメ
モリ１にＳＩ１から入力されたデータを供給でき、適切
な行アドレスに収納する。この行の指定は、図６ではそ
の図示を省略したアドレス入力端子からデコーダを介し
て行われる。同様にして、入力ポートＳＩ２、ＳＩ３か
らのデータも、それぞれ、第２、第３のトライステート
バッファ群を選択的に動作させることによりメモリ１に
書き込まれる。これらのバッファ群の動作の制御、シフ
トレジスタ群への入力ポートからの入力制御、メモリ１
のライト状態またはリード状態の指定等は、図示省略し
たコントロール回路で行われる。
【００２９】上述の図１の構成は、実際に実現する時、
図７に示すレイアウトにより配線領域を少なくして、集
積度をあげることができる。
図７に示すレイアウトにより配線領域を少なくして、集
積度をあげることができる。
【００３０】さらに、以上の実施例では、レジスタ群に
保持されているデータをセレクタで順次選択して、シリ
アル出力を得ている。しかしながら、レジスタ群の機能
とセレクタの機能とをシフトレジスタで置き換えること
ができる。図８は、図１におけるレジスタ群ＳＲ−Ｒ１
〜ＳＲ−Ｒ４とセレクタＳＬ１〜ＳＬ４とをシフトレジ
スタＳＲ−Ｒ１０〜ＳＲ−Ｒ４０で置き換えた場合の構
成の一部を示す。
保持されているデータをセレクタで順次選択して、シリ
アル出力を得ている。しかしながら、レジスタ群の機能
とセレクタの機能とをシフトレジスタで置き換えること
ができる。図８は、図１におけるレジスタ群ＳＲ−Ｒ１
〜ＳＲ−Ｒ４とセレクタＳＬ１〜ＳＬ４とをシフトレジ
スタＳＲ−Ｒ１０〜ＳＲ−Ｒ４０で置き換えた場合の構
成の一部を示す。
【００３１】
【発明の効果】この発明は、メモリ１がドライブする必
要がある負荷が重くならず、小規模な回路構成によりマ
ルチポートメモリを実現できる。
要がある負荷が重くならず、小規模な回路構成によりマ
ルチポートメモリを実現できる。
【図１】この発明の第１の実施例の全体的な構成を示す
ブロック図である。
ブロック図である。
【図２】この発明の第１の実施例の主要部の構成を示す
ブロック図である。
ブロック図である。
【図３】この発明の第２の実施例の主要部の構成を示す
ブロック図である。
ブロック図である。
【図４】この発明の第３の実施例の主要部の構成を示す
ブロック図である。
ブロック図である。
【図５】この発明の第４の実施例の主要部の構成を示す
ブロック図である。
ブロック図である。
【図６】この発明の書き込みのための構成を示すブロッ
ク図である。
ク図である。
【図７】この発明を集積回路化する時のレイアウトの説
明に用いる概略的なブロック図である。
明に用いる概略的なブロック図である。
【図８】この発明のシフトレジスタを使用した第８の実
施例の概略的な構成を示すブロック図である。
施例の概略的な構成を示すブロック図である。
【図９】従来の半導体メモリの説明に用いるブロック図
である。
である。
【図１０】従来のデュアルポートメモリの説明に用いる
ブロック図である。
ブロック図である。
【図１１】従来のマルチポートメモリの説明に用いるブ
ロック図である。
ロック図である。
【図１２】従来のマルチポートメモリの問題点の説明に
用いるブロック図である。
用いるブロック図である。
【符号の説明】 １ 半導体メモリ ３ アドレスセレクタ ４ コントロール回路 ＳＢ１〜ＳＢ４ バッファ群 ＳＲ−１〜ＳＲ−４ レジスタ群 ＳＬ１〜ＳＬ４ セレクタ ＳＯ１〜ＳＯ４ シリアル出力ポート
Claims (2)
- 【請求項１】 半導体メモリの行または列の一方のＱ本
の接続線と直列に接続され、Ｑ個のデータをドライブす
るＰ段のバッファ群と、 上記各バッファ群のＱ個の出力を入力とするＱ個のデー
タを保持するＰ個のレジスタ群と、 上記レジスタ群のうち、１個もしくはｎ個（ｎ≧２）の
レジスタ群の出力であるＱ個あるいはｎＱ個のデータを
入力とするＱ入力あるいはｎＱ入力、１出力のＴ個（Ｔ
≧２）のセレクタ手段と、 上記セレクタ手段のそれぞれの出力端子に設けられたＴ
個のシリアル出力ポートと、 上記行または列の他方に対して上記シリアル出力ポート
と対応するアドレスを選択的に与える制御と、上記レジ
スタ群に対するロードの制御と、上記セレクタ手段の選
択制御とを行うための制御手段とからなるマルチポート
メモリ。 - 【請求項２】 半導体メモリの行または列の一方のＱ本
の接続線と直列に接続され、Ｑ個のデータをドライブす
るＰ段のバッファ群と、 上記バッファ群のそれぞれのＱ個の出力をパラレル入力
とし、Ｑ個のデータを保持するＰ個のシフトレジスタ
と、 上記シフトレジスタのそれぞれのシリアル出力端子に設
けられたＰ個のシリアル出力ポートと、 上記行または列の他方に対して上記シリアル出力ポート
と対応するアドレスを選択的に与える制御と、上記シフ
トレジスタに対するロードの制御と、上記シフトレジス
タのシフト動作の制御とを行うための制御手段とからな
るマルチポートメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12669091A JP3158286B2 (ja) | 1991-04-30 | 1991-04-30 | マルチポートメモリ |
| KR1019920006637A KR100239832B1 (ko) | 1991-04-30 | 1992-04-21 | 멀티 포트 메모리 |
| US07/874,742 US5412789A (en) | 1991-04-30 | 1992-04-27 | Multi-port memory with serially connected output elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12669091A JP3158286B2 (ja) | 1991-04-30 | 1991-04-30 | マルチポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04328388A JPH04328388A (ja) | 1992-11-17 |
| JP3158286B2 true JP3158286B2 (ja) | 2001-04-23 |
Family
ID=14941439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12669091A Expired - Fee Related JP3158286B2 (ja) | 1991-04-30 | 1991-04-30 | マルチポートメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5412789A (ja) |
| JP (1) | JP3158286B2 (ja) |
| KR (1) | KR100239832B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1064256A (ja) * | 1996-08-20 | 1998-03-06 | Sony Corp | 半導体記憶装置 |
| KR100618674B1 (ko) * | 1999-03-26 | 2006-09-06 | 주식회사 하이닉스반도체 | 직렬 포트를 가진 메모리 |
| JP2004088386A (ja) * | 2002-08-27 | 2004-03-18 | Rohm Co Ltd | シリアルデータの再生回路及び再生方法 |
| US7421502B2 (en) * | 2002-12-06 | 2008-09-02 | International Business Machines Corporation | Method and system for storage-aware flow resource management |
| US8429319B2 (en) * | 2005-09-28 | 2013-04-23 | Hynix Semiconductor Inc. | Multi-port memory device with serial input/output interface |
| KR101917295B1 (ko) * | 2011-10-27 | 2018-11-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4541075A (en) * | 1982-06-30 | 1985-09-10 | International Business Machines Corporation | Random access memory having a second input/output port |
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| US5170157A (en) * | 1986-05-20 | 1992-12-08 | Takatoshi Ishii | Memory device for an image display apparatus having a serial port and independently operable data registers |
| US4821226A (en) * | 1987-01-30 | 1989-04-11 | Rca Licensing Corporation | Dual port video memory system having a bit-serial address input port |
| JPH01224993A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | マルチポートメモリ |
| JP3028963B2 (ja) * | 1988-09-21 | 2000-04-04 | 株式会社東芝 | ビデオメモリ装置 |
| JP2900451B2 (ja) * | 1989-11-30 | 1999-06-02 | ソニー株式会社 | メモリ装置 |
-
1991
- 1991-04-30 JP JP12669091A patent/JP3158286B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-21 KR KR1019920006637A patent/KR100239832B1/ko not_active IP Right Cessation
- 1992-04-27 US US07/874,742 patent/US5412789A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04328388A (ja) | 1992-11-17 |
| KR100239832B1 (ko) | 2000-01-15 |
| KR920020510A (ko) | 1992-11-21 |
| US5412789A (en) | 1995-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |