JPH08297652A - アレイプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 アレイプロセッサを構成する各プロセッサ要
素を制御するための制御信号線の配線総面積を小さくで
きるようにする。 【構成】 隣接する複数のプロセッサ要素１０ａ〜１０
ｄにそれぞれ設けられている第１〜第４のレジスタ１ａ
〜１ｄを、第１のレジスタ１ａ同士、第２のレジスタ１
ｂ同士のようにそれぞれ共通に接続するとともに、第１
のプロセッサ要素１０ａ内の演算器２ａを第１のレジス
タ１ａに、第２のプロセッサ要素１０ｂ内の演算器２ｂ
を第２のレジスタ２ｂのように、リードバス３ａ〜３ｄ
およびライトバス４ａ〜４ｄを介して順次接続し、各プ
ロセッサ要素１０ａ〜１０ｄの内部にそれぞれ設けられ
ているレジスタ１ａ〜１ｄを共通に制御できるようにす
ることにより、各プロセッサ要素１０ａ〜１０ｄの何れ
か一つに制御信号線５を配線すれば済むようにして、制
御信号線５の配線総面積を低減できるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアレイプロセッサに関
し、特に、１つのＬＳＩ上に多数のプロセッサ要素を格
子状に結合して構成した単一命令多重データ型（ＳＩＭ
Ｄ型）のアレイプロセッサに用いて好適なものである。

【０００２】

【従来の技術】従来、多数のプロセッサ要素（プロセッ
サエレメント：ＰＥ）をアレイ状に設け、これら多数の
プロセッサ要素で並列演算を行うことにより、処理速度
を速くすることができるようにしたアレイプロセッサが
提案されている。そして、このような並列演算を実現す
るために、処理の制御にＳＩＭＤ型（単一命令多重デー
タ型）の制御を用いたものがある。

【０００３】このＳＩＭＤ型の制御は、全てのプロセッ
サ要素で同一の命令を処理するようにしたものである。
すなわち、ＳＩＭＤ型のアレイプロセッサでは、各プロ
セッサ要素に共通の制御信号線が接続され、この制御信
号線を介して各プロセッサ要素に１つの命令が送られる
ことにより、各プロセッサ要素で同一の命令が処理され
るようになっている。

【０００４】

【発明が解決しようとする課題】上述したように、ＳＩ
ＭＤ型のアレイプロセッサでは、制御信号線は全プロセ
ッサ要素に共通である。しかし、１本の制御信号線で全
てのプロセッサ要素を制御しようとすると、シーケンサ
等の駆動回路から全プロセッサ要素の終端に至るまでの
制御信号線の長さが非常に長くなってしまう。このた
め、駆動回路において大きな駆動能力が必要になった
り、信号の伝搬遅延が増大したりすることにより、プロ
セッサ要素の機能が損なわれることがあるという問題が
生じていた。

【０００５】したがって、全プロセッサ要素を幾つかの
グループに分割してそれぞれのグループごとに共通の制
御信号線を配線し、それぞれの制御信号線に同一の命令
を与えて各プロセッサ要素を駆動する方が現実的であ
る。その際、各制御信号線が交差しないように配線する
ことができれば、金属配線層を１層使用するだけで済む
ので、配線が容易になり、都合が良い。

【０００６】そこで、図６に示すように、例えば行方向
および列方向にそれぞれ８個ずつプロセッサ要素が配置
されたアレイプロセッサにおいて、全プロセッサ要素を
１列ごとに８個のグループに分割する。そして、その分
割した各グループに１本ずつ制御信号線を配線すれば、
制御信号線の始端から終端までの長さを短くすることが
できるので、駆動回路における駆動能力や信号の伝搬遅
延の問題を解決することができる。

【０００７】しかしながら、図６のように制御信号線を
配線した場合には、１本の制御信号線で全てのプロセッ
サ要素を制御するようにした場合と配線の総面積が変わ
らない。つまり、このような配線では、列方向の配線面
積が過大であるため、各プロセッサ要素内の配線に支障
をきたす可能性があるという問題があった。

【０００８】本発明は、このような問題を解決するため
に成されたものであり、プロセッサ要素の機能を損なう
ことなく、アレイプロセッサを構成する各プロセッサ要
素を制御するための制御信号線の総配線面積を小さくす
ることができるようにすることを第１の目的とする。

【０００９】また、各プロセッサ要素でデータを他のプ
ロセッサ要素に伝送するためのグローバルバスを削減で
きるようにすることを第２の目的とする。

【００１０】

【課題を解決するための手段】本発明のアレイプロセッ
サは、１個の演算器とｎ個のレジスタとを有するプロセ
ッサ要素がグローバルバスを介してアレイ状に複数個配
置されて成るアレイプロセッサにおいて、上記複数個の
プロセッサ要素をｎ個毎の単位グループに区画し、これ
らの各単位グループのそれぞれに設けられているｎ個の
レジスタを、１番目のレジスタ同士、２番目のレジスタ
同士、３番目のレジスタ同士〜ｎ番目のレジスタ同士の
ようにそれぞれ接続するとともに、上記各プロセッサ要
素にそれぞれ設けられている演算器を、１番目のプロセ
ッサ要素の演算器と１番目のレジスタ、２番目のプロセ
ッサ要素の演算器と２番目のレジスタ、３番目のプロセ
ッサ要素の演算器と３番目のレジスタ〜ｎ番目のプロセ
ッサ要素の演算器とｎ番目のレジスタのように、リード
バスおよびライトバスを介してそれぞれ接続し、上記各
プロセッサ要素にそれぞれ設けられている演算器を、ラ
イトバスを介して上記グローバルバスに接続したことを
特徴としている。

【００１１】また、本発明の他の特徴とするところは、
上記複数個のプロセッサ要素のうち、隣接するｎ個のプ
ロセッサ要素を１組にして１つのブロックを構成したこ
とを特徴としている。

【００１２】また、本発明のその他の特徴とするところ
は、行方向に隣接するｎ個のプロセッサ要素を１組にし
て上記ブロックを構成したことを特徴としている。

【００１３】また、本発明のその他の特徴とするところ
は、列方向に隣接するｎ個のプロセッサ要素を１組にし
て上記ブロックを構成したことを特徴としている。

【００１４】また、本発明のその他の特徴とするところ
は、上記複数個のプロセッサ要素がアレイ状に配置され
たアレイプロセッサを、上記ブロックを列方向あるいは
行方向に並べたものを一単位として複数のグループに分
割し、上記複数個のプロセッサ要素を制御する制御信号
を送信するための制御信号線を、上記グループごとに別
個に配線するようにしたことを特徴としている。

【００１５】また、本発明のその他の特徴とするところ
は、１個の演算器とｎ個のレジスタとを有するプロセッ
サ要素がグローバルバスを介してアレイ状に複数個配置
されて成るアレイプロセッサにおいて、上記複数個のプ
ロセッサ要素をｎ個毎の単位グループに区画し、これら
の各単位グループのそれぞれに設けられているｎ個のレ
ジスタを、１番目のレジスタ同士、２番目のレジスタ同
士、３番目のレジスタ同士〜ｎ番目のレジスタ同士のよ
うにそれぞれ接続するとともに、上記各プロセッサ要素
にそれぞれ設けられている演算器を、１番目のプロセッ
サ要素の演算器と１番目のレジスタ、２番目のプロセッ
サ要素の演算器と２番目のレジスタ、３番目のプロセッ
サ要素の演算器と３番目のレジスタ〜ｎ番目のプロセッ
サ要素の演算器とｎ番目のレジスタのように、リードバ
スおよびライトバスを介してそれぞれ接続し、 上記単
位グループの中から代表プロセッサ要素を決定し、上記
決定した代表プロセッサ要素の演算器と、隣接する単位
グループの中において決定された代表プロセッサ要素の
レジスタとをリードバスを介して接続し、上記代表プロ
セッサ要素のそれぞれに、自己の単位グループに属して
いるレジスタに記憶されているデータを読みだすか、或
いは上記隣接する単位グループの中の代表プロセッサ要
素のレジスタのデータを読みだすかを選択する選択手段
を設けたことを特徴としている。

【００１６】

【作用】本発明は上記技術手段より成るので、複数個の
プロセッサ要素のそれぞれに、各プロセッサ要素で用い
られるデータを格納するためのレジスタが１個ずつ配置
されることとなり、しかも１つのプロセッサ要素で使用
されるレジスタは、他のプロセッサ要素のレジスタとリ
ードバスおよびライトバスによって接続されているの
で、複数個のプロセッサ要素を１つのプロセッサとして
動作させることができるようになり、これにより、上記
複数個のプロセッサ要素のうちの何れか１つに制御信号
線を配線するだけで上記複数個のプロセッサ要素の全て
を制御するようにすることが可能となる。

【００１７】また、本発明の他の特徴によれば、隣接す
るｎ個のプロセッサ要素で成るブロックを列方向あるい
は行方向に並べたものを一単位として単位グループが構
成され、各単位グループごとに制御信号線が別個に配線
されることにより、上記ｎ個のプロセッサ要素のうちの
何れか１つに制御信号線を配線するだけで上記ｎ個のプ
ロセッサ要素の全てを制御するようにすることを、上記
制御信号線の配線の始端から終端までの長さを長くする
ことなく実現することが可能となる。

【００１８】また、本発明のその他の特徴によれば、選
択手段の選択動作によりデータの読みだし先を自己の単
位グループのレジスタか、隣接する単位グループの中か
ら予め設定されている代表プロセッサ要素のレジスタに
するのかを任意に選択することができるので、処理した
データを他のプロセッサ要素に転送することが可能とな
り、グローバルバスの削減が可能となる。

【００１９】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本実施例のアレイプロセッサにおける
１ブロックの構成を示す図である。図１において、１０
ａ〜１０ｄは第１〜第４のプロセッサ要素であり、これ
ら第１〜第４のプロセッサ要素１０ａ〜１０ｄにより１
つの単位ブロック１０（隣接する単位ブロック２０も同
様の構成である）が構成されている。

【００２０】上記第１〜第４のプロセッサ要素１０ａ〜
１０ｄは、それぞれ第１〜第４のレジスタ１ａ〜１ｄを
有している。そして、各プロセッサ要素１０ａ〜１０ｄ
内にある第１のレジスタ１ａ同士が第１のリードバス３
ａおよび第１のライトバス４ａを介して接続されてい
る。

【００２１】以下同様にして、各プロセッサ要素１０ａ
〜１０ｄ内にある第２〜第４のレジスタ１ｂ〜１ｄ同士
が、それぞれ第２〜第４のリードバス３ｂ〜３ｄ、およ
び第２〜第４のライトバス４ｂ〜４ｄを介して接続され
ている。

【００２２】また、上記第１〜第４のリードバス３ａ〜
３ｄは、それぞれ各プロセッサ要素１０ａ〜１０ｄ内に
ある第１〜第４の演算器２ａ〜２ｄの入力端にそれぞれ
設けられているセレクタ８ａ〜８ｄに接続されている。

【００２３】また、上記第１〜第４のライトバス４ａ〜
４ｄは、それぞれ各プロセッサ要素１０ａ〜１０ｄ内に
ある上記第１〜第４の演算器２ａ〜２ｄの出力端に接続
されているとともに、バッファ２１を介してグローバル
バス３０と接続されている。上記グローバルバス３０
は、他の単位グループのプロセッサ要素とデータ通信を
行うために設けられているものである。

【００２４】図２に、第１のプロセッサ要素１０ａの概
略構成を示す（第２〜第４のプロセッサ要素も同様の構
成である）。なお、図２においては、レジスタ１ａ〜１
ｄをまとめて表現している。

【００２５】図２にしたように、セレクタ８ａには複数
のリードバス３ａが接続されており、演算器２ａの演算
内容に応じて複数のリードバス３ａの中から所定のリー
ドバスをセレクトし、演算内容に応じたデータを上記演
算器２ａに供給するようにしている。

【００２６】例えば、第１のプロセッサ要素１０ａ内に
ある第１の演算器２ａにおいて所定の演算を行うとき
は、まず、各プロセッサ要素１０ａ〜１０ｄ内にある全
部で４個の第１のレジスタ１ａの中から何れかのレジス
タが指定され、その指定されたレジスタからデータが第
１のリードバス３ａに読み出される。そして、この読み
出されたデータが第１の演算器２ａに供給される。

【００２７】上記第１の演算器２ａでは、第１のリード
バス３ａを介して供給されたデータを用いて所定の演算
（例えば、論理和、論理積、排他的論理和、加算などの
演算）が行われ、その演算結果が第１のライトバス４ａ
に出力される。この第１のライトバス４ａに出力された
演算結果のデータは、４個ある第１のレジスタ１ａの中
から指定されたレジスタに書き込まれるとともに、グロ
ーバルバス３０に出力される。

【００２８】第２〜第４のプロセッサ要素１０ｂ〜１０
ｄにおいて所定の演算を行うときも以上と同様にして行
われる。

【００２９】以上のように配線した場合には、１単位ブ
ロックとして構成した４個のプロセッサ要素１０ａ〜１
０ｄのそれぞれに、各プロセッサ要素１０ａ〜１０ｄで
用いるデータを格納するためのレジスタを１個ずつ配置
するのと等価にすることができる。

【００３０】つまり、第１のプロセッサ要素１０ａを例
に挙げれば、各プロセッサ要素１０ａ〜１０ｄで用いる
データを格納するためのレジスタ１ａ〜１ｄを１個ずつ
配置するのと等価にすることができる。

【００３１】このように、本実施例では、図１において
同じ種類のハッチングを示したもの（演算器とレジス
タ）同士で１つの機能ブロックを構成し、この機能ブロ
ックを４つまとめて１つの単位ブロック１０（隣接する
単位ブロック２０）を構成するようにしている。

【００３２】ところで、上記第１〜第４のプロセッサ要
素１０ａ〜１０ｄに１個ずつ配置されている同一機能ブ
ロック内の４個のレジスタのうち、何れのレジスタを用
いてデータの読み書きを行うかは、制御信号線５を介し
て送られてくる制御信号によって制御される。なお、こ
の制御信号線５は、複数種類ある制御信号線のうちの１
つであり、上述のように任意のレジスタを選択してデー
タの読み書きを行うための制御信号線を示している。

【００３３】上述したように、上記第１〜第４のプロセ
ッサ要素１０ａ〜１０ｄには、それぞれ各プロセッサ要
素１０ａ〜１０ｄで用いるデータを格納するための第１
〜第４のレジスタ１ａ〜１ｄが１個ずつ配置されてい
る。

【００３４】そして、第１のレジスタ１ａ同士と第１の
演算器２ａとが第１のリードバス３ａおよび第１のライ
トバス４ａによって接続されて機能ブロックが構成され
ている。

【００３５】同様に、第２〜第４のレジスタ１ｂ〜１ｄ
同士と第２〜第４の演算器２ｂ〜２ｄとが、それぞれ第
２〜第４のリードバス３ｂ〜３ｄおよび第２〜第４のラ
イトバス４ｂ〜４ｄによって接続されて各機能ブロック
が構成されている。

【００３６】したがって、各プロセッサ要素１０ａ〜１
０ｄのうちの何れか１つに制御信号線５を配線すれば、
各プロセッサ要素１０ａ〜１０ｄを全て制御することが
できるようになる。

【００３７】そこで、本実施例では、図１に示したよう
に、第１のプロセッサ要素１０ａに制御信号線５を配線
し、この制御信号線５だけで第１〜第４のプロセッサ要
素１０ａ〜１０ｄにおけるデータの読み書きを制御する
ようにしている。もちろん、その他のプロセッサ要素１
０ｂ〜１０ｄに制御信号線５を配線するようにすること
も可能である。

【００３８】ここで、本実施例のアレイプロセッサと従
来のアレイプロセッサとの差を明確にするために、図７
に示す従来の構成例について説明を加える。なお、図７
は、上述の図６に示したアレイ状のプロセッサ要素の中
から任意の４個を取り出して示したものである。

【００３９】図７に示す従来のアレイプロセッサにおい
ては、各プロセッサ要素１０ａ〜１０ｄ内に、それぞれ
のプロセッサ要素１０ａ〜１０ｄで用いるデータを格納
するための４個のレジスタが全て具備されている。例え
ば、第１のプロセッサ要素１０ａで処理するデータを格
納するための第１のレジスタ１ａは、４個とも第１のプ
ロセッサ要素１０ａ内に具備されている。

【００４０】すなわち、従来のアレイプロセッサでは、
１つのプロセッサ要素で１つの機能ブロックが構成さ
れ、各プロセッサ要素１０ａ〜１０ｄはそれぞれ独立し
ており、それぞれがその内部に備えられているレジスタ
に対して個々にデータの読み書きを行うようになされて
いた。そこで、データの読み書きを制御するための制御
信号を送る制御信号線５ａ〜５ｄが各プロセッサ要素１
０ａ〜１０ｄごとに配線されていた。

【００４１】これに対し、本実施例では、各プロセッサ
要素１０ａ〜１０ｄが各リードバス３ａ〜３ｄおよびラ
イトバス４ａ〜４ｄによって相互に接続され、各プロセ
ッサ要素１０ａ〜１０ｄが１つのまとまったブロックと
して動作する。したがって、図１に示したように、何れ
か１つのプロセッサ要素に制御信号線５を配線すれば済
むようになる。

【００４２】このため、従来のアレイプロセッサでは、
図６のように制御信号線が列方向に８本配線されていた
のに対し、本実施例によれば、図３のように列方向に２
本の制御信号線を配線するだけで済むようになる。

【００４３】これらの図３と図６とを比べれば明らかな
ように、本実施例によれば、制御信号線５の行方向に対
する配線を増やすことなく、列方向に対する配線数を従
来の１／４にすることができる。したがって、制御信号
線５を配線するために必要な配線面積を従来の１／４に
削減することができる。

【００４４】また、図３に示したようにして制御信号線
を配線しても、図示しないシーケンサ等の駆動回路から
配線の終端までの長さは、図６のように配線した場合と
変わらない。すなわち、１本の制御信号線を配した場合
に比べて配線の始端から終端までの長さが短くて済むか
ら、上記駆動回路において大きな駆動能力が必要になっ
たり、制御信号の伝搬遅延が増大したりするという不都
合は生じない。

【００４５】また、個々のプロセッサ要素内の配線に着
目して見れば、図１と図７とを比較すれば分かるよう
に、図１に示した第１〜第３のリードバス３ａ〜３ｃお
よび第１〜第３のライトバス４ａ〜４ｃの長さは、図７
に示した従来のリードバス３ａ〜３ｃおよびライトバス
４ａ〜４ｃの長さよりも短くて済む。よって、この点か
らも制御信号線の配線面積を従来より小さくすることが
できる。

【００４６】なお、図１においては、各プロセッサ要素
１０ａ〜１０ｄの間も各リードバス３ａ〜３ｄおよびラ
イトバス４ａ〜４ｄによって接続されている。このた
め、その分だけ各リードバス３ａ〜３ｄおよびライトバ
ス４ａ〜４ｄの長さが長くなるが、多数のプロセッサ要
素が配置されたアレイプロセッサでは、隣接するプロセ
ッサ要素間の距離は非常に短いので、この長さはほとん
ど問題にならない。

【００４７】なお、以上の実施例では、行方向に並んだ
４個のプロセッサ要素を１つの単位ブロックとして構成
するようにしているが、列方向に並んだ４個のプロセッ
サ要素を１つの単位ブロックとして構成するようにして
もよい。

【００４８】また、１つの単位ブロックを構成するプロ
セッサ要素の数は４個に限られない。すなわち、各プロ
セッサ要素がｎ個のレジスタを持つのであれば、ｎ個の
プロセッサ要素をまとめて１つの単位ブロックを構成す
るようにすれば良い。この場合には、制御信号線の配線
面積を従来の１／ｎにすることができる。また、任意の
数のプロセッサ要素で１つの単位ブロックを構成しても
良い。

【００４９】また、図１の例では、各プロセッサ要素１
０ａ〜１０ｄ内にあるレジスタ１ａ〜１ｄを、同じ行に
並んだもの同士を接続するようにしているが、各プロセ
ッサ要素１０ａ〜１０ｄ内にあるレジスタを１個ずつ接
続するのであれば、異なる行のレジスタ同士を接続する
ようにしても良い。つまり、第１のレジスタ１ａ同士、
第２のレジスタ１ｂ同士、第３のレジスタ１ｃ同士およ
び第４のレジスタ１ｄ同士を各プロセッサ要素１０ａ〜
１０ｄ内において異なる行に配置するようにしても良
い。

【００５０】次に、図４および図５を参照しながら本発
明のアレイプロセッサの第２の実施例を詳述する。上述
した第１の実施例のアレイプロセッサにおいては、或る
単位グループ１０で処理したデータを他の単位グループ
に送信する場合には、グローバルバス３０を介して送信
していた。

【００５１】したがって、上述した第１の実施例のアレ
イプロセッサの場合には、削減可能な配線面積は制御信
号線についてだけであった。それに対し、この第２の実
施例においては、図４に示したように、グローバルバス
３０を設けることなく他の単位グループのプロセッサ要
素にデータを送信することができるようにしている。

【００５２】すなわち、図４にしたように、本実施例に
おいては、上記単位グループ１０（２０）の中から代表
プロセッサ要素１０ｄを設定する。そして、上記代表プ
ロセッサ要素１０ｄの演算器２ｄと、隣接する単位グル
ープ２０の中から予め設定されている代表プロセッサ要
素１０ａのレジスタ１ｄとをリードバス３ａを介して接
続する。この第２の実施例におけるプロセッサ要素の概
略は、図５に示すようになり、グローバルバス３０が削
減されている。

【００５３】このようにして接続したら、上記代表プロ
セッサ要素１０ｄにおける選択手段を構成するセレクタ
８ｄの選択動作により、自己の単位グループ１０に属し
ているレジスタ１ｄに記憶されているデータを読みだし
たり、或いは上記隣接する単位グループ２０の中から予
め設定されている代表プロセッサ要素１０ａのレジスタ
１ｄのデータを読みだしたりする。

【００５４】このような処理を繰り返し行うことによ
り、ある単位グループで処理したデータを他の単位グル
ープに送信することが可能となる。したがって、例え
ば、ある単位グループで処理したプロセッサ要素４個分
のデータを代表プロセッサ要素に集約し、上記集約した
４個分のデータを他の単位グループに転送するようにす
れば、転送先では８個分のデータを集約することができ
る。

【００５５】したがって、このような処理を繰り返し行
うようにすることにより、１６個分のデータ→３２個分
のデータ→６４個分のデータ・・・のように転送および
集約を行うことができるので、グローバルバス３０を削
減することができる。

【００５６】したがって、本実施例の場合には、制御信
号線のみならずグローバルバス３０の配線面積を削減す
ることができるので、削減可能な配線面積を大幅に増加
することができる。なお、グローバルバス３０を削減し
ても転送速度が低下する不都合は生じない。

【００５７】

【発明の効果】本発明は上述したように、各プロセッサ
要素にそれぞれ設けられているｎ個のレジスタを、１番
目のレジスタ同士、２番目のレジスタ同士〜ｎ番目のレ
ジスタ同士のようにそれぞれ接続するとともに、上記各
プロセッサ要素にそれぞれ設けられている演算器を、１
番目のプロセッサ要素の演算器と１番目のレジスタ、２
番目のプロセッサ要素の演算器と２番目のレジスタ〜ｎ
番目のプロセッサ要素の演算器とｎ番目のレジスタのよ
うに、リードバスおよびライトバスを介してそれぞれ接
続し、上記各プロセッサ要素にそれぞれ設けられている
演算器を、ライトバスを介して上記グローバルバスに接
続するようにしてアレイプロセッサを構成したので、複
数個のプロセッサ要素を１つのプロセッサとして動作さ
せるようにすることができ、これにより、上記複数個の
プロセッサ要素の全てを１つの制御信号線で制御するこ
とができるようになる。このため、上記複数個のプロセ
ッサ要素のうちの何れか１つに制御信号線を配線すれば
済むので、制御信号線の配線面積を従来よりも大幅に低
減することができる。したがって、このようにして配線
面積を削減することができた部分を、プロセッサ要素の
機能を増強するための回路に当てたり、ＬＳＩ上のプロ
セッサ要素の数を増やしたりするのに当てたりすること
ができる。

【００５８】また、本発明の他の特徴によれば、隣接す
るｎ個のプロセッサ要素で成る単位ブロックを列方向あ
るいは行方向に並べたものを一単位としてグループを構
成し、各グループごとに制御信号線を別個に配線するよ
うにしたので、ｎ個のプロセッサ要素のうちの何れか１
つにのみ制御信号線を配線して上記ｎ個のプロセッサ要
素の全てを制御するようにすることを、上記制御信号線
の始端から終端までの長さを長くすることなく実現する
ことができ、プロセッサ要素の駆動回路において大きな
駆動能力が必要になったり、制御信号の伝搬遅延が増大
したりするという不都合を生じることなく、制御信号線
の配線面積を従来よりも大幅に低減することができる。

【００５９】また、本発明のその他の特徴によれば、単
位グループの中から予め設定されている代表プロセッサ
要素の演算器と、隣接する単位グループの中から予め設
定されている代表プロセッサ要素のレジスタとをリード
バスを介して接続し、上記代表プロセッサ要素のそれぞ
れに、自己の単位グループに属しているレジスタに記憶
されているデータを読みだすか、或いは上記隣接する単
位グループの中から予め設定されている代表プロセッサ
要素のレジスタのデータを読みだすかを選択する選択手
段を設けたので、上記選択手段の選択動作によりデータ
の読みだし先を自己の単位グループのレジスタか、隣接
する単位グループの中から予め設定されている代表プロ
セッサ要素のレジスタにするのかを任意に選択すること
ができるようになり、処理したデータを他のプロセッサ
要素に転送することが可能となり、グローバルバスの削
減が可能となる。したがって、グローバルバスを配線す
る面積を削減することができるので、プロセッサ要素の
機能を増強したり、ＬＳＩ上のプロセッサ要素の数を増
やしたりすることをより一層可能にできる。

【図面の簡単な説明】

【図１】第１の実施例のアレイプロセッサにおける機能
ブロックの構成を示す図である。

【図２】図１のプロセッサ要素の概略を示す構成図であ
る。

【図３】第１の実施例のアレイプロセッサにおける制御
信号線の配線例を示す図である。

【図４】第２の実施例のアレイプロセッサにおける機能
ブロックの構成を示す図である。

【図５】図４のプロセッサ要素の概略を示す構成図であ
る。

【図６】従来のアレイプロセッサにおける制御信号線の
配線例を示す図である。

【図７】従来のアレイプロセッサにおける一部分の構成
を示す図である。

【符号の説明】

１ａ〜１ｄ レジスタ ２ａ〜２ｄ 演算器 ３ａ〜３ｄ リードバス ４ａ〜４ｄ ライトバス ５ 制御信号線 ８ａ〜８ｄ セレクタ １０ 単位グループ １０ａ〜１０ｄ プロセッサ要素 ２０ 単位グループ ３０ グローバルバス

Claims (6)

【特許請求の範囲】
1. 【請求項１】 １個の演算器とｎ個のレジスタとを有す
   るプロセッサ要素がグローバルバスを介してアレイ状に
   複数個配置されて成るアレイプロセッサにおいて、 上記複数個のプロセッサ要素をｎ個毎の単位グループに
   区画し、これらの各単位グループのそれぞれに設けられ
   ているｎ個のレジスタを、１番目のレジスタ同士、２番
   目のレジスタ同士、３番目のレジスタ同士〜ｎ番目のレ
   ジスタ同士のようにそれぞれ接続するとともに、 上記各プロセッサ要素にそれぞれ設けられている演算器
   を、１番目のプロセッサ要素の演算器と１番目のレジス
   タ、２番目のプロセッサ要素の演算器と２番目のレジス
   タ、３番目のプロセッサ要素の演算器と３番目のレジス
   タ〜ｎ番目のプロセッサ要素の演算器とｎ番目のレジス
   タのように、リードバスおよびライトバスを介してそれ
   ぞれ接続し、 上記各プロセッサ要素にそれぞれ設けられている演算器
   を、ライトバスを介して上記グローバルバスに接続した
   ことを特徴とするアレイプロセッサ。
2. 【請求項２】 上記複数個のプロセッサ要素のうち、隣
   接するｎ個のプロセッサ要素を１組にして１つのブロッ
   クを構成したことを特徴とする請求項１に記載のアレイ
   プロセッサ。
3. 【請求項３】 行方向に隣接するｎ個のプロセッサ要素
   を１組にして上記ブロックを構成したことを特徴とする
   請求項２に記載のアレイプロセッサ。
4. 【請求項４】 列方向に隣接するｎ個のプロセッサ要素
   を１組にして上記ブロックを構成したことを特徴とする
   請求項２に記載のアレイプロセッサ。
5. 【請求項５】 上記複数個のプロセッサ要素がアレイ状
   に配置されたアレイプロセッサを、上記ブロックを列方
   向あるいは行方向に並べたものを一単位として複数のグ
   ループに分割し、上記複数個のプロセッサ要素を制御す
   る制御信号を送信するための制御信号線を、上記グルー
   プごとに別個に配線するようにしたことを特徴とする請
   求項２〜４の何れか１項に記載のアレイプロセッサ。
6. 【請求項６】 １個の演算器とｎ個のレジスタとを有す
   るプロセッサ要素がグローバルバスを介してアレイ状に
   複数個配置されて成るアレイプロセッサにおいて、 上記複数個のプロセッサ要素をｎ個毎の単位グループに
   区画し、これらの各単位グループのそれぞれに設けられ
   ているｎ個のレジスタを、１番目のレジスタ同士、２番
   目のレジスタ同士、３番目のレジスタ同士〜ｎ番目のレ
   ジスタ同士のようにそれぞれ接続するとともに、 上記各プロセッサ要素にそれぞれ設けられている演算器
   を、１番目のプロセッサ要素の演算器と１番目のレジス
   タ、２番目のプロセッサ要素の演算器と２番目のレジス
   タ、３番目のプロセッサ要素の演算器と３番目のレジス
   タ〜ｎ番目のプロセッサ要素の演算器とｎ番目のレジス
   タのように、リードバスおよびライトバスを介してそれ
   ぞれ接続し、 上記単位グループの中から代表プロセッサ要素を決定
   し、上記決定した代表プロセッサ要素の演算器と、隣接
   する単位グループの中において決定された代表プロセッ
   サ要素のレジスタとをリードバスを介して接続し、 上記代表プロセッサ要素のそれぞれに、自己の単位グル
   ープに属しているレジスタに記憶されているデータを読
   みだすか、或いは上記隣接する単位グループの中の代表
   プロセッサ要素のレジスタのデータを読みだすかを選択
   する選択手段を設けたことを特徴とするアレイプロセッ
   サ。