JPH08212168A - アレイプロセッサ - Google Patents
アレイプロセッサInfo
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- JPH08212168A JPH08212168A JP7039102A JP3910295A JPH08212168A JP H08212168 A JPH08212168 A JP H08212168A JP 7039102 A JP7039102 A JP 7039102A JP 3910295 A JP3910295 A JP 3910295A JP H08212168 A JPH08212168 A JP H08212168A
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- bit
- processor element
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Abstract
(57)【要約】
【目的】 アレイプロセッサ全体の処理速度を高速化で
きるようにする。 【構成】 アレイプロセッサ中にある４個のプロセッサ
要素１〜４のそれぞれに、自己のプロセッサ要素中のレ
ジスタ１５n （ｎ＝１〜４）から出力されるキャリと隣
接するプロセッサ要素中のレジスタ１５n-1 から出力さ
れるキャリとの何れかを選択するマルチプレクサ１７n
を設け、例えば、１つのプロセッサ要素で演算されるデ
ータが４ビットになったときに上記マルチプレクサ１７
n により隣接するプロセッサ要素中からのキャリ出力を
選択するように切り替えることにより、各プロセッサ要
素１〜４を結合して４ビットデータの各桁の演算をビッ
トパラレルに行うことができるようにし、各プロセッサ
要素１〜４の動作効率を常に高く維持することができる
ようにして、アレイプロセッサ全体の演算をより高速に
行うことができるようにする。
きるようにする。 【構成】 アレイプロセッサ中にある４個のプロセッサ
要素１〜４のそれぞれに、自己のプロセッサ要素中のレ
ジスタ１５n （ｎ＝１〜４）から出力されるキャリと隣
接するプロセッサ要素中のレジスタ１５n-1 から出力さ
れるキャリとの何れかを選択するマルチプレクサ１７n
を設け、例えば、１つのプロセッサ要素で演算されるデ
ータが４ビットになったときに上記マルチプレクサ１７
n により隣接するプロセッサ要素中からのキャリ出力を
選択するように切り替えることにより、各プロセッサ要
素１〜４を結合して４ビットデータの各桁の演算をビッ
トパラレルに行うことができるようにし、各プロセッサ
要素１〜４の動作効率を常に高く維持することができる
ようにして、アレイプロセッサ全体の演算をより高速に
行うことができるようにする。
Description
【０００１】
【産業上の利用分野】本発明はアレイプロセッサに関
し、特に、１つのＬＳＩ上に多数のプロセッサ要素を結
合して構成した単一命令多重データ型（ＳＩＭＤ型）の
アレイプロセッサに用いて好適なものである。
し、特に、１つのＬＳＩ上に多数のプロセッサ要素を結
合して構成した単一命令多重データ型（ＳＩＭＤ型）の
アレイプロセッサに用いて好適なものである。
【０００２】
【従来の技術】従来、多数のプロセッサ要素（プロセッ
サエレメント：ＰＥ）をアレイ状に設け、これら多数の
プロセッサ要素で並列演算を行うことにより、処理速度
を速くすることができるようにしたアレイプロセッサが
提案されている。そして、このような並列演算を実現す
るために、処理の制御にＳＩＭＤ型（単一命令多重デー
タ型）の制御を用いたものがある。このＳＩＭＤ型の制
御は、全てのプロセッサ要素で同一の命令を処理するよ
うにしたものである。
サエレメント：ＰＥ）をアレイ状に設け、これら多数の
プロセッサ要素で並列演算を行うことにより、処理速度
を速くすることができるようにしたアレイプロセッサが
提案されている。そして、このような並列演算を実現す
るために、処理の制御にＳＩＭＤ型（単一命令多重デー
タ型）の制御を用いたものがある。このＳＩＭＤ型の制
御は、全てのプロセッサ要素で同一の命令を処理するよ
うにしたものである。
【０００３】図３に、従来のアレイプロセッサの構成例
を示す。図３において、３１、３２、３３、３４はそれ
ぞれ第１〜第４のプロセッサ要素である。このように、
図３には４個のプロセッサ要素のみを示したが、実際に
は同様の構成を持つプロセッサ要素が多数マトリクス状
に配置されている。
を示す。図３において、３１、３２、３３、３４はそれ
ぞれ第１〜第４のプロセッサ要素である。このように、
図３には４個のプロセッサ要素のみを示したが、実際に
は同様の構成を持つプロセッサ要素が多数マトリクス状
に配置されている。
【０００４】上記各プロセッサ要素３１、３２、３３、
３４の構成において、５はレジスタ群であり、１ビット
のデータを格納するレジスタが８個備えられており、全
部で８ビットのデータを格納することができるようにな
っている。６はデータ読み出し用のゲート群であり、上
記８個のレジスタに対応して８個のゲートが設けられて
いる。そして、読み出し制御線（Read制御線）２１を介
して送られてくる制御信号によって何れかのゲートが開
かれると、対応するレジスタから１ビットのデータがリ
ードバス８に読み出されるようになっている。
３４の構成において、５はレジスタ群であり、１ビット
のデータを格納するレジスタが８個備えられており、全
部で８ビットのデータを格納することができるようにな
っている。６はデータ読み出し用のゲート群であり、上
記８個のレジスタに対応して８個のゲートが設けられて
いる。そして、読み出し制御線（Read制御線）２１を介
して送られてくる制御信号によって何れかのゲートが開
かれると、対応するレジスタから１ビットのデータがリ
ードバス８に読み出されるようになっている。
【０００５】７はデータ書き込み用のゲート群であり、
これも上記８個のレジスタに対応して８個のゲートが設
けられている。そして、書き込み制御線（ Write制御
線）２０を介して送られてくる制御信号によって何れか
のゲートが開かれることにより、ライトバス９を介して
送られてくる１ビットのデータが対応するレジスタに書
き込まれるようになっている。
これも上記８個のレジスタに対応して８個のゲートが設
けられている。そして、書き込み制御線（ Write制御
線）２０を介して送られてくる制御信号によって何れか
のゲートが開かれることにより、ライトバス９を介して
送られてくる１ビットのデータが対応するレジスタに書
き込まれるようになっている。
【０００６】１０、１１は第１のラッチおよび第２のラ
ッチであり、それぞれ上記レジスタ群５からリードバス
８に読み出される１ビットのデータを一時保持する。１
２はＡＮＤ回路、１３はＯＲ回路、１４は全加算器、１
５は上記全加算器１４から出力されるキャリ（次の桁へ
の繰り上がり）を保持するレジスタである。１６はマル
チプレクサ（セレクタ）であり、上記ＡＮＤ回路１２、
ＯＲ回路１３および全加算器１４から出力されるデータ
の中から何れかのデータを選択する。なお、上述のＡＮ
Ｄ回路１２、ＯＲ回路１３、全加算器１４、レジスタ１
５およびマルチプレクサ１６によりＡＬＵ（算術論理演
算器）が構成されている。
ッチであり、それぞれ上記レジスタ群５からリードバス
８に読み出される１ビットのデータを一時保持する。１
２はＡＮＤ回路、１３はＯＲ回路、１４は全加算器、１
５は上記全加算器１４から出力されるキャリ（次の桁へ
の繰り上がり）を保持するレジスタである。１６はマル
チプレクサ（セレクタ）であり、上記ＡＮＤ回路１２、
ＯＲ回路１３および全加算器１４から出力されるデータ
の中から何れかのデータを選択する。なお、上述のＡＮ
Ｄ回路１２、ＯＲ回路１３、全加算器１４、レジスタ１
５およびマルチプレクサ１６によりＡＬＵ（算術論理演
算器）が構成されている。
【０００７】上記のように構成された各プロセッサ要素
３１、３２、３３、３４では、それぞれレジスタ群５か
ら１ビットごとに読み出されるデータを用いてビットシ
リアルで演算（ＡＮＤ回路１２による論理積演算や、Ｏ
Ｒ回路１３による論理和演算や、全加算器１４による全
加算など）が行われるようになっている。
３１、３２、３３、３４では、それぞれレジスタ群５か
ら１ビットごとに読み出されるデータを用いてビットシ
リアルで演算（ＡＮＤ回路１２による論理積演算や、Ｏ
Ｒ回路１３による論理和演算や、全加算器１４による全
加算など）が行われるようになっている。
【０００８】
【発明が解決しようとする課題】上記のような従来のア
レイプロセッサでは、各プロセッサ要素において並列化
効率が高い計算をしている間は、ビットシリアル演算で
も高速に処理を行うことが可能である。
レイプロセッサでは、各プロセッサ要素において並列化
効率が高い計算をしている間は、ビットシリアル演算で
も高速に処理を行うことが可能である。
【０００９】しかし、大域的情報を計算する場合などに
おいて計算の終盤になると、一部のプロセッサ要素に処
理が集中してしまう。このため、計算の終盤において
は、計算に寄与しないプロセッサ要素の比率が高くな
り、並列化効率が低下するという問題があった。
おいて計算の終盤になると、一部のプロセッサ要素に処
理が集中してしまう。このため、計算の終盤において
は、計算に寄与しないプロセッサ要素の比率が高くな
り、並列化効率が低下するという問題があった。
【００１０】しかも、各プロセッサ要素で計算したデー
タの総和や重心などの量を計算する場合には、計算の終
盤になるとデータの値が大きくなるため、１つのプロセ
ッサ要素でビット幅の大きいデータを扱う必要が生じ
る。このため、上記一部のプロセッサ要素のみでビット
幅の大きいデータにビットシリアル演算を施していたの
では、処理に非常に多くの時間がかかってしまうという
問題があった。
タの総和や重心などの量を計算する場合には、計算の終
盤になるとデータの値が大きくなるため、１つのプロセ
ッサ要素でビット幅の大きいデータを扱う必要が生じ
る。このため、上記一部のプロセッサ要素のみでビット
幅の大きいデータにビットシリアル演算を施していたの
では、処理に非常に多くの時間がかかってしまうという
問題があった。
【００１１】例えば、第１〜第４のプロセッサ要素３１
〜３４のデータを全て合計して、その演算結果を第４の
プロセッサ要素３４に保持し、その後の演算をこの第４
のプロセッサ要素３４に保持されたデータを用いて行う
こととすれば、第１〜第３のプロセッサ要素３１、３
２、３３は、途中から演算に寄与しなくなる。
〜３４のデータを全て合計して、その演算結果を第４の
プロセッサ要素３４に保持し、その後の演算をこの第４
のプロセッサ要素３４に保持されたデータを用いて行う
こととすれば、第１〜第３のプロセッサ要素３１、３
２、３３は、途中から演算に寄与しなくなる。
【００１２】一方、上述のようにして第４のプロセッサ
要素３４に保持されたデータは、大きな値を有している
ことが多いため、そのデータはビット幅が大きくなって
いることが多い。このため、第４のプロセッサ要素３４
におけるその後の演算においてビットシリアル演算を行
っていたのでは、非常に多くの時間がかかってしまうと
いう問題があった。
要素３４に保持されたデータは、大きな値を有している
ことが多いため、そのデータはビット幅が大きくなって
いることが多い。このため、第４のプロセッサ要素３４
におけるその後の演算においてビットシリアル演算を行
っていたのでは、非常に多くの時間がかかってしまうと
いう問題があった。
【００１３】本発明は、このような問題を解決するため
に成されたものであり、アレイプロセッサを構成する各
プロセッサ要素を有効に活用して、全体の処理速度を高
速化できるようにすることを目的とする。
に成されたものであり、アレイプロセッサを構成する各
プロセッサ要素を有効に活用して、全体の処理速度を高
速化できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】本発明のアレイプロセッ
サは、所定の演算を行う演算器を有するプロセッサ要素
が複数個アレイ状に配置されて成るアレイプロセッサに
おいて、上記アレイ状に配置された複数個のプロセッサ
要素のそれぞれに、自己のプロセッサ要素で得られる桁
上げ信号と隣接するプロセッサ要素で得られる桁上げ信
号のうちの何れかを選択して、それを自己のプロセッサ
要素中の上記演算器に供給する桁上げ信号選択手段を設
けたものである。
サは、所定の演算を行う演算器を有するプロセッサ要素
が複数個アレイ状に配置されて成るアレイプロセッサに
おいて、上記アレイ状に配置された複数個のプロセッサ
要素のそれぞれに、自己のプロセッサ要素で得られる桁
上げ信号と隣接するプロセッサ要素で得られる桁上げ信
号のうちの何れかを選択して、それを自己のプロセッサ
要素中の上記演算器に供給する桁上げ信号選択手段を設
けたものである。
【００１５】本発明の他の特徴とするところは、上記複
数個のプロセッサ要素で演算されているデータの大きさ
に応じて上記桁上げ信号選択手段の選択動作を制御する
制御手段を更に設けたものである。
数個のプロセッサ要素で演算されているデータの大きさ
に応じて上記桁上げ信号選択手段の選択動作を制御する
制御手段を更に設けたものである。
【００１６】本発明のその他の特徴とするところは、上
記複数個のプロセッサ要素における演算の並列度に応じ
て上記桁上げ信号選択手段の選択動作を制御する制御手
段を更に設けたものである。
記複数個のプロセッサ要素における演算の並列度に応じ
て上記桁上げ信号選択手段の選択動作を制御する制御手
段を更に設けたものである。
【００１７】本発明のその他の特徴とするところは、上
記アレイ状に配置された複数個のプロセッサ要素のう
ち、行方向に並べられた４個のプロセッサ要素が１つの
処理単位として構成され、上記桁上げ信号選択手段によ
り上記隣接するプロセッサ要素で得られる桁上げ信号が
選択されているときに、上記４個のプロセッサ要素が１
組として４ビットパラレル演算を行うように構成されて
いることを特徴とするものである。
記アレイ状に配置された複数個のプロセッサ要素のう
ち、行方向に並べられた４個のプロセッサ要素が１つの
処理単位として構成され、上記桁上げ信号選択手段によ
り上記隣接するプロセッサ要素で得られる桁上げ信号が
選択されているときに、上記４個のプロセッサ要素が１
組として４ビットパラレル演算を行うように構成されて
いることを特徴とするものである。
【００１８】本発明のその他の特徴とするところは、上
記アレイ状に配置された複数個のプロセッサ要素のう
ち、列方向に並べられた４個のプロセッサ要素が１つの
処理単位として構成され、上記桁上げ信号選択手段によ
り上記隣接するプロセッサ要素で得られる桁上げ信号が
選択されているときに、上記４個のプロセッサ要素が１
組として４ビットパラレル演算を行うように構成されて
いることを特徴とするものである。
記アレイ状に配置された複数個のプロセッサ要素のう
ち、列方向に並べられた４個のプロセッサ要素が１つの
処理単位として構成され、上記桁上げ信号選択手段によ
り上記隣接するプロセッサ要素で得られる桁上げ信号が
選択されているときに、上記４個のプロセッサ要素が１
組として４ビットパラレル演算を行うように構成されて
いることを特徴とするものである。
【００１９】本発明のその他の特徴とするところは、上
記制御手段が、上記隣接するプロセッサ要素で得られる
桁上げ信号を選択するように切り替えるときに、上記４
個のプロセッサ要素のうちの１つのプロセッサ要素に保
持されている４ビットデータを上記４個のプロセッサ要
素に１ビットずつ分配することを特徴とするものであ
る。
記制御手段が、上記隣接するプロセッサ要素で得られる
桁上げ信号を選択するように切り替えるときに、上記４
個のプロセッサ要素のうちの１つのプロセッサ要素に保
持されている４ビットデータを上記４個のプロセッサ要
素に１ビットずつ分配することを特徴とするものであ
る。
【００２０】
【作用】本発明は上記技術手段より成るので、各プロセ
ッサ要素中の桁上げ信号選択手段により自己のプロセッ
サ要素で得られる桁上げ信号が選択されているときは、
各プロセッサ要素はそれぞれ独立してビットシリアル演
算を行うように動作するとともに、各桁上げ信号選択手
段により隣接するプロセッサ要素で得られる桁上げ信号
が選択されているときは、各プロセッサ要素が結合し
て、隣接するプロセッサ要素から伝搬されてくる桁上げ
信号を用いてビットパラレル演算を行うように動作する
ようになり、各プロセッサ要素を演算の終盤になるまで
有効に活用することができるようになる。
ッサ要素中の桁上げ信号選択手段により自己のプロセッ
サ要素で得られる桁上げ信号が選択されているときは、
各プロセッサ要素はそれぞれ独立してビットシリアル演
算を行うように動作するとともに、各桁上げ信号選択手
段により隣接するプロセッサ要素で得られる桁上げ信号
が選択されているときは、各プロセッサ要素が結合し
て、隣接するプロセッサ要素から伝搬されてくる桁上げ
信号を用いてビットパラレル演算を行うように動作する
ようになり、各プロセッサ要素を演算の終盤になるまで
有効に活用することができるようになる。
【００２１】また、請求項２に記載の制御手段を設けた
場合には、各プロセッサ要素で演算されているデータの
大きさに応じてビットシリアル演算とビットパラレル演
算とが動的に切り替えられるようになる。
場合には、各プロセッサ要素で演算されているデータの
大きさに応じてビットシリアル演算とビットパラレル演
算とが動的に切り替えられるようになる。
【００２２】また、請求項３に記載の制御手段を設けた
場合には、各プロセッサ要素における演算の並列度に応
じてビットシリアル演算とビットパラレル演算とが動的
に切り替えられるようになる。
場合には、各プロセッサ要素における演算の並列度に応
じてビットシリアル演算とビットパラレル演算とが動的
に切り替えられるようになる。
【００２３】また、請求項４または５に記載のアレイプ
ロセッサによれば、各桁上げ信号選択手段により隣接す
るプロセッサ要素で得られる桁上げ信号が選択されてい
るときに、行方向または列方向に並べられた４個のプロ
セッサ要素により４ビットパラレル演算が行われるよう
になる。
ロセッサによれば、各桁上げ信号選択手段により隣接す
るプロセッサ要素で得られる桁上げ信号が選択されてい
るときに、行方向または列方向に並べられた４個のプロ
セッサ要素により４ビットパラレル演算が行われるよう
になる。
【００２４】また、上記制御手段を請求項６の記載のよ
うに構成した場合には、隣接するプロセッサ要素で得ら
れる桁上げ信号を選択するように切り替えられたとき
に、４ビットデータにおける各桁の演算が、４個のプロ
セッサ要素によりビットパラレルに行われるようにな
る。
うに構成した場合には、隣接するプロセッサ要素で得ら
れる桁上げ信号を選択するように切り替えられたとき
に、４ビットデータにおける各桁の演算が、４個のプロ
セッサ要素によりビットパラレルに行われるようにな
る。
【００２５】
【実施例】本発明の一実施例を図面に基づいて説明す
る。図１は、本実施例によるアレイプロセッサの要部構
成を示す図である。なお、図１では４個のプロセッサ要
素を並列に接続したものを示しているが、これは、マト
リクス状の各セルに配置された多数のプロセッサ要素の
うちの４個を抜粋して示したものであるとする。
る。図１は、本実施例によるアレイプロセッサの要部構
成を示す図である。なお、図１では４個のプロセッサ要
素を並列に接続したものを示しているが、これは、マト
リクス状の各セルに配置された多数のプロセッサ要素の
うちの４個を抜粋して示したものであるとする。
【００２６】後述するように、図１に示すアレイプロセ
ッサは、ビットシリアル演算を行う４個のプロセッサ要
素１〜４を、演算の途中で、４ビットデータに対してビ
ットパラレル演算を行う１個のプロセッサ要素（以下、
４ビットＰＥと称す）に切り替えることができるように
構成したものである。
ッサは、ビットシリアル演算を行う４個のプロセッサ要
素１〜４を、演算の途中で、４ビットデータに対してビ
ットパラレル演算を行う１個のプロセッサ要素（以下、
４ビットＰＥと称す）に切り替えることができるように
構成したものである。
【００２７】なお、４個のプロセッサ要素１〜４が１個
の４ビットＰＥに切り替えられる際には、１つのプロセ
ッサ要素に保持されている４ビットデータが各プロセッ
サ要素１〜４に１ビットずつ振り分けられる。このと
き、第１のプロセッサ要素１は最下位ビットの演算を担
当し、第４のプロセッサ要素４は最上位ビットの演算を
担当することになる。
の４ビットＰＥに切り替えられる際には、１つのプロセ
ッサ要素に保持されている４ビットデータが各プロセッ
サ要素１〜４に１ビットずつ振り分けられる。このと
き、第１のプロセッサ要素１は最下位ビットの演算を担
当し、第４のプロセッサ要素４は最上位ビットの演算を
担当することになる。
【００２８】以下、図１に示したアレイプロセッサの構
成について詳しく説明するが、図５に示した符号と同一
の符号を付したものは、同一の機能を有するものである
ので、重複する説明は省略する。なお、図１から明らか
なように、何れのプロセッサ要素１〜４も同様に構成さ
れているが、以下の説明を分かりやすくするために、各
符号の後に各プロセッサ要素１〜４の番号を付して区別
している。
成について詳しく説明するが、図５に示した符号と同一
の符号を付したものは、同一の機能を有するものである
ので、重複する説明は省略する。なお、図１から明らか
なように、何れのプロセッサ要素１〜４も同様に構成さ
れているが、以下の説明を分かりやすくするために、各
符号の後に各プロセッサ要素１〜４の番号を付して区別
している。
【００２９】本実施例では、各プロセッサ要素１〜４
は、それぞれ桁上げ信号選択手段としての第２のマルチ
プレクサ１７n （ｎ＝１〜４）を具備している。この第
２のマルチプレクサ１７n は、その一方の入力端子が自
己のプロセッサ要素で得られるキャリ（桁上げ信号）を
保持するレジスタ１５n の出力端子に接続されるととも
に、他方の入力端子が下位のプロセッサ要素で得られる
キャリを保持するレジスタ１５n-1 の出力端子に接続さ
れている。
は、それぞれ桁上げ信号選択手段としての第２のマルチ
プレクサ１７n （ｎ＝１〜４）を具備している。この第
２のマルチプレクサ１７n は、その一方の入力端子が自
己のプロセッサ要素で得られるキャリ（桁上げ信号）を
保持するレジスタ１５n の出力端子に接続されるととも
に、他方の入力端子が下位のプロセッサ要素で得られる
キャリを保持するレジスタ１５n-1 の出力端子に接続さ
れている。
【００３０】ただし、第１のプロセッサ要素１における
マルチプレクサ１７1 については、それより下位のプロ
セッサ要素が存在しないので、上記他の入力端子はアー
スに接続されている。また、各マルチプレクサ１７n の
出力端子は、自己のプロセッサ要素中の全加算器１４n
の入力端子に接続されている。
マルチプレクサ１７1 については、それより下位のプロ
セッサ要素が存在しないので、上記他の入力端子はアー
スに接続されている。また、各マルチプレクサ１７n の
出力端子は、自己のプロセッサ要素中の全加算器１４n
の入力端子に接続されている。
【００３１】すなわち、各プロセッサ要素１〜４におけ
るマルチプレクサ１７n は、自己のプロセッサ要素中の
レジスタ１５n から出力されるキャリと、その下位のプ
ロセッサ要素中のレジスタ１５n-1 から出力されるキャ
リとを入力し、それら２つの入力のうちの何れかを選択
して、それを自己のプロセッサ要素中の全加算器１４n
に供給する。
るマルチプレクサ１７n は、自己のプロセッサ要素中の
レジスタ１５n から出力されるキャリと、その下位のプ
ロセッサ要素中のレジスタ１５n-1 から出力されるキャ
リとを入力し、それら２つの入力のうちの何れかを選択
して、それを自己のプロセッサ要素中の全加算器１４n
に供給する。
【００３２】各マルチプレクサ１７n におけるキャリの
選択動作は、制御部１９によって制御される。すなわ
ち、制御部１９は、各プロセッサ要素１〜４を常に監視
している。そして、各プロセッサ要素１〜４に保持され
ているデータの大きさや、各プロセッサ要素１〜４にお
ける演算の並列度（演算に寄与しているプロセッサ要素
がどのくらいあるか）に応じて、制御線１８を介して制
御信号を送ることにより各マルチプレクサ１７n におけ
るキャリの選択動作を制御する。
選択動作は、制御部１９によって制御される。すなわ
ち、制御部１９は、各プロセッサ要素１〜４を常に監視
している。そして、各プロセッサ要素１〜４に保持され
ているデータの大きさや、各プロセッサ要素１〜４にお
ける演算の並列度（演算に寄与しているプロセッサ要素
がどのくらいあるか）に応じて、制御線１８を介して制
御信号を送ることにより各マルチプレクサ１７n におけ
るキャリの選択動作を制御する。
【００３３】例えば、制御部１９は、１つのプロセッサ
要素で演算されるデータの大きさが４ビットに満たない
場合には、自己のプロセッサ要素からのキャリ出力（自
己のレジスタ１５n からのキャリ出力）を選択するよう
に各マルチプレクサ１７n を制御する。一方、１つのプ
ロセッサ要素で演算されるデータの大きさが４ビットで
ある場合は、下位のプロセッサ要素からのキャリ出力
（下位のレジスタ１５n-1 からのキャリ出力）を選択す
るように各マルチプレクサ１７n を制御する。
要素で演算されるデータの大きさが４ビットに満たない
場合には、自己のプロセッサ要素からのキャリ出力（自
己のレジスタ１５n からのキャリ出力）を選択するよう
に各マルチプレクサ１７n を制御する。一方、１つのプ
ロセッサ要素で演算されるデータの大きさが４ビットで
ある場合は、下位のプロセッサ要素からのキャリ出力
（下位のレジスタ１５n-1 からのキャリ出力）を選択す
るように各マルチプレクサ１７n を制御する。
【００３４】また、各プロセッサ要素１〜４のうち、演
算に寄与するプロセッサ要素が複数個ある場合には、自
己のプロセッサ要素からのキャリ出力を選択するように
各マルチプレクサ１７n を制御する。一方、演算に寄与
するプロセッサ要素が１個のみである場合には、下位の
プロセッサ要素からのキャリ出力を選択するように各マ
ルチプレクサ１７n を制御する。
算に寄与するプロセッサ要素が複数個ある場合には、自
己のプロセッサ要素からのキャリ出力を選択するように
各マルチプレクサ１７n を制御する。一方、演算に寄与
するプロセッサ要素が１個のみである場合には、下位の
プロセッサ要素からのキャリ出力を選択するように各マ
ルチプレクサ１７n を制御する。
【００３５】制御部１９は、上述のように各マルチプレ
クサ１７n において下位のプロセッサ要素からのキャリ
出力を選択しているときは、図示しない通信機構を用い
て、１つのプロセッサ要素に格納されている４ビットの
データを各プロセッサ要素１〜４に１ビットずつ分散さ
せる。そして、各プロセッサ要素１〜４では、このよう
にして分散されたデータと下位のプロセッサ要素から伝
搬されてくるキャリとを用いて演算を行う。
クサ１７n において下位のプロセッサ要素からのキャリ
出力を選択しているときは、図示しない通信機構を用い
て、１つのプロセッサ要素に格納されている４ビットの
データを各プロセッサ要素１〜４に１ビットずつ分散さ
せる。そして、各プロセッサ要素１〜４では、このよう
にして分散されたデータと下位のプロセッサ要素から伝
搬されてくるキャリとを用いて演算を行う。
【００３６】これにより、各マルチプレクサ１７n にお
いて自己のプロセッサ要素からのキャリ出力を選択して
いるときは、各プロセッサ要素１〜４は、それぞれ独立
してビットシリアル演算を行うように動作する。一方、
各マルチプレクサ１７n において下位のプロセッサ要素
からのキャリ出力を選択しているときは、各プロセッサ
要素１〜４が４ビットデータの各桁の演算を下位の桁か
ら伝搬されてくるキャリを用いて並列に行うこととな
る。よって、各プロセッサ要素１〜４が結合して１個の
４ビットＰＥとして動作することになる。
いて自己のプロセッサ要素からのキャリ出力を選択して
いるときは、各プロセッサ要素１〜４は、それぞれ独立
してビットシリアル演算を行うように動作する。一方、
各マルチプレクサ１７n において下位のプロセッサ要素
からのキャリ出力を選択しているときは、各プロセッサ
要素１〜４が４ビットデータの各桁の演算を下位の桁か
ら伝搬されてくるキャリを用いて並列に行うこととな
る。よって、各プロセッサ要素１〜４が結合して１個の
４ビットＰＥとして動作することになる。
【００３７】ここで、各プロセッサ要素１〜４が１個ず
つ独立して動作する場合と、各プロセッサ要素１〜４が
結合して１個の４ビットＰＥとして動作する場合とにつ
いて、それぞれの動作を図１に基づいて説明する。
つ独立して動作する場合と、各プロセッサ要素１〜４が
結合して１個の４ビットＰＥとして動作する場合とにつ
いて、それぞれの動作を図１に基づいて説明する。
【００３８】まず、各プロセッサ要素１〜４が１個ずつ
独立して動作する場合について説明する。最初に、レジ
スタ群５n の８個のレジスタのうち、データを読み出す
レジスタのアドレスが指定され、読み出し制御線２１を
介して制御信号が送られることにより、データ読み出し
用ゲート群６n の中の何れかのゲートが開かれる。これ
により、指定されたアドレスのレジスタからデータがリ
ードバス８n に読み出される。
独立して動作する場合について説明する。最初に、レジ
スタ群５n の８個のレジスタのうち、データを読み出す
レジスタのアドレスが指定され、読み出し制御線２１を
介して制御信号が送られることにより、データ読み出し
用ゲート群６n の中の何れかのゲートが開かれる。これ
により、指定されたアドレスのレジスタからデータがリ
ードバス８n に読み出される。
【００３９】こうしてリードバス８n に読み出されたデ
ータは、第１のラッチ１０n に保持される。同様にし
て、レジスタ群５n の中の何れかのレジスタからデータ
が再び読み出され、それが第２のラッチ１１n に保持さ
れる。そして、これらの各ラッチ１０n 、１１n に保持
されたデータを用いた演算が、ＡＮＤ回路１２n 、ＯＲ
回路１３n および全加算器１４n により行われる。ここ
で、全加算器１４n により加算が行われるときは、自己
のプロセッサ要素中におけるレジスタ１５n からのキャ
リ出力が第２のマルチプレクサ１７n により選択され
る。
ータは、第１のラッチ１０n に保持される。同様にし
て、レジスタ群５n の中の何れかのレジスタからデータ
が再び読み出され、それが第２のラッチ１１n に保持さ
れる。そして、これらの各ラッチ１０n 、１１n に保持
されたデータを用いた演算が、ＡＮＤ回路１２n 、ＯＲ
回路１３n および全加算器１４n により行われる。ここ
で、全加算器１４n により加算が行われるときは、自己
のプロセッサ要素中におけるレジスタ１５n からのキャ
リ出力が第２のマルチプレクサ１７n により選択され
る。
【００４０】そして、ＡＬＵの出力段にある第１のマル
チプレクサ１６n により、上述したＡＮＤ回路１２n 、
ＯＲ回路１３n 、全加算器１４n のうちの何れかの演算
器とライトバス９n とが接続される。すると、その接続
された演算器の演算結果がライトバス９n に出力され
る。
チプレクサ１６n により、上述したＡＮＤ回路１２n 、
ＯＲ回路１３n 、全加算器１４n のうちの何れかの演算
器とライトバス９n とが接続される。すると、その接続
された演算器の演算結果がライトバス９n に出力され
る。
【００４１】それと同時に、その演算結果のデータを書
き込むレジスタのアドレスが指定され、書き込み制御線
２０を介して制御信号が送られることにより、データ書
き込み用ゲート群７n の中の何れかのゲートが開かれ
る。これにより、上記ライトバス９n に出力された演算
結果のデータが、上記指定されたアドレスのレジスタに
書き込まれる。
き込むレジスタのアドレスが指定され、書き込み制御線
２０を介して制御信号が送られることにより、データ書
き込み用ゲート群７n の中の何れかのゲートが開かれ
る。これにより、上記ライトバス９n に出力された演算
結果のデータが、上記指定されたアドレスのレジスタに
書き込まれる。
【００４２】次に、各プロセッサ要素１〜４が結合して
１個の４ビットＰＥとして動作する場合について説明す
る。なお、ここでは、全加算器１４n において加算を行
う場合について説明する。最初に、上述したのと同様に
して各プロセッサ要素１〜４のレジスタ群５n から１ビ
ットのデータが順次読み出され、この読み出されたデー
タが各プロセッサ要素１〜４の第１のラッチ１０n およ
び第２のラッチ１１n に保持される。
１個の４ビットＰＥとして動作する場合について説明す
る。なお、ここでは、全加算器１４n において加算を行
う場合について説明する。最初に、上述したのと同様に
して各プロセッサ要素１〜４のレジスタ群５n から１ビ
ットのデータが順次読み出され、この読み出されたデー
タが各プロセッサ要素１〜４の第１のラッチ１０n およ
び第２のラッチ１１n に保持される。
【００４３】また、各プロセッサ要素１〜４のレジスタ
１５n がスルー状態（レジスタ１５n への入力が即座に
レジスタ１５n の出力に現れる状態）にされるととも
に、各プロセッサ要素１〜４のマルチプレクサ１７n に
より下位のプロセッサ要素におけるレジスタ１５n-1 か
らのキャリ出力が選択される。これにより、下位のプロ
セッサ要素からその上位のプロセッサ要素にキャリが伝
搬される。
１５n がスルー状態（レジスタ１５n への入力が即座に
レジスタ１５n の出力に現れる状態）にされるととも
に、各プロセッサ要素１〜４のマルチプレクサ１７n に
より下位のプロセッサ要素におけるレジスタ１５n-1 か
らのキャリ出力が選択される。これにより、下位のプロ
セッサ要素からその上位のプロセッサ要素にキャリが伝
搬される。
【００４４】これにより、各プロセッサ要素１〜４の全
加算器１４n では、上記第１のラッチ１０n および第２
のラッチ１１n に保持されたデータと下位のプロセッサ
要素のレジスタ１５n-1 から伝搬されてくるキャリとを
用いて加算が行われる。
加算器１４n では、上記第１のラッチ１０n および第２
のラッチ１１n に保持されたデータと下位のプロセッサ
要素のレジスタ１５n-1 から伝搬されてくるキャリとを
用いて加算が行われる。
【００４５】そして、各プロセッサ要素１〜４中の第１
のマルチプレクサ１６n により、全加算器１４n とライ
トバス９n とが接続される。すると、その接続された全
加算器１４n の演算結果がライトバス９n に出力され
る。それと同時に、その演算結果のデータを書き込むレ
ジスタのアドレスが指定され、書き込み制御線２０を介
して制御信号が送られることにより、データ書き込み用
ゲート群７n の中の何れかのゲートが開かれる。これに
より、指定されたアドレスのレジスタに演算結果のデー
タが書き込まれる。
のマルチプレクサ１６n により、全加算器１４n とライ
トバス９n とが接続される。すると、その接続された全
加算器１４n の演算結果がライトバス９n に出力され
る。それと同時に、その演算結果のデータを書き込むレ
ジスタのアドレスが指定され、書き込み制御線２０を介
して制御信号が送られることにより、データ書き込み用
ゲート群７n の中の何れかのゲートが開かれる。これに
より、指定されたアドレスのレジスタに演算結果のデー
タが書き込まれる。
【００４６】このように、本実施例では、第２のマルチ
プレクサ１７n で下位のプロセッサ要素からのキャリ出
力を選択することによって、４個のプロセッサ要素１〜
４が１個の４ビットＰＥとして動作するように切り替え
ることができる。したがって、計算が進んでデータが大
きくなり、データ幅が４ビットになった段階で各プロセ
ッサ要素１〜４が１個の４ビットＰＥとして動作するよ
うに切り替えるのが効果的である。
プレクサ１７n で下位のプロセッサ要素からのキャリ出
力を選択することによって、４個のプロセッサ要素１〜
４が１個の４ビットＰＥとして動作するように切り替え
ることができる。したがって、計算が進んでデータが大
きくなり、データ幅が４ビットになった段階で各プロセ
ッサ要素１〜４が１個の４ビットＰＥとして動作するよ
うに切り替えるのが効果的である。
【００４７】そのようなビット幅の切り替えを動的に行
う例を、図２に基づいて説明する。図２は、縦８個、横
８個のマトリクス状に配置された各プロセッサ要素が持
つデータの総和を計算する場合におけるデータの流れを
示す図である。
う例を、図２に基づいて説明する。図２は、縦８個、横
８個のマトリクス状に配置された各プロセッサ要素が持
つデータの総和を計算する場合におけるデータの流れを
示す図である。
【００４８】まず、図２（０）において、６４個のプロ
セッサ要素は、それぞれ１ビットのデータを保持してい
る。次に、図２（１）において、奇数列のプロセッサ要
素のデータをその右隣のプロセッサ要素に送り、加算を
行う。その加算結果は、網かけをした偶数列のプロセッ
サ要素に保持される。
セッサ要素は、それぞれ１ビットのデータを保持してい
る。次に、図２（１）において、奇数列のプロセッサ要
素のデータをその右隣のプロセッサ要素に送り、加算を
行う。その加算結果は、網かけをした偶数列のプロセッ
サ要素に保持される。
【００４９】次に、図２（２）において、第２列および
第６列のプロセッサ要素が保持しているデータをそれぞ
れ第４列および第８列のプロセッサ要素に送り、加算を
行う。その加算結果は、第４列および第８列のプロセッ
サ要素に保持される。ここで、これらのプロセッサ要素
に保持されたデータが４ビットになると、図２（３）に
示すように、その４ビットのデータが横方向の４個のプ
ロセッサ要素に１ビットずつ分散される。これにより、
横方向に並んだ４個のプロセッサ要素は、４ビットデー
タの各桁のデータを１ビットずつ保持することになる。
第６列のプロセッサ要素が保持しているデータをそれぞ
れ第４列および第８列のプロセッサ要素に送り、加算を
行う。その加算結果は、第４列および第８列のプロセッ
サ要素に保持される。ここで、これらのプロセッサ要素
に保持されたデータが４ビットになると、図２（３）に
示すように、その４ビットのデータが横方向の４個のプ
ロセッサ要素に１ビットずつ分散される。これにより、
横方向に並んだ４個のプロセッサ要素は、４ビットデー
タの各桁のデータを１ビットずつ保持することになる。
【００５０】次いで、図２（４）において、データが分
散された４個のプロセッサ要素を１組にして４ビットＰ
Ｅとしての動作に切り替える。そして、偶数行のプロセ
ッサ要素が保持しているデータをその上のプロセッサ要
素に送り、下位のプロセッサ要素から伝搬されてくるキ
ャリを利用しながらビットパラレルに加算を実行する。
その加算結果は、網かけをした奇数行のプロセッサ要素
に保持される。
散された４個のプロセッサ要素を１組にして４ビットＰ
Ｅとしての動作に切り替える。そして、偶数行のプロセ
ッサ要素が保持しているデータをその上のプロセッサ要
素に送り、下位のプロセッサ要素から伝搬されてくるキ
ャリを利用しながらビットパラレルに加算を実行する。
その加算結果は、網かけをした奇数行のプロセッサ要素
に保持される。
【００５１】次に、図２（５）において、第３行および
第７行のプロセッサ要素が保持しているデータをそれぞ
れ第１行および第５行のプロセッサ要素に送り、ビット
パラレルに加算を行う。その加算結果は、第１行および
第５行のプロセッサ要素に保持される。さらに、図２
（６）において、第５行のプロセッサ要素が保持してい
るデータを第１行のプロセッサ要素に送り、ビットパラ
レルに加算を行う。これにより、第１行のプロセッサ要
素に加算結果のデータが集められる。
第７行のプロセッサ要素が保持しているデータをそれぞ
れ第１行および第５行のプロセッサ要素に送り、ビット
パラレルに加算を行う。その加算結果は、第１行および
第５行のプロセッサ要素に保持される。さらに、図２
（６）において、第５行のプロセッサ要素が保持してい
るデータを第１行のプロセッサ要素に送り、ビットパラ
レルに加算を行う。これにより、第１行のプロセッサ要
素に加算結果のデータが集められる。
【００５２】そして、図２（７）において、左半分の４
個のプロセッサ要素に分散しているデータをその右端
（第４列）のプロセッサ要素に集めるとともに、右半分
の４個のプロセッサ要素に分散しているデータをその右
端（第８列）のプロセッサ要素に集める。これにより、
加算結果のデータは２個のプロセッサ要素に保持され
る。最後に、図２（８）において、第４列のプロセッサ
要素に保持されているデータを第８列のプロセッサ要素
に送る。これにより、６４個のプロセッサ要素が持つデ
ータの総和データを１個のプロセッサ要素に保持させる
ことができる。
個のプロセッサ要素に分散しているデータをその右端
（第４列）のプロセッサ要素に集めるとともに、右半分
の４個のプロセッサ要素に分散しているデータをその右
端（第８列）のプロセッサ要素に集める。これにより、
加算結果のデータは２個のプロセッサ要素に保持され
る。最後に、図２（８）において、第４列のプロセッサ
要素に保持されているデータを第８列のプロセッサ要素
に送る。これにより、６４個のプロセッサ要素が持つデ
ータの総和データを１個のプロセッサ要素に保持させる
ことができる。
【００５３】以上述べたように、本実施例では、１つの
プロセッサ要素に格納されるデータのビット幅が４ビッ
トと大きくなって、演算の並列度が低下すると、それま
で各プロセッサ要素が独立して動作していたのを、４個
のプロセッサ要素を結合させて１個の４ビットＰＥとし
て動作させるように切り替えるようにした。すなわち、
データのビット幅等に合わせてビットシリアル演算から
４ビットパラレル演算に動的に切り替えるようにした。
プロセッサ要素に格納されるデータのビット幅が４ビッ
トと大きくなって、演算の並列度が低下すると、それま
で各プロセッサ要素が独立して動作していたのを、４個
のプロセッサ要素を結合させて１個の４ビットＰＥとし
て動作させるように切り替えるようにした。すなわち、
データのビット幅等に合わせてビットシリアル演算から
４ビットパラレル演算に動的に切り替えるようにした。
【００５４】したがって、演算が進むにつれて演算に寄
与しないプロセッサ要素が多くなるという不都合をなく
すことができ、各プロセッサ要素を常に有効に活用する
ことができる。しかも、演算の結果ビット幅が大きくな
ったデータに対してビットパラレルで演算を行うことが
できるので、アレイプロセッサにおける全体の演算をよ
り高速にすることができる。
与しないプロセッサ要素が多くなるという不都合をなく
すことができ、各プロセッサ要素を常に有効に活用する
ことができる。しかも、演算の結果ビット幅が大きくな
ったデータに対してビットパラレルで演算を行うことが
できるので、アレイプロセッサにおける全体の演算をよ
り高速にすることができる。
【００５５】なお、以上の実施例では、４個のプロセッ
サ要素を結合して１個の４ビットＰＥに切り替える場合
について述べたが、本発明はこれに限定されるものでは
ない。例えば、２ビットＰＥ、８ビットＰＥその他の多
ビットＰＥに切り替えるようにしてもよい。
サ要素を結合して１個の４ビットＰＥに切り替える場合
について述べたが、本発明はこれに限定されるものでは
ない。例えば、２ビットＰＥ、８ビットＰＥその他の多
ビットＰＥに切り替えるようにしてもよい。
【００５６】
【発明の効果】本発明は上述したように、アレイプロセ
ッサ中にある複数個のプロセッサ要素のそれぞれに、自
己のプロセッサ要素で得られる桁上げ信号と隣接するプ
ロセッサ要素で得られる桁上げ信号との何れかを選択す
る桁上げ信号選択手段を設けたので、上記桁上げ信号選
択手段によって自己のプロセッサ要素で得られる桁上げ
信号または隣接するプロセッサ要素で得られる桁上げ信
号の何れを選択するかによって、各プロセッサ要素が独
立してビットシリアル演算を行うようにしたり、複数の
プロセッサ要素が結合して多数ビットのデータにビット
パラレル演算を行うようにしたりするように切り替える
ことができる。これにより、各プロセッサ要素を常に有
効に活用することができるようになり、アレイプロセッ
サ全体の演算をより高速化することができる。
ッサ中にある複数個のプロセッサ要素のそれぞれに、自
己のプロセッサ要素で得られる桁上げ信号と隣接するプ
ロセッサ要素で得られる桁上げ信号との何れかを選択す
る桁上げ信号選択手段を設けたので、上記桁上げ信号選
択手段によって自己のプロセッサ要素で得られる桁上げ
信号または隣接するプロセッサ要素で得られる桁上げ信
号の何れを選択するかによって、各プロセッサ要素が独
立してビットシリアル演算を行うようにしたり、複数の
プロセッサ要素が結合して多数ビットのデータにビット
パラレル演算を行うようにしたりするように切り替える
ことができる。これにより、各プロセッサ要素を常に有
効に活用することができるようになり、アレイプロセッ
サ全体の演算をより高速化することができる。
【００５７】また、本発明の他の特徴によれば、各プロ
セッサ要素で演算されているデータの大きさや、各プロ
セッサ要素における演算の並列度に応じて桁上げ信号選
択手段の選択動作を制御するように構成したので、ビッ
トシリアル演算とビットパラレル演算とを動的に切り替
えることにより適切な演算を行うことができ、各プロセ
ッサ要素の動作効率を常に高く維持することができる。
このため、新たに特別なビット並列プロセッサ要素を付
加しなくても、アレイプロセッサ全体の演算を高速化す
ることができる。
セッサ要素で演算されているデータの大きさや、各プロ
セッサ要素における演算の並列度に応じて桁上げ信号選
択手段の選択動作を制御するように構成したので、ビッ
トシリアル演算とビットパラレル演算とを動的に切り替
えることにより適切な演算を行うことができ、各プロセ
ッサ要素の動作効率を常に高く維持することができる。
このため、新たに特別なビット並列プロセッサ要素を付
加しなくても、アレイプロセッサ全体の演算を高速化す
ることができる。
【図１】本発明の一実施例であるアレイプロセッサにお
けるプロセッサ要素の構成を示す図である。
けるプロセッサ要素の構成を示す図である。
【図２】マトリクス状に配置された各プロセッサ要素が
持つデータの総和を計算する場合のデータの流れを示す
説明図である。
持つデータの総和を計算する場合のデータの流れを示す
説明図である。
【図３】従来のアレイプロセッサにおけるプロセッサ要
素の構成を示す図である。
素の構成を示す図である。
１〜４ プロセッサ要素 ５ レジスタ群 ６ データ読み出し用ゲート群 ７ データ書き込み用ゲート群 ８ リードバス ９ ライトバス １０、１１ ラッチ １２ ＡＮＤ回路 １３ ＯＲ回路 １４ 全加算器 １５ キャリを保持するレジスタ １６、１７ マルチプレクサ １８ 制御線 １９ 制御部 ２０ 書き込み制御線 ２１ 読み出し制御線
Claims (6)
- 【請求項１】 所定の演算を行う演算器を有するプロセ
ッサ要素が複数個アレイ状に配置されて成るアレイプロ
セッサにおいて、 上記アレイ状に配置された複数個のプロセッサ要素のそ
れぞれに、自己のプロセッサ要素で得られる桁上げ信号
と隣接するプロセッサ要素で得られる桁上げ信号のうち
の何れかを選択して、それを自己のプロセッサ要素中の
上記演算器に供給する桁上げ信号選択手段を設けたこと
を特徴とするアレイプロセッサ。 - 【請求項２】 上記複数個のプロセッサ要素で演算され
ているデータの大きさに応じて上記桁上げ信号選択手段
の選択動作を制御する制御手段を更に設けたことを特徴
とする請求項１に記載のアレイプロセッサ。 - 【請求項３】 上記複数個のプロセッサ要素における演
算の並列度に応じて上記桁上げ信号選択手段の選択動作
を制御する制御手段を更に設けたことを特徴とする請求
項１に記載のアレイプロセッサ。 - 【請求項４】 上記アレイ状に配置された複数個のプロ
セッサ要素のうち、行方向に並べられた４個のプロセッ
サ要素が１つの処理単位として構成され、上記桁上げ信
号選択手段により上記隣接するプロセッサ要素で得られ
る桁上げ信号が選択されているときに、上記４個のプロ
セッサ要素が１組として４ビットパラレル演算を行うよ
うに構成されていることを特徴とする請求項１〜３の何
れか１項に記載のアレイプロセッサ。 - 【請求項５】 上記アレイ状に配置された複数個のプロ
セッサ要素のうち、列方向に並べられた４個のプロセッ
サ要素が１つの処理単位として構成され、上記桁上げ信
号選択手段により上記隣接するプロセッサ要素で得られ
る桁上げ信号が選択されているときに、上記４個のプロ
セッサ要素が１組として４ビットパラレル演算を行うよ
うに構成されていることを特徴とする請求項１〜３の何
れか１項に記載のアレイプロセッサ。 - 【請求項６】 上記制御手段は、上記隣接するプロセッ
サ要素で得られる桁上げ信号を選択するように切り替え
るときに、上記４個のプロセッサ要素のうちの１つのプ
ロセッサ要素に保持されている４ビットデータを上記４
個のプロセッサ要素に１ビットずつ分配することを特徴
とする請求項４または５に記載のアレイプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039102A JPH08212168A (ja) | 1995-02-03 | 1995-02-03 | アレイプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7039102A JPH08212168A (ja) | 1995-02-03 | 1995-02-03 | アレイプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212168A true JPH08212168A (ja) | 1996-08-20 |
Family
ID=12543716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039102A Withdrawn JPH08212168A (ja) | 1995-02-03 | 1995-02-03 | アレイプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08212168A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530642A (ja) * | 2005-02-07 | 2008-08-07 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | 低レイテンシーの大量並列データ処理装置 |
| JP2011048735A (ja) * | 2009-08-28 | 2011-03-10 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
-
1995
- 1995-02-03 JP JP7039102A patent/JPH08212168A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530642A (ja) * | 2005-02-07 | 2008-08-07 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | 低レイテンシーの大量並列データ処理装置 |
| JP2011048735A (ja) * | 2009-08-28 | 2011-03-10 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |