JPH06290585A - デュアルポートメモリ - Google Patents
デュアルポートメモリInfo
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- JPH06290585A JPH06290585A JP7843393A JP7843393A JPH06290585A JP H06290585 A JPH06290585 A JP H06290585A JP 7843393 A JP7843393 A JP 7843393A JP 7843393 A JP7843393 A JP 7843393A JP H06290585 A JPH06290585 A JP H06290585A
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】高速動作を保ちつつ、回路素子数を低減しチッ
プ面積を小さくする。 【構成】各メモリセルアレイ部１１〜１ｎの１ワード線
分のビット線をｍ本ずつのｋ組に分割しこれらメモリセ
ルアレイ部に共通のｋ本のデータバスＤＢ１〜ＤＢｋを
設ける。これらデータバスＤＢ１〜ＤＢとメモリセルア
レイ部１１〜１ｎとの間で選択的データ転送を行うビッ
ト選択回路４１〜４ｎを設ける。データバスＤＢ１〜Ｄ
Ｂｋとそれぞれ対応するレジスタ（Ｒ１１〜Ｒ１ｋ等）
をそれぞれ備えた部分シフトレジスタ５１〜５ｍを縦続
接続し、データバスＤＢ１〜ＤＢｋとの間で各部分シフ
トレジスタごとに並列データ転送を行い、１つの部分シ
フトレジスタと外部回路との間でシリアルデータの入出
力を行うシフトレジスタ回路を設ける。
プ面積を小さくする。 【構成】各メモリセルアレイ部１１〜１ｎの１ワード線
分のビット線をｍ本ずつのｋ組に分割しこれらメモリセ
ルアレイ部に共通のｋ本のデータバスＤＢ１〜ＤＢｋを
設ける。これらデータバスＤＢ１〜ＤＢとメモリセルア
レイ部１１〜１ｎとの間で選択的データ転送を行うビッ
ト選択回路４１〜４ｎを設ける。データバスＤＢ１〜Ｄ
Ｂｋとそれぞれ対応するレジスタ（Ｒ１１〜Ｒ１ｋ等）
をそれぞれ備えた部分シフトレジスタ５１〜５ｍを縦続
接続し、データバスＤＢ１〜ＤＢｋとの間で各部分シフ
トレジスタごとに並列データ転送を行い、１つの部分シ
フトレジスタと外部回路との間でシリアルデータの入出
力を行うシフトレジスタ回路を設ける。
Description
【０００１】
【産業上の利用分野】本発明はデュアルポートメモリに
関し、特にランダムアクセスポート及びシリアルアクセ
スポートを備えた大容量のデュアルポートメモリに関す
る。
関し、特にランダムアクセスポート及びシリアルアクセ
スポートを備えた大容量のデュアルポートメモリに関す
る。
【０００２】
【従来の技術】メモリ容量が増大すると、１本のビット
線，１本のワード線に接続されるメモリセルの数が多く
なり、これらビット線，ワード線の寄生容量が増大する
ため、高速動作が困難となる。そこで、メモリセルアレ
イ部を複数個に分割してビット線，ワード線の寄生容量
を低減し、高速動作を得ようとする技術が一般的に採用
されている。
線，１本のワード線に接続されるメモリセルの数が多く
なり、これらビット線，ワード線の寄生容量が増大する
ため、高速動作が困難となる。そこで、メモリセルアレ
イ部を複数個に分割してビット線，ワード線の寄生容量
を低減し、高速動作を得ようとする技術が一般的に採用
されている。
【０００３】従来のこの種のデュアルポートメモリの一
例を図４に示す。
例を図４に示す。
【０００４】このデュアルポートメモリは、複数本のワ
ード線（図示省略）、これらワード線と絶縁されて交差
する複数本のビット線（図示省略）、並びにこれらビッ
ト線及びワード線の交差部にそれぞれ対応して設けられ
対応するワード線が選択レベルのとき対応するビット線
への記憶データの読出し及び対応するビット線からのデ
ータの記憶を行う複数個のメモリセル（図示省略）をそ
れぞれ備えたｎ（例えば４）個のメモリセルアレイ部１
１〜１ｎと、アドレス信号ＡＤｗ１〜ＡＤｗｎに従って
対応するメモリセルアレイ部（１１〜１ｎ）の所定のワ
ード線を選択レベルとするワード線選択回路２１〜２ｎ
と、メモリセルアレイ部１１〜１ｎの各ビット線とそれ
ぞれ対応する複数のセンス増幅器ＳＡをそれぞれ備え対
応するビット線の信号を増幅するセンス増幅回路３１〜
３ｎと、メモリセルアレイ部１１〜１ｎの各ビット線と
それぞれ対応する複数のレジスタをそれぞれ備え外部か
らのビットシリアルなデータをレジスタ制御信号に従っ
て上記レジスタに順次取込み保持し、これらレジスタの
保持データをレジスタ制御信号に従ってビットシリアル
に順次出力するデータレジスタ８１〜８ｎと、データ転
送制御信号ＴＧ１〜ＴＧｎに従ってメモリセルアレイ部
１１〜１ｎの各ビット線とデータレジスタ８１〜８ｎの
対応レジスタとの間のデータ転送をセンス増幅回路３１
〜３ｎを介して行うデータ転送回路７１〜７ｎと、クロ
ック信号ＣＫ１〜ＣＫｎに従って対応するデータレジス
タ（８１〜８ｎ）へのレジスタ制御信号を発生するシフ
トレジスタ９１〜９ｎと、アドレス信号ＡＤｍに従って
データレジスタ８１〜８ｎのうちの１つを選択しこの選
択されたデータレジスタと外部回路との間でデータの授
受を行う選択回路１０とを有する構成となっている。
ード線（図示省略）、これらワード線と絶縁されて交差
する複数本のビット線（図示省略）、並びにこれらビッ
ト線及びワード線の交差部にそれぞれ対応して設けられ
対応するワード線が選択レベルのとき対応するビット線
への記憶データの読出し及び対応するビット線からのデ
ータの記憶を行う複数個のメモリセル（図示省略）をそ
れぞれ備えたｎ（例えば４）個のメモリセルアレイ部１
１〜１ｎと、アドレス信号ＡＤｗ１〜ＡＤｗｎに従って
対応するメモリセルアレイ部（１１〜１ｎ）の所定のワ
ード線を選択レベルとするワード線選択回路２１〜２ｎ
と、メモリセルアレイ部１１〜１ｎの各ビット線とそれ
ぞれ対応する複数のセンス増幅器ＳＡをそれぞれ備え対
応するビット線の信号を増幅するセンス増幅回路３１〜
３ｎと、メモリセルアレイ部１１〜１ｎの各ビット線と
それぞれ対応する複数のレジスタをそれぞれ備え外部か
らのビットシリアルなデータをレジスタ制御信号に従っ
て上記レジスタに順次取込み保持し、これらレジスタの
保持データをレジスタ制御信号に従ってビットシリアル
に順次出力するデータレジスタ８１〜８ｎと、データ転
送制御信号ＴＧ１〜ＴＧｎに従ってメモリセルアレイ部
１１〜１ｎの各ビット線とデータレジスタ８１〜８ｎの
対応レジスタとの間のデータ転送をセンス増幅回路３１
〜３ｎを介して行うデータ転送回路７１〜７ｎと、クロ
ック信号ＣＫ１〜ＣＫｎに従って対応するデータレジス
タ（８１〜８ｎ）へのレジスタ制御信号を発生するシフ
トレジスタ９１〜９ｎと、アドレス信号ＡＤｍに従って
データレジスタ８１〜８ｎのうちの１つを選択しこの選
択されたデータレジスタと外部回路との間でデータの授
受を行う選択回路１０とを有する構成となっている。
【０００５】このデュアルポートメモリの全体のメモリ
容量を例えば５１２ビット×１０２４ワードとし、これ
を１つのメモリセルアレイ部で構成するものとすると、
１本のビット線には１０２４個のメモリセルが接続され
るため、その長さも長くなり寄生容量も増大する。これ
に対しこの例のように、メモリセルアレイ部をｎ個（例
えば４個）に分割すると、１本のビット線に接続される
メモリセルの数は１０２４／ｎ（１０２４／４＝２５
６）個となり、従ってその寄生容量も１／ｎ（１／４）
となって高速動作が可能となる。
容量を例えば５１２ビット×１０２４ワードとし、これ
を１つのメモリセルアレイ部で構成するものとすると、
１本のビット線には１０２４個のメモリセルが接続され
るため、その長さも長くなり寄生容量も増大する。これ
に対しこの例のように、メモリセルアレイ部をｎ個（例
えば４個）に分割すると、１本のビット線に接続される
メモリセルの数は１０２４／ｎ（１０２４／４＝２５
６）個となり、従ってその寄生容量も１／ｎ（１／４）
となって高速動作が可能となる。
【０００６】また、ｎ個のメモリセルアレイ部のうちの
１つで外部へのデータ出力を行っている間に、他のメモ
リセルアレイ部ではデータレジスタへのデータ転送が可
能であるため、データ転送の待ち時間なしにデータ出力
ができ、この点でも高速動作に寄与する。
１つで外部へのデータ出力を行っている間に、他のメモ
リセルアレイ部ではデータレジスタへのデータ転送が可
能であるため、データ転送の待ち時間なしにデータ出力
ができ、この点でも高速動作に寄与する。
【０００７】このデュアルポートメモリの具体的な回路
例を図５に示す。メモリセルアレイ部１１〜１ｎそれぞ
れに対し、ビット線と同数（１ワードのビット数、前述
の例では５１２）のトランジスタ（Ｑ７１等）がデータ
転送回路（７ｊ）に、レジスタ（ＤＲ１等）及びトラン
ジスタ（Ｑ８１等）がデータレジスタ（８ｊ）に、レジ
スタ（Ｒ１）等がシフトレジスタ９ｊに必要となる。具
体的な数値として、１ワードを５１２ビット、ｎを４と
すると、これらの回路のトランジスタ及びレジスタのそ
れぞれの総計は５１２×４×２個となる。
例を図５に示す。メモリセルアレイ部１１〜１ｎそれぞ
れに対し、ビット線と同数（１ワードのビット数、前述
の例では５１２）のトランジスタ（Ｑ７１等）がデータ
転送回路（７ｊ）に、レジスタ（ＤＲ１等）及びトラン
ジスタ（Ｑ８１等）がデータレジスタ（８ｊ）に、レジ
スタ（Ｒ１）等がシフトレジスタ９ｊに必要となる。具
体的な数値として、１ワードを５１２ビット、ｎを４と
すると、これらの回路のトランジスタ及びレジスタのそ
れぞれの総計は５１２×４×２個となる。
【０００８】
【発明が解決しようとする課題】上述した従来のデュア
ルポートメモリは、メモリセルアレイ部が複数個設けら
れているため１本のビット線の長さ及び１本のビット線
を接続するメモリセルの数を少なくすることができ、か
つ１つのメモリセルアレイ部でデータ出力を行っている
間に他のメモリセルアレイ部ではデータレジスタへのデ
ータ転送が可能なため、高速動作が可能となるが、それ
ぞれのメモリセルアレイ部に対しデータ転送回路，デー
タレジスタ及びシフトレジスタが必要となり、回路素子
数が増大しチップ面積が大きくなるという欠点があっ
た。
ルポートメモリは、メモリセルアレイ部が複数個設けら
れているため１本のビット線の長さ及び１本のビット線
を接続するメモリセルの数を少なくすることができ、か
つ１つのメモリセルアレイ部でデータ出力を行っている
間に他のメモリセルアレイ部ではデータレジスタへのデ
ータ転送が可能なため、高速動作が可能となるが、それ
ぞれのメモリセルアレイ部に対しデータ転送回路，デー
タレジスタ及びシフトレジスタが必要となり、回路素子
数が増大しチップ面積が大きくなるという欠点があっ
た。
【０００９】本発明の目的は、高速動作を保ち、かつチ
ップ面積を小さくすることができるデュアルポートメモ
リを提供することにある。
ップ面積を小さくすることができるデュアルポートメモ
リを提供することにある。
【００１０】
【課題を解決するための手段】本発明のデュアルポート
メモリは、複数本のワード線、これらワード線と絶縁さ
れて交差する複数本のビット線、並びにこれらビット線
及びワード線の交差部にそれぞれ対応して設けられ対応
するワード線が選択レベルのとき対応するビット線への
記憶データの読出し及び対応するビット線からのデータ
の記憶を行う複数のメモリセルをそれぞれ備えたｎ個
（ｎは２以上の整数）のメモリセルアレイ部と、これら
メモリセルアレイ部それぞれの１ワード分の複数本のビ
ット線をｍ本ずつのｋ組（ｍ，ｋは２以上の整数）に区
分しこれらｋ組とそれぞれ対応しかつ前記複数のメモリ
セルアレイ部に対して共通に設けられたｋ本のデータバ
スと、前記ｎ個のメモリセルアレイ部とそれぞれ対応し
て設けられ対応するビット選択信号に従って対応するメ
モリセルアレイ部のｋ組それぞれのｍ本のビット線のう
ちの１本を選択して対応するデータバスとの間のデータ
転送を行うｎ個のビット選択回路と、前記ｋ本のデータ
バスとそれぞれ対応するｋ個のレジスタをそれぞれ縦続
接続したｐ個の部分シフトレジスタを更に縦続接続し、
選択制御信号及びクロック信号に従って、前記ｐ個の部
分シフトレジスタの各レジスタに外部からのビットシリ
アルなデータを順次取込み保持しこれらｐ個の部分シフ
トレジスタの各レジスタの保持データを各部分シフトレ
ジスタごとに前記ｋ本のデータバスに転送し、前記ｋ本
のデータバスのデータを前記ｐ個の部分シフトレジスタ
の各レジスタにこれら各部分シフトレジスタごとに取込
み保持し前記ｐ個の部分シフトレジスタの各レジスタの
保持データをビットシリアルに外部へ出力するシフトレ
ジスタ回路とを有している。
メモリは、複数本のワード線、これらワード線と絶縁さ
れて交差する複数本のビット線、並びにこれらビット線
及びワード線の交差部にそれぞれ対応して設けられ対応
するワード線が選択レベルのとき対応するビット線への
記憶データの読出し及び対応するビット線からのデータ
の記憶を行う複数のメモリセルをそれぞれ備えたｎ個
（ｎは２以上の整数）のメモリセルアレイ部と、これら
メモリセルアレイ部それぞれの１ワード分の複数本のビ
ット線をｍ本ずつのｋ組（ｍ，ｋは２以上の整数）に区
分しこれらｋ組とそれぞれ対応しかつ前記複数のメモリ
セルアレイ部に対して共通に設けられたｋ本のデータバ
スと、前記ｎ個のメモリセルアレイ部とそれぞれ対応し
て設けられ対応するビット選択信号に従って対応するメ
モリセルアレイ部のｋ組それぞれのｍ本のビット線のう
ちの１本を選択して対応するデータバスとの間のデータ
転送を行うｎ個のビット選択回路と、前記ｋ本のデータ
バスとそれぞれ対応するｋ個のレジスタをそれぞれ縦続
接続したｐ個の部分シフトレジスタを更に縦続接続し、
選択制御信号及びクロック信号に従って、前記ｐ個の部
分シフトレジスタの各レジスタに外部からのビットシリ
アルなデータを順次取込み保持しこれらｐ個の部分シフ
トレジスタの各レジスタの保持データを各部分シフトレ
ジスタごとに前記ｋ本のデータバスに転送し、前記ｋ本
のデータバスのデータを前記ｐ個の部分シフトレジスタ
の各レジスタにこれら各部分シフトレジスタごとに取込
み保持し前記ｐ個の部分シフトレジスタの各レジスタの
保持データをビットシリアルに外部へ出力するシフトレ
ジスタ回路とを有している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１３】この実施例は、複数本のワード線（図示省
略）、これらワード線と絶縁されて交差する複数本のビ
ット線（図示省略）、並びにこれらビット線及びワード
線の交差部にそれぞれ対応して設けられ対応するワード
線が選択レベルのとき対応するビット線への記憶データ
の読出し及び対応するビット線からのデータの記憶を行
う複数のメモリセル（図示省略）をそれぞれ備えたｎ個
（ｎは２以上の整数）のメモリセルアレイ部１１〜１ｎ
と、アドレス信号ＡＤｗ１〜ＡＤｗｎに従って対応する
メモリセルアレイ部の所定のワード線を選択レベルとす
るワード線選択回路２１〜２ｎと、これらメモリセルア
レイ部１１〜１ｎそれぞれの１ワード分の複数本のビッ
ト線をｍ本ずつのｋ組（ｍ，ｋは２以上の整数）に区分
しこれらｋ組とそれぞれ対応しかつ前記複数のメモリセ
ルアレイ部１１〜１ｎに対して共通に設けられたｋ本の
データバスＤＢ１〜ＤＢｋと、メモリセルアレイ部１１
〜１ｎとそれぞれ対応して設けられ対応するビット選択
信号ＡＤｂ１〜ＡＤｂｎに従って対応するメモリセルア
レイ部のｋ組それぞれのｍ本のビット線のうちの１本を
選択して対応するデータバス（ＤＢ１〜ＤＢｋ）との間
のデータ転送を行うｎ個のビット選択回路４１〜４ｎ
と、データバスＤＢ１〜ＤＢｋとそれぞれ対応するｋ個
のレジスタ（Ｒ１１〜Ｒ１ｋ，〜，Ｒｍ１〜Ｒｍｋ）を
それぞれ縦続接続したｍ個の部分シフトレジスタ５１〜
５ｍを更に縦続接続し、選択制御信号ＲＳ１〜ＲＳｍ及
びクロック信号ＣＫに従って、部分シフトレジスタ５１
〜５ｍの各レジスタに外部からのビットシリアルなデー
タを順次取込み保持しこれら部分シフトレジスタ５１〜
５ｍの各レジスタの保持データを各部分レジスタごとに
データバスＤＢ１〜ＤＢｋに転送し、データバスＤＢ１
〜ＤＢｋのデータを部分シフトレジスタ５１〜５ｍの各
レジスタにこれら各部分シフトレジスタごとに取込み保
持し部分シフトレジスタ５１〜５ｍの各レジスタの保持
データをビットシリアルに外部へ出力するシフトレジス
タ回路と、部分シフトレジスタ選択用のアドレス信号Ａ
Ｄｒに従って選択制御信号ＲＳ１〜ＲＳｍを発生するシ
フトレジスタ選択制御回路６とを有する構成となってい
る。
略）、これらワード線と絶縁されて交差する複数本のビ
ット線（図示省略）、並びにこれらビット線及びワード
線の交差部にそれぞれ対応して設けられ対応するワード
線が選択レベルのとき対応するビット線への記憶データ
の読出し及び対応するビット線からのデータの記憶を行
う複数のメモリセル（図示省略）をそれぞれ備えたｎ個
（ｎは２以上の整数）のメモリセルアレイ部１１〜１ｎ
と、アドレス信号ＡＤｗ１〜ＡＤｗｎに従って対応する
メモリセルアレイ部の所定のワード線を選択レベルとす
るワード線選択回路２１〜２ｎと、これらメモリセルア
レイ部１１〜１ｎそれぞれの１ワード分の複数本のビッ
ト線をｍ本ずつのｋ組（ｍ，ｋは２以上の整数）に区分
しこれらｋ組とそれぞれ対応しかつ前記複数のメモリセ
ルアレイ部１１〜１ｎに対して共通に設けられたｋ本の
データバスＤＢ１〜ＤＢｋと、メモリセルアレイ部１１
〜１ｎとそれぞれ対応して設けられ対応するビット選択
信号ＡＤｂ１〜ＡＤｂｎに従って対応するメモリセルア
レイ部のｋ組それぞれのｍ本のビット線のうちの１本を
選択して対応するデータバス（ＤＢ１〜ＤＢｋ）との間
のデータ転送を行うｎ個のビット選択回路４１〜４ｎ
と、データバスＤＢ１〜ＤＢｋとそれぞれ対応するｋ個
のレジスタ（Ｒ１１〜Ｒ１ｋ，〜，Ｒｍ１〜Ｒｍｋ）を
それぞれ縦続接続したｍ個の部分シフトレジスタ５１〜
５ｍを更に縦続接続し、選択制御信号ＲＳ１〜ＲＳｍ及
びクロック信号ＣＫに従って、部分シフトレジスタ５１
〜５ｍの各レジスタに外部からのビットシリアルなデー
タを順次取込み保持しこれら部分シフトレジスタ５１〜
５ｍの各レジスタの保持データを各部分レジスタごとに
データバスＤＢ１〜ＤＢｋに転送し、データバスＤＢ１
〜ＤＢｋのデータを部分シフトレジスタ５１〜５ｍの各
レジスタにこれら各部分シフトレジスタごとに取込み保
持し部分シフトレジスタ５１〜５ｍの各レジスタの保持
データをビットシリアルに外部へ出力するシフトレジス
タ回路と、部分シフトレジスタ選択用のアドレス信号Ａ
Ｄｒに従って選択制御信号ＲＳ１〜ＲＳｍを発生するシ
フトレジスタ選択制御回路６とを有する構成となってい
る。
【００１４】次にこの実施例の動作について説明する。
【００１５】まず、外部からのデータの各メモリセルア
レイ部１１〜１ｎへの書込みについて説明する。外部か
らのビットシリアルなデータＳＤＩは、部分シフトレジ
スタ５１の最前段のレジスタＲ１１に入力され、シフト
レジスタ選択制御回路６からの選択制御信号ＲＳ１〜Ｒ
Ｓｍの制御のもとに順次後段側のレジスタ（Ｒ１２，
…）へとシフトされる。最後段のレジスタＲ１ｋのデー
タは次の部分シフトレジスタ５２（図示省略）の最前段
のレジスタへと伝達されかつ順次後段側へとシフトされ
る。このような動作がくり返えされ、最初に入力された
データが部分シフトレジスタ５ｍの最後段のレジスタＲ
ｍｋに到達したとき、１ワード分のデータが部分シフト
レジスタ５１〜５ｍに全て入力される。このとき、部分
シフトレジスタ５ｍの全データをデータバスＤＢ１〜Ｄ
Ｂｋに転送する。ビット選択回路４１〜４ｎのうちの１
つ（例えば４１）は、データバスＤＢ１〜ＤＢｋのデー
タをセンス増幅器ＳＡ１１，ＳＡ２１，…，ＳＡｋ１を
介してメモリセルアレイ部１１の対応するビット線に供
給する。外部からは次の１ワード分のデータがビットシ
リアルに順次入力され、レジスタＲｍｋにデータが到達
するごとに部分シフトレジスタ５ｍのデータがデータバ
スＤＢ１〜ＤＢｋに転送され、これらデータはメモリセ
ルアレイ部１１の先程データを受け取ったビット線の隣
のビット線に供給される。このような動作がくり返えさ
れ、メモリセルアレイ部１１に１ワード分のデータが書
き込まれる。
レイ部１１〜１ｎへの書込みについて説明する。外部か
らのビットシリアルなデータＳＤＩは、部分シフトレジ
スタ５１の最前段のレジスタＲ１１に入力され、シフト
レジスタ選択制御回路６からの選択制御信号ＲＳ１〜Ｒ
Ｓｍの制御のもとに順次後段側のレジスタ（Ｒ１２，
…）へとシフトされる。最後段のレジスタＲ１ｋのデー
タは次の部分シフトレジスタ５２（図示省略）の最前段
のレジスタへと伝達されかつ順次後段側へとシフトされ
る。このような動作がくり返えされ、最初に入力された
データが部分シフトレジスタ５ｍの最後段のレジスタＲ
ｍｋに到達したとき、１ワード分のデータが部分シフト
レジスタ５１〜５ｍに全て入力される。このとき、部分
シフトレジスタ５ｍの全データをデータバスＤＢ１〜Ｄ
Ｂｋに転送する。ビット選択回路４１〜４ｎのうちの１
つ（例えば４１）は、データバスＤＢ１〜ＤＢｋのデー
タをセンス増幅器ＳＡ１１，ＳＡ２１，…，ＳＡｋ１を
介してメモリセルアレイ部１１の対応するビット線に供
給する。外部からは次の１ワード分のデータがビットシ
リアルに順次入力され、レジスタＲｍｋにデータが到達
するごとに部分シフトレジスタ５ｍのデータがデータバ
スＤＢ１〜ＤＢｋに転送され、これらデータはメモリセ
ルアレイ部１１の先程データを受け取ったビット線の隣
のビット線に供給される。このような動作がくり返えさ
れ、メモリセルアレイ部１１に１ワード分のデータが書
き込まれる。
【００１６】次の１ワード分のデータは例えばメモリセ
ルアレイ部１２（図示省略）に書き込まれる。このよう
な動作がくり返えされ、複数ワードのデータが連続的に
ビットシリアルに入力される。書込み用の最後の１ワー
ド分のデータは、最初のビットがレジスタＲｍｋに到達
した時点でシフト動作を停止し、部分シフトレジスタ５
ｍから５１までのデータを部分シフトレジスタごとに順
次データバスＤＢ１〜ＤＢｋに転送し所定のメモリセル
アレイ部へ書き込む。こうすることにより、最後のワー
ドの最終ビット取り込み後のデータ転送時間を短かくす
ることができる。
ルアレイ部１２（図示省略）に書き込まれる。このよう
な動作がくり返えされ、複数ワードのデータが連続的に
ビットシリアルに入力される。書込み用の最後の１ワー
ド分のデータは、最初のビットがレジスタＲｍｋに到達
した時点でシフト動作を停止し、部分シフトレジスタ５
ｍから５１までのデータを部分シフトレジスタごとに順
次データバスＤＢ１〜ＤＢｋに転送し所定のメモリセル
アレイ部へ書き込む。こうすることにより、最後のワー
ドの最終ビット取り込み後のデータ転送時間を短かくす
ることができる。
【００１７】メモリセルアレイ部からのデータの読出し
は、上述の書込み動作の逆の動作となる。例えば、メモ
リセルアレイ部１１の１ワード分のデータが、センスも
増幅器ＳＡ１１〜ＳＡｋ１，ＳＡ１２〜ＳＡｋ２，…，
ＳＡ１ｍ〜ＳＡｋｍからデータバスＤＢ１〜ＤＢｋを介
して部分シフトレジスタ５ｍ〜５１に順次転送される。
ここでシフト動作に移り、レジスタＲｍｋからビットシ
リアルにデータが読出される。シフト動作が進み部分シ
フトレジスタ５１の保持データがなくなったところで、
この部分シフトレジスタ５１に次のワードのデータが例
えばメモリセルアレイ部１２（図示省略）からセンス増
幅器ＳＡ１１〜ＳＡｋ１，データバスＤＢ１〜ＤＢｋを
介して転送される。このような動作がくり返えされ、複
数ワードのデータが連続的にビットシリアルに出力され
る。
は、上述の書込み動作の逆の動作となる。例えば、メモ
リセルアレイ部１１の１ワード分のデータが、センスも
増幅器ＳＡ１１〜ＳＡｋ１，ＳＡ１２〜ＳＡｋ２，…，
ＳＡ１ｍ〜ＳＡｋｍからデータバスＤＢ１〜ＤＢｋを介
して部分シフトレジスタ５ｍ〜５１に順次転送される。
ここでシフト動作に移り、レジスタＲｍｋからビットシ
リアルにデータが読出される。シフト動作が進み部分シ
フトレジスタ５１の保持データがなくなったところで、
この部分シフトレジスタ５１に次のワードのデータが例
えばメモリセルアレイ部１２（図示省略）からセンス増
幅器ＳＡ１１〜ＳＡｋ１，データバスＤＢ１〜ＤＢｋを
介して転送される。このような動作がくり返えされ、複
数ワードのデータが連続的にビットシリアルに出力され
る。
【００１８】この実施例では、データバスＤＢ１〜ＤＢ
ｋのそれぞれ１本と接続されるセンス増幅器の数と部分
シフトレジスタの数とが等しい場合を示したが、これら
の数は必ずしも等しくなる必要はない。メモリセルアレ
イ部とのデータ転送と、外部回路とのデータ入出力とが
同時にできるように、部分シフトレジスタは最低限２つ
は必要である。
ｋのそれぞれ１本と接続されるセンス増幅器の数と部分
シフトレジスタの数とが等しい場合を示したが、これら
の数は必ずしも等しくなる必要はない。メモリセルアレ
イ部とのデータ転送と、外部回路とのデータ入出力とが
同時にできるように、部分シフトレジスタは最低限２つ
は必要である。
【００１９】この実施例においては、メモリセルアレイ
部が従来例と同様に分割されており、またデータ転送と
データ入出力とが同時にできるので、従来例と同等の高
速動作が得られる。また、シフトレジスタ回路は、ｎ個
のメモリセルアレイ部に対し１つで済むので、その分回
路素子数が少なくなり、チップ面積を小さくできる。
部が従来例と同様に分割されており、またデータ転送と
データ入出力とが同時にできるので、従来例と同等の高
速動作が得られる。また、シフトレジスタ回路は、ｎ個
のメモリセルアレイ部に対し１つで済むので、その分回
路素子数が少なくなり、チップ面積を小さくできる。
【００２０】回路素子数がどの程度少なくなるか、図２
の具体的な回路例を参照して算出する。
の具体的な回路例を参照して算出する。
【００２１】従来例と同様に、１ワードを５１２ビッ
ト，ｎ＝４とする。ビット線選択回路４１〜４ｎのトラ
ンジスタ数は５１２個×４、部分シフトレジスタ５１〜
５ｍ全体（シフトレジスタ回路）のトランジスタ数は２
×５１２個、レジスタ数は５１２個となる。すなわち、
これら回路のトランジスタ数は５１２×６個となり従来
例の３／４、レジスタ数は５１２個となり従来例の１／
８となる。更に、レジスタ数をトランジスタ数に置き換
えて、全てトランジスタ数として比較してみる。レジス
タの最も単純なものは４トランジスタで形成できるの
で、１レジスタを４トランジスタとしてこの実施例にお
ける上記回路の総トランジスタ数を計算すると５１２×
６＋５１２×４＝５１２×１０、これに対し従来例では
５１２×８＋５１２×４＝５１２×４０、すなわち、本
発明では、従来例の１／４となる。なお本実施例では選
択信号発生部４０やシフトレジスタ選択制御回路６が付
加されるが、これら回路のトランジスタ数は上記のトラ
ンジスタ数と比べれば微々たるものであり、大勢に影響
はない。また、この数値例では、シフトレジスタ回路に
１ワード分のレジスタを有する場合について述べたが、
部分シフトレジスタを必要最低限の２つとした場合には
更に総トランジスタ数を低減できる。
ト，ｎ＝４とする。ビット線選択回路４１〜４ｎのトラ
ンジスタ数は５１２個×４、部分シフトレジスタ５１〜
５ｍ全体（シフトレジスタ回路）のトランジスタ数は２
×５１２個、レジスタ数は５１２個となる。すなわち、
これら回路のトランジスタ数は５１２×６個となり従来
例の３／４、レジスタ数は５１２個となり従来例の１／
８となる。更に、レジスタ数をトランジスタ数に置き換
えて、全てトランジスタ数として比較してみる。レジス
タの最も単純なものは４トランジスタで形成できるの
で、１レジスタを４トランジスタとしてこの実施例にお
ける上記回路の総トランジスタ数を計算すると５１２×
６＋５１２×４＝５１２×１０、これに対し従来例では
５１２×８＋５１２×４＝５１２×４０、すなわち、本
発明では、従来例の１／４となる。なお本実施例では選
択信号発生部４０やシフトレジスタ選択制御回路６が付
加されるが、これら回路のトランジスタ数は上記のトラ
ンジスタ数と比べれば微々たるものであり、大勢に影響
はない。また、この数値例では、シフトレジスタ回路に
１ワード分のレジスタを有する場合について述べたが、
部分シフトレジスタを必要最低限の２つとした場合には
更に総トランジスタ数を低減できる。
【００２２】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００２３】この実施例は、シルアルアクセスポートを
ｑ個持つデュアルポートメモリに本発明を適用したもの
である。この実施例は、それぞれのシルアルアクセスポ
ートに対し、必要最低限の２つの部分シフトレジスタ
（５１ａ，５１ｂ等）を備えた構成となっている。基本
的な動作及び効果は第１の実施例と同様であるので、こ
れ以上の説明は省略する。
ｑ個持つデュアルポートメモリに本発明を適用したもの
である。この実施例は、それぞれのシルアルアクセスポ
ートに対し、必要最低限の２つの部分シフトレジスタ
（５１ａ，５１ｂ等）を備えた構成となっている。基本
的な動作及び効果は第１の実施例と同様であるので、こ
れ以上の説明は省略する。
【００２４】
【発明の効果】以上説明したように本発明は、各メモリ
セルアレイ部の１ワード分のビット線をｍ本ずつのｋ組
に区分してこれらｋ組とそれぞれ対応するｋ本のデータ
バスを各メモリセルアレイ部に対し共通に設けて各メモ
リセルアレイ部の対応ビット線との間で選択的データ転
送を行い、これらｋ本のデータバスとそれぞれ対応する
レジスタをそれぞれ備えた少なくとも２つの部分シフト
レジスタを縦続接続してｋ本のデータバスとの間で各部
分シフトレジスタごとに並列データ転送を行い１つの部
分シフトレジスタと外部回路との間でビットシルアルに
データの入出力を行うシフトレジスタ回路を設けた構成
とすることにより、メモリセルアレイ部とシフトレジス
タ回路との間のデータ転送動作と、外部回路との間のシ
リアルデータの入出力動作とが並行して行えるので高速
動作が確保でき、しかも複数のメモリセルアレイ部で１
つのシフトレジスタ回路を共用するので、これら回路の
回路素子数を大幅に低減することができ、チップ面積を
小さくすることができる効果がある。
セルアレイ部の１ワード分のビット線をｍ本ずつのｋ組
に区分してこれらｋ組とそれぞれ対応するｋ本のデータ
バスを各メモリセルアレイ部に対し共通に設けて各メモ
リセルアレイ部の対応ビット線との間で選択的データ転
送を行い、これらｋ本のデータバスとそれぞれ対応する
レジスタをそれぞれ備えた少なくとも２つの部分シフト
レジスタを縦続接続してｋ本のデータバスとの間で各部
分シフトレジスタごとに並列データ転送を行い１つの部
分シフトレジスタと外部回路との間でビットシルアルに
データの入出力を行うシフトレジスタ回路を設けた構成
とすることにより、メモリセルアレイ部とシフトレジス
タ回路との間のデータ転送動作と、外部回路との間のシ
リアルデータの入出力動作とが並行して行えるので高速
動作が確保でき、しかも複数のメモリセルアレイ部で１
つのシフトレジスタ回路を共用するので、これら回路の
回路素子数を大幅に低減することができ、チップ面積を
小さくすることができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の具体的回路例を示す回
路図である。
路図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来のデュアルポートメモリの一例を示すブロ
ック図である。
ック図である。
【図５】図４に示されたデュアルポートメモリの具体的
回路例を示す回路図である。
回路例を示す回路図である。
６，６ａ シフトレジスタ選択制御回路 １０ 選択回路 １１〜１ｎ メモリセルアレイ部 ２１〜２ｎ ワード線選択回路 ３１〜３ｎ センス増幅回路 ４０ 選択信号発生部 ４１〜４ｎ ビット選択回路 ５１〜５ｍ，５１ａ，５１ｂ〜５ｑａ，５ｑｂ 部分
シフトレジスタ ７１〜７ｎ データ転送回路 ８１〜８ｎ データレジスタ ９１〜９ｎ シフトレジスタ ＤＢ１〜ＤＢｋ データバス Ｒ１１〜Ｒｍｋ レジスタ
シフトレジスタ ７１〜７ｎ データ転送回路 ８１〜８ｎ データレジスタ ９１〜９ｎ シフトレジスタ ＤＢ１〜ＤＢｋ データバス Ｒ１１〜Ｒｍｋ レジスタ
Claims (2)
- 【請求項１】 複数本のワード線、これらワード線と絶
縁されて交差する複数本のビット線、並びにこれらビッ
ト線及びワード線の交差部にそれぞれ対応して設けられ
対応するワード線が選択レベルのとき対応するビット線
への記憶データの読出し及び対応するビット線からのデ
ータの記憶を行う複数のメモリセルをそれぞれ備えたｎ
個（ｎは２以上の整数）のメモリセルアレイ部と、これ
らメモリセルアレイ部それぞれの１ワード分の複数本の
ビット線をｍ本ずつのｋ組（ｍ，ｋは２以上の整数）に
区分しこれらｋ組とそれぞれ対応しかつ前記複数のメモ
リセルアレイ部に対して共通に設けられたｋ本のデータ
バスと、前記ｎ個のメモリセルアレイ部とそれぞれ対応
して設けられ対応するビット選択信号に従って対応する
メモリセルアレイ部のｋ組それぞれのｍ本のビット線の
うちの１本を選択して対応するデータバスとの間のデー
タ転送を行うｎ個のビット選択回路と、前記ｋ本のデー
タバスとそれぞれ対応するｋ個のレジスタをそれぞれ縦
続接続したｐ個の部分シフトレジスタを更に縦続接続
し、選択制御信号及びクロック信号に従って、前記ｐ個
の部分シフトレジスタの各レジスタに外部からのビット
シリアルなデータを順次取込み保持しこれらｐ個の部分
シフトレジスタの各レジスタの保持データを各部分シフ
トレジスタごとに前記ｋ本のデータバスに転送し、前記
ｋ本のデータバスのデータを前記ｐ個の部分シフトレジ
スタの各レジスタにこれら各部分シフトレジスタごとに
取込み保持し前記ｐ個の部分シフトレジスタの各レジス
タの保持データをビットシリアルに外部へ出力するシフ
トレジスタ回路とを有することを特徴とするデュアルポ
ートメモリ。 - 【請求項２】 ｋ組それぞれのビット線の本数ｍと、部
分シフトレジスタの個数ｐとを同数とした請求項１記載
のデュアルポートメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7843393A JP2500740B2 (ja) | 1993-04-06 | 1993-04-06 | デュアルポ―トメモリ |
| US08/225,450 US5463591A (en) | 1993-04-06 | 1994-04-06 | Dual port memory having a plurality of memory cell arrays for a high-speed operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7843393A JP2500740B2 (ja) | 1993-04-06 | 1993-04-06 | デュアルポ―トメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06290585A true JPH06290585A (ja) | 1994-10-18 |
| JP2500740B2 JP2500740B2 (ja) | 1996-05-29 |
Family
ID=13661914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7843393A Expired - Lifetime JP2500740B2 (ja) | 1993-04-06 | 1993-04-06 | デュアルポ―トメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5463591A (ja) |
| JP (1) | JP2500740B2 (ja) |
Cited By (2)
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| JP2004362760A (ja) * | 2003-06-03 | 2004-12-24 | Samsung Electronics Co Ltd | マルチポートメモリ装置 |
| JP2007184068A (ja) * | 2005-12-07 | 2007-07-19 | Sony Corp | 半導体装置およびデータ記憶装置 |
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| JPH0736778A (ja) * | 1993-07-21 | 1995-02-07 | Toshiba Corp | 画像メモリ |
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- 1993-04-06 JP JP7843393A patent/JP2500740B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-06 US US08/225,450 patent/US5463591A/en not_active Expired - Fee Related
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Also Published As
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|---|---|
| JP2500740B2 (ja) | 1996-05-29 |
| US5463591A (en) | 1995-10-31 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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