KR20220012019A - 메모리 모듈 및 이를 포함하는 메모리 시스템 - Google Patents

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김경수
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Abstract

본 발명은 메모리 모듈 및 이를 포함하는 메모리 시스템을 개시한다. 메모리 모듈은 제1 복수개의 명령/어드레스 단자들, 제2 복수개의 데이터 단자들, 적어도 하나의 모니터링 단자, 상기 제2 복수개의 데이터의 단자들을 통하여 인가되는 제2 복수 비트의 데이터 및 상기 제1 복수개의 명령/어드레스 단자들을 통하여 인가되는 제1 복수 비트의 명령/어드레스를 수신하고 버퍼하여 제2 복수 비트의 버퍼된 라이트 데이터 및 제1 복수 비트의 버퍼된 명령/어드레스를 발생하고, 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 버퍼하여 모듈 데이터 및 모듈 명령/어드레스를 발생하고, 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 상기 적어도 하나의 모니터링 단자를 통하여 모니터링 데이터로 전송하는 버퍼, 및 상기 모듈 명령/어드레스에 응답하여 상기 모듈 데이터를 수신하여 저장하는 복수개의 반도체 메모리 장치들을 포함한다.

Description

메모리 모듈 및 이를 포함하는 메모리 시스템{MEMORY MODULE AND MEMORY SYSTEM HAVING THE SAME}
본 개시에 따른 실시예들은 메모리 모듈 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 제어 장치, 예를 들면, 중앙 처리 장치(CPU: central processing unit) 및 그래픽 처리 장치(GPU: graphic processing unit) 등, 및 메모리 모듈을 포함할 수 있다.
메모리 모듈은 메모리 보드 상에 탑재된 복수개의 반도체 메모리 장치들을 포함할 수 있다. 또한, 메모리 모듈은 제어 장치로부터 전송된 데이터 및/또는 명령/어드레스를 수신하고 버퍼하여 복수개의 반도체 메모리 장치들로 전송하기 위한 버퍼를 추가적으로 포함할 수 있다.
제어 장치로부터 메모리 모듈로 전송되는 데이터 및/또는 명령/어드레스를 외부에서 모니터링하는 기술이 필요하며, 이 경우, 메모리 모듈이 제어 장치로부터 전송되는 데이터 및/또는 명령/어드레스를 외부의 장치, 예를 들면, 모니터링 장치에서 용이하게 모니터링할 수 있도록 지원하는 기술이 필요하다.
본 개시에 따른 실시예들의 과제는 제어 장치로부터 전송되는 데이터 및/또는 명령/어드레스를 외부의 장치에서 모니터링할 수 있도록 지원하는 메모리 모듈 및 이를 포함하는 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 메모리 모듈은 제1 복수개의 명령/어드레스 단자들, 제2 복수개의 데이터 단자들, 적어도 하나의 모니터링 단자, 상기 제2 복수개의 데이터의 단자들을 통하여 인가되는 제2 복수 비트의 데이터 및 상기 제1 복수개의 명령/어드레스 단자들을 통하여 인가되는 제1 복수 비트의 명령/어드레스를 수신하고 버퍼하여 제2 복수 비트의 버퍼된 라이트 데이터 및 제1 복수 비트의 버퍼된 명령/어드레스를 발생하고, 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 버퍼하여 모듈 데이터 및 모듈 명령/어드레스를 발생하고, 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 상기 적어도 하나의 모니터링 단자를 통하여 모니터링 데이터로 전송하는 버퍼, 및 상기 모듈 명령/어드레스에 응답하여 상기 모듈 데이터를 수신하여 저장하는 복수개의 반도체 메모리 장치들을 포함할 수 있다.
본 개시에 따른 실시예들의 메모리 모듈은 제1 복수개의 명령/어드레스 단자들, 제2 복수개의 데이터 단자들, 적어도 하나의 모니터링 단자, 상기 제2 복수개의 데이터 단자들을 통하여 인가되는 제2 복수 비트의 데이터 및 상기 제1 복수개의 명령/어드레스 단자들을 통하여 인가되는 제1 복수 비트의 명령/어드레스를 수신하고 버퍼하여 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 제1 복수 비트의 버퍼된 명령/어드레스를 발생하고, 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 버퍼하여 모듈 데이터 및 모듈 명령/어드레스를 발생하는 버퍼, 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 상기 적어도 하나의 모니터링 단자를 통하여 모니터링 데이터로 전송하는 저장 및 처리부, 및 상기 모듈 명령/어드레스에 응답하여 상기 모듈 데이터를 수신하여 저장하는 복수개의 반도체 메모리 장치들을 포함할 수 있다.
본 개시에 따른 실시예들의 메모리 시스템은 프로그램을 실행하여 내부 명령, 내부 어드레스 및 내부 데이터를 발생하는 프로세서, 클럭신호를 발생하는 클럭신호 발생부, 상기 클럭신호에 응답하여 상기 내부 명령 및 상기 내부 어드레스를 수신하여 제1 복수 비트의 명령/어드레스를 발생하는 명령/어드레스 발생부, 및 상기 내부 데이터를 수신하여 상기 제2 복수 비트의 데이터를 발생하는 데이터 출력부를 포함하는 제어 장치; 및 제1 복수개의 명령/어드레스 단자들, 상기 제2 복수개의 데이터 단자들, 적어도 하나의 모니터링 단자, 상기 제2 복수개의 데이터 단자들을 통하여 인가되는 상기 제2 복수 비트의 데이터 및 상기 제1 복수개의 명령/어드레스 단자들을 통하여 인가되는 상기 제1 복수 비트의 명령/어드레스를 수신하고 버퍼하여 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 제1 복수 비트의 버퍼된 명령/어드레스를 발생하고, 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 버퍼하여 모듈 데이터 및 모듈 명령/어드레스를 발생하는 버퍼, 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 상기 적어도 하나의 모니터링 단자를 통하여 모니터링 데이터로 전송하는 저장 및 처리부, 및 상기 모듈 명령/어드레스에 응답하여 상기 모듈 데이터를 수신하여 저장하는 복수개의 반도체 메모리 장치들을 포함하는 메모리 모듈을 포함할 수 있다.
본 개시에 따른 실시예들에 따르면, 제어 장치로부터 메모리 모듈로 전송되는 데이터 및/또는 명령/어드레스를 모니터링 단자를 통하여 외부의 모니터링 장치로 전송하여 모니터링 장치에서 데이터 및/또는 명령/어드레스를 용이하게 모니터링할 수 있도록 지원할 수 있다.
도 1은 본 개시의 실시예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 2는 본 개시의 실시예에 따른 제어 장치의 구성을 나타내는 블록도이다.
도 3은 본 개시의 실시예에 따른 메모리 모듈의 구성을 나타내는 블록도이다.
도 4는 본 개시의 실시예에 따른 버퍼의 구성을 나타내는 블록도이다.
도 5는 본 개시의 실시예에 따른 제1 인터페이스부의 구성을 나타내는 블록도이다.
도 6은 본 개시의 실시예에 따른 제2 인터페이스부의 구성을 나타내는 블록도이다.
도 7은 본 개시의 실시예에 따른 저장부의 구성을 나타내는 블록도이다.
도 8 및 도 9는 본 개시의 실시예에 따른 저장부의 동작을 설명하기 위한 동작 타이밍도들이다.
도 10은 본 개시의 실시예에 따른 메모리 셀 어레이의 구조 및 저장되는 데이터를 도시하는 것이다.
도 11은 본 개시의 실시예에 따른 처리부의 구성을 나타내는 블록도이다.
도 12는 본 개시의 실시예에 따른 처리부로부터 출력되는 모니터링 데이터의 포맷을 도시하는 것이다.
도 13은 본 개시의 실시예에 따른 메모리 모듈의 구성을 나타내는 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 메모리 모듈 및 이를 포함하는 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시의 실시예에 따른 메모리 시스템의 구성을 나타내는 블록도로서, 메모리 시스템(1000)은 제어 장치(100) 및 적어도 하나의 메모리 모듈(200)을 포함할 수 있다. 메모리 시스템(1000)의 외부에 모니터링 장치(300)가 연결될 수 있다.
도 1에서, 제어 장치(100)는 예를 들면, 중앙 처리 장치(CPU) 또는 그래픽 처리 장치(GPU) 등일 수 있다. 제어 장치(100)는 제1 복수 비트의 명령/어드레스(CA) 및 클럭신호(CK)를 전송하고, 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)를 송수신할 수 있다. 예로서, 제2 복수 비트의 데이터(DQ11 ~ DQ1n)는 제1 채널 데이터(DQ11 ~ DQ1n)와 제2 채널 데이터(DQ21 ~ DQ2n)를 포함할 수 있다. 제1 채널 데이터(DQ11 ~ DQ1n)는 제1 소정 비트의 제1 데이터와 제2 소정 비트의 제1 에러 정정 코드(ECC: error correction code)를 포함하고, 제2 채널 데이터(DQ21 ~ DQ2n)는 제1 소정 비트의 제2 데이터와 제2 소정 비트의 제2 에러 정정 코드를 포함할 수 있다. 예를 들면, 제1 채널 데이터(DQ11 ~ DQ1n)가 32비트 제1 데이터와 8비트 제1 에러 정정 코드로 구성되고, 제2 채널 데이터(DQ21 ~ DQ2n)가 32비트 제2 데이터와 8비트 제2 에러 정정 코드로 구성될 수 있다. 예를 들면, 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)는 64비트 데이터와 8비트 에러 정정 코드로 구성될 수 있다.
적어도 하나의 메모리 모듈(200)은 제1 복수개의 명령/어드레스 단자들(CAP)을 통하여 인가되는 제1 복수 비트의 명령/어드레스(CA)에 포함된 명령 신호가 라이트 명령이면, 제2 복수개의 데이터 단자들(DQ1P, DQ2P)를 통하여 인가되는 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)를 수신하여 저장하고, 리드 명령이면 저장된 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)를 제2 복수개의 데이터 단자들(DQ1P, DQ2P)을 통하여 전송할 수 있다. 또한, 적어도 하나의 메모리 모듈(200)은 제2 복수개의 데이터 단자들(DQ1P, DQ2P)을 통하여 인가되는 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)의 적어도 일부 및/또는 제1 복수개의 명령/어드레스 단자들(CAP)을 통하여 인가되는 제1 복수 비트의 명령/어드레스(CA)의 적어도 일부를 모니터링 데이터(mdata)로 모니터링 단자(COMP)를 통하여 모니터링 장치(300)로 전송할 수 있다.
도 2는 본 개시의 실시예에 따른 제어 장치의 구성을 나타내는 블록도로서, 제어 장치(100)는 프로세서(100-2), 명령 및 어드레스 발생부(100-4), 클럭신호 발생부(100-6), 및 데이터 입출력부(100-8)를 포함할 수 있다.
도 2에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
프로세서(100-2)는 외부 명령(ECOM)에 따라 프로그램을 실행하여 명령(COM) 및 어드레스(ADD)를 발생하고, 데이터(DATA)를 송수신할 수 있다. 예를 들면, 프로세서(100-2)는 다양한 입력 장치(미도시), 예를 들면, 키보드, 마우스, 터치 센서, 또는 사운드, 지문 또는 모션 인식 센서 등과 통신하여 외부 명령(ECOM)을 수신하고, 외부 명령(ECOM)에 따라 프로그램을 실행하여 명령(COM), 어드레스(ADD) 및 데이터(DATA)를 발생할 수 있고, 데이터(DATA)를 수신하고 처리하여 다양한 출력 장치(미도시), 예를 들면, 디스플레이부 또는 사운드 출력부 등에 출력할 수 있다. 또한, 프로세서(100-2)는 클럭신호 제어신호(ckcon)를 추가적으로 발생할 수 있다.
명령 및 어드레스 발생부(100-4)는 내부 클럭신호(ck)에 응답하여 명령(COM) 및 어드레스(ADD)를 수신하여 제1 복수 비트의 명령/어드레스(CA)를 발생할 수 있다. 예를 들면, 명령 및 어드레스 발생부(100-4)는 내부 클럭신호(ck)에 응답하여 더블 데이터 레이트(DDR: double data rate) 프로토콜에 따라, 제1 복수 비트의 명령/어드레스(CA)를 발생할 수 있다. DDR 프로토콜은 클럭신호(CK)의 상승 엣지와 하강 엣지에 응답하여 제1 복수 비트의 명령/어드레스(CA)를 발생할 수 있다.
클럭신호 발생부(100-6)는 클럭신호 제어신호(ckcon)에 응답하여 내부 클럭신호(ck) 및 클럭신호(CK)를 발생할 수 있다.
데이터 입출력부(100-8)는 내부 클럭신호(ck)에 응답하여 데이터(DATA)를 수신하여 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)를 발생하거나, 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)를 수신하여 데이터(DATA)를 발생할 수 있다. 예를 들면, 데이터 입출력부(100-8)는 내부 클럭신호(ck)에 응답하여 DDR 프로토콜에 따라, 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)를 발생할 수 있다. 예를 들면, 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)는 클럭신호(CK)의 상승 엣지와 하강 엣지에 응답하여 설정된 버스트 길이, 예를 들면, 4, 8, 16 등에 기초하여 해당 개수 만큼 연속적으로 입출력될 수 있다.
도 3는 본 개시의 실시예에 따른 메모리 모듈의 구성을 나타내는 블록도로서, 메모리 모듈(200)은 버퍼(10), 2n개의 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n), 제1 복수개의 명령/어드레스 단자들(CAP), 제2 복수개의 데이터 단자들(DQ1P, DQ2P), 클럭신호 단자(CKP), 및 적어도 하나의 모니터링 단자(COMP)를 포함할 수 있다.
도 3을 참조하면, 버퍼(10)는 제1 복수개의 명령/어드레스 단자들(CAP), 제2 복수개의 데이터 단자들(DQ1P, DQ2P), 및 클럭신호 단자(CKP)를 통하여 제어 장치(100)로부터 전송되는 제1 복수 비트의 명령/어드레스(CA), 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n), 및 클럭신호(CK)를 수신하고 버퍼하여 모듈 명령/어드레스(caa, cab), 모듈 데이터(dq11 ~ dq1n, dq21 ~ dq2n), 및 모듈 클럭신호(cka, ckb)를 2n개의 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n)로 전송하거나, 2n개의 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n)로부터 출력되는 모듈 데이터(dq11 ~ dq1n, dq21 ~ dq2n)를 수신하고 버퍼하여 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)를 제2 복수개의 데이터 단자들(DQ1P, DQ2P)을 통하여 제어 장치(100)로 전송할 수 있다. 버퍼(10)는 모듈 명령/어드레스(caa), 및 모듈 클럭신호(cka)를 n개의 반도체 메모리 장치들(M11 ~ M1n)로 공통적으로 전송하고, 모듈 명령/어드레스(cab), 및 모듈 클럭신호(ckb)를 n개의 반도체 메모리 장치들(M21 ~ M2n)로 공통적으로 전송할 수 있다. 버퍼(10)는 라이트 동작 시에 모듈 데이터(dq11 ~ dq1n)를 n개의 반도체 메모리 장치들(M11 ~ M1n) 각각으로 전송하고, 모듈 데이터(dq21 ~ dq2n)를 n개의 반도체 메모리 장치들(M21 ~ M2n) 각각으로 전송할 수 있다. 또한, 버퍼(10)는 리드 동작 시에 모듈 데이터(dq11 ~ dq1n)를 수신하고 버퍼하여 데이터(DQ11 ~ DQ1n)를 데이터 단자들(DQ1P)로 발생하고, 모듈 데이터(dq21 ~ dq2n)를 수신하고 버퍼하여 데이터(DQ21 ~ DQ2n)를 데이터 단자들(DQ2P)로 발생할 수 있다.
또한, 버퍼(10)는 정상 동작, 예를 들면, 라이트 동작 및 리드 동작 시에 제1 복수 비트의 명령/어드레스(CA)의 적어도 일부 및/또는 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)의 적어도 일부를 수신하여 저장하고, 저장된 제1 복수 비트의 명령/어드레스(CA)의 적어도 일부 및/또는 저장된 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)의 적어도 일부를 모니터링 데이터(mdata)로 모니터링 단자(COMP)를 통하여 도 1에 도시된 모니터링 장치(300)로 출력할 수 있다. 다른 예로서, 버퍼(10)는 정상 동작 시에 제1 복수 비트의 명령/어드레스(CA)의 적어도 일부 및/또는 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)의 적어도 일부를 수신하여 저장하고, 모니터링 장치(300)의 요청이 있을 때 저장된 제1 복수 비트의 명령/어드레스(CA)의 적어도 일부 및/또는 저장된 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)의 적어도 일부를 모니터링 데이터(mdata)로 모니터링 단자(COMP)를 통하여 출력할 수 있다.
도 4는 본 개시의 실시예에 따른 버퍼의 구성을 나타내는 블록도로서, 버퍼(10)는 제1 인터페이스부(10-2), 제2 인터페이스부(10-4), 및 저장 및 처리부(10-10)를 포함할 수 있다. 저장 및 처리부(10-10)는 저장부(10-6) 및 처리부(10-8)를 포함할 수 있다.
도 4에서, 제1 인터페이스부(10-2)는 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n), 제1 복수 비트의 명령/어드레스(CA), 및 클럭신호(CK)를 수신하고 버퍼하여 제2 복수 비트의 버퍼된 라이트 데이터(bwdq11 ~ bwdq1n, bwdq21 ~ bwdq2n), 제1 복수 비트의 버퍼된 명령/어드레스(bca), 및 버퍼된 클럭신호(bck)를 발생하거나, 제2 복수 비트의 버퍼된 리드 데이터(brdq11 ~ brdq1n, brdq21 ~ brdq2n)를 수신하고 버퍼하여 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)를 발생할 수 있다. 예를 들면, 제1 인터페이스부(10-2)는 아날로그 형태의 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n), 제1 복수 비트의 명령/어드레스(CA), 및 클럭신호(CK)를 디지털 형태로 변환하여 디지털 형태의 제2 복수 비트의 버퍼된 라이트 데이터(bwdq11 ~ bwdq1n, bwdq21 ~ bwdq2n), 제1 복수 비트의 버퍼된 명령/어드레스(bca), 및 버퍼된 클럭신호(bck)를 발생하거나, 디지털 형태의 제2 복수 비트의 버퍼된 리드 데이터(brdq11 ~ brdq1n, brdq21 ~ brdq2n)의 레벨을 도 1의 제어 장치(100)를 위한 적절한 레벨로 변환하여 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n)를 발생할 수 있다.
제2 인터페이스부(10-4)는 제2 복수 비트의 버퍼된 라이트 데이터(bwdq11 ~ bwdq1n, bwdq21 ~ bwdq2n), 제1 복수 비트의 버퍼된 명령/어드레스(bca), 및 버퍼된 클럭신호(bck)를 수신하여 버퍼하여 모듈 데이터(dq11 ~ dq1n, dq21 ~ dq2n), 모듈 명령/어드레스(caa, cab), 및 모듈 클럭신호(cka, ckb)를 발생하거나, 모듈 데이터(dq11 ~ dq1n, dq21 ~ dq2n)를 수신하고 버퍼하여 제2 복수 비트의 버퍼된 리드 데이터(brdq11 ~ brdq1n, brdq21 ~ brdq2n)를 발생할 수 있다. 예를 들면, 제2 인터페이스부(10-4)는 디지털 형태의 제2 복수 비트의 버퍼된 라이트 데이터(bwdq11 ~ bwdq1n, bwdq21 ~ bwdq2n), 제1 복수 비트의 버퍼된 명령/어드레스(bca), 및 버퍼된 클럭신호(bck)의 레벨을 2n개의 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n)을 위한 적절한 레벨로 변환하여 모듈 데이터(dq11 ~ dq1n, dq21 ~ dq2n), 모듈 명령/어드레스(caa, cab), 및 모듈 클럭신호(cka, ckb)를 발생할 수 있다.
저장 및 처리부(10-10)는 제2 복수 비트의 버퍼된 라이트 데이터(bwdq11 ~ bwdq1n, bwdq21 ~ bwdq2n)의 적어도 일부 및/또는 제1 복수 비트의 버퍼된 명령/어드레스(bca)의 적어도 일부에 해당하는 제3 복수 비트의 데이터(idq)를 저장하고, 저장된 제3 복수 비트의 데이터(idq)를 모니터링 데이터(mdata)로 출력할 수 있다.
저장부(10-6)는 제3 복수 비트의 데이터(idq)를 저장하고, 저장된 제3 복수 비트의 데이터(idq)를 제4 복수 비트의 데이터(tdq)로 출력할 수 있다. 저장부(10-6)는 선입선출 방식을 사용하여 제3 복수 비트의 데이터(idq)를 저장하는 라이트 동작과 제4 복수 비트의 데이터(tdq)를 출력하는 리드 동작을 수행할 수 있다. 저장부(10-6)는 서로 독립적인 제1 포트와 제2 포트를 포함하고, 제1 포트를 통하여 제3 복수 비트의 데이터(idq)를 라이트하는 라이트 동작과 제2 포트를 통하여 제4 복수 비트의 데이터(tdq)를 리드하는 리드 동작을 동시에 수행할 수 있는 듀얼 포트 메모리일 수 있다. 제1 포트의 입력 단자들 및 제2 포트의 출력 단자들이 각각 72개이고, 제1 복수 비트가 10비트이고, 제2 복수 비트가 72비트인 경우에, 제3 복수 비트는 72비트이거나 72비트 보다 작은 비트 수이고, 제4 복수 비트는 제3 복수 비트와 동일한 비트 수 이거나 작은 비트 수일 수 있다. 예를 들면, 제3 복수 비트가 72비트이고 제4 복수 비트가 8비트일 수 있다. 다른 예로서, 저장부(10-6)는 제3 복수 비트의 데이터(idq)를 저장하는 라이트 동작을 수행하고, 처리부(10-8)로부터 리드 요청이 있을 때 제4 복수 비트 데이터(tdq)를 출력하는 리드 동작을 수행할 수 있다.
처리부(10-8)는 제4 복수 비트의 데이터(tdq)를 수신하여 모니터링 데이터(mdata)로 전송할 수 있다. 예를 들면, 처리부(10-8)는 제4 복수 비트의 데이터(tdq)를 수신하고 직렬로 변환하여 모니터링 데이터(mdata)를 1비트씩 직렬로 출력할 수 있다.
도 5는 본 개시의 실시예에 따른 제1 인터페이스부의 구성을 나타내는 블록도로서, 제1 인터페이스부(10-2)는 데이터(DQ) 입력버퍼들(10-22, 10-30), DQ 출력버퍼들(10-24, 10-32), 명령/어드레스(CA) 입력버퍼들(10-26), 및 클럭신호 입력버퍼(10-28)를 포함할 수 있다.
도 5에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
DQ 입력버퍼(10-22)는 데이터(DQ11 ~ DQ1n)를 버퍼하여 버퍼된 라이트 데이터(bwdq11 ~ bwdq1n, bwdq21 ~ bwdq2n)를 발생할 수 있다. DQ 출력버퍼(10-24)는 버퍼된 리드 데이터(brdq11 ~ brdq1n)를 버퍼하여 데이터(DQ11 ~ DQ1n)를 발생할 수 있다. CA 입력버퍼(10-26)는 제1 복수 비트의 명령/어드레스(CA)를 버퍼하여 제1 복수 비트의 버퍼된 명령/어드레스(bca)를 발생할 수 있다. CK 입력버퍼(10-28)는 클럭신호(CK)를 버퍼하여 버퍼된 클럭신호(bck)를 발생할 수 있다. DQ 입력버퍼(10-30)는 데이터(DQ21 ~ DQ2n)를 버퍼하여 버퍼된 라이트 데이터(bwdq21 ~ bwdq2n)를 발생할 수 있다. DQ 출력버퍼(10-32)는 버퍼된 리드 데이터(brdq21 ~ brdq2n)를 버퍼하여 데이터(DQ21 ~ DQ2n)를 발생할 수 있다.
예를 들면, 도 1의 제어 장치(100)가 디지털 형태의 신호를 전송하지만, 신호의 왜곡이 발생하여 아날로그 형태의 신호가 될 수 있으며, 도 5에 도시된 DQ 입력버퍼들(10-22, 10-33), CA 입력버퍼(10-26), 및 CK 입력버퍼(10-28)는 메모리 모듈(200)에 수신되는 아날로그 형태의 제2 복수 비트의 데이터(DQ11 ~ DQ1n, DQ21 ~ DQ2n), 제1 복수 비트의 명령/어드레스(CA), 및 클럭신호(CK)를 버퍼하여 디지털 데이터로 변환할 수 있다. 또한, 도 5에 도시된 DQ 출력버퍼들(10-24, 20-32)은 제2 복수 비트의 버퍼된 리드 데이터(brdq11 ~ brdq1n, brdq21 ~ brdq2n)의 레벨을 도 1의 제어 장치(100)를 위한 적절한 레벨로 변환할 수 있다.
도 6은 본 개시에 따른 실시예의 제2 인터페이스부의 구성을 나타내는 블록도로서, 제2 인터페이스부(10-4)는 모듈 데이터(dq) 출력버퍼들(10-42, 10-54), 모듈 명령/어드레스(caa, cab) 출력버퍼들(10-46, 10-52), 모듈 클럭신호(cka, ckb) 출력버퍼들(10-48, 10-50), 및 dq 입력버퍼들(10-44, 10-56)을 포함할 수 있다.
도 6에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
dq 출력버퍼(10-42)는 버퍼된 라이트 데이터(dwdq11 ~ dwdq1n)를 버퍼하여 모듈 데이터(dq11 ~ dq1n)를 발생할 수 있다. dq 입력버퍼(10-44)는 모듈 데이터(dq11 ~ dq1n)를 버퍼하여 버퍼된 리드 데이터(brdq11 ~ brdq1n)를 발생할 수 있다. caa 출력버퍼(10-46)는 버퍼된 명령/어드레스(bca)를 버퍼하여 모듈 명령/어드레스(caa)를 발생할 수 있다. cka 출력버퍼(10-48)는 버퍼된 클럭신호(bck)를 버퍼하여 모듈 클럭신호(cka)를 발생할 수 있다. ckb 출력버퍼(10-50)는 버퍼된 클럭신호(bck)를 버퍼하여 모듈 클럭신호(ckb)를 발생할 수 있다. cab 출력버퍼(10-52)는 버퍼된 명령/어드레스(bca)를 버퍼하여 모듈 명령/어드레스(cab)를 발생할 수 있다. dq 출력버퍼(10-54)는 버퍼된 라이트 데이터(bwdq21 ~ bwdq2n)를 버퍼하여 모듈 데이터(dq21 ~ dq2n)를 발생할 수 있다. dq 입력버퍼(10-56)는 모듈 데이터(dq21 ~ dq2n)를 버퍼하여 버퍼된 리드 데이터(brdq21 ~ brdq2n)를 발생할 수 있다.
도 6에 도시된 dq 출력버퍼들(10-42, 10-54), caa 및 cab 출력버퍼들(10-46, 10-52), 및 cka 및 ckb 출력버퍼들(10-48, 10-50)은 제2 복수 비트의 버퍼된 라이트 데이터(bwdq11 ~ bwdq1n, bwdq21 ~ bwdq2n), 제1 복수 비트의 버퍼된 명령/어드레스(bca), 및 버퍼된 클럭신호(bck)의 레벨을 도 3의 2n개의 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n)을 위한 적절한 레벨로 변환하여 모듈 데이터(dq11 ~ dq1n, dq21 ~ dq2n), 모듈 명령/어드레스(caa, cab), 및 모듈 클럭신호(cka, ckb)를 발생할 수 있다.
도 7은 본 개시의 실시예에 따른 저장부의 구성을 나타내는 블록도로서, 저장부(10-6)는 제1 어드레스 디코더(10-62), 입력부(10-64), 제2 어드레스 디코더(10-66), 출력부(10-68), 메모리 셀 어레이(10-70), 및 제어부(10-72)를 포함할 수 있다. 도 7에 도시된 저장부(10-6)는 제3 복수 비트의 데이터(idq)를 수신하는 제1 포트와 제4 복수 비트의 데이터(tdq)를 출력하는 제2 포트를 포함하는 듀얼 포트 메모리일 수 있다.
도 7에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
제1 어드레스 디코더(10-62)는 제1 어드레스(add1)를 디코딩하여 제1 선택신호(sel1)를 발생할 수 있다.
입력부(10-64)는 라이트 인에이블 신호(wen)에 응답하여 제3 복수 비트의 데이터(idq)를 수신하여 제3 복수 비트의 라이트 데이터(wd)를 발생할 수 있다.
제2 어드레스 디코더(10-66)는 제2 어드레스(add2)를 디코딩하여 제2 선택신호(sel2)를 발생할 수 있다.
출력부(10-68)는 리드 인에이블 신호(ren)에 응답하여 제4 복수 비트의 리드 데이터(rd)를 수신하여 제4 복수 비트의 데이터(tdq)를 발생할 수 있다. 제4 복수 비트는 제3 복수 비트와 동일하거나 제3 복수 비트 보다 작은 비트일 수 있다.
메모리 셀 어레이(10-70)는 복수개의 듀얼 포트 메모리 셀들을 포함하고, 제1 선택신호(sel1)에 응답하여 선택된 메모리 셀들에 제3 복수 비트의 라이트 데이터(wd)를 저장하고, 제2 선택신호(sel2)에 응답하여 선택된 메모리 셀들로부터 제4 복수 비트의 리드 데이터(rd)를 출력할 수 있다.
제어부(10-72)는 제1 리드/라이트 제어신호(RWC1)에 응답하여 라이트 인에이블 신호(wen)를 발생하고, 제2 리드/라이트 제어신호(RWC2)에 응답하여 리드 인에이블 신호(ren)를 발생할 수 있다. 일 예로서, 제어부(10-72)는 제1 리드/라이트 제어신호(RWC1)를 제1 상태(예를 들면, 전원전압 레벨(또는 접지전압 레벨))로 고정하여 라이트 인에이블 신호(wen)가 활성화되도록 하고, 제2 리드/라이트 제어신호(RWC2)를 제2 상태(예를 들면, 접지전압 레벨(또는 전원전압 레벨))로 고정하여 리드 인에이블 신호(ren)가 활성화되도록 할 수 있다. 또한, 제어부(10-72)는 버퍼된 클럭신호(bck)에 응답하여 제1 어드레스(add1) 또는 제2 어드레스(add2)를 발생할 수 있다. 일 예로서, 제어부(10-72)는 제1 어드레스(add1)를 소정 시간 지연하여 제2 어드레스(add2)를 발생할 수 있다. 이에 따라, 저장부(10-6)는 선입선출 방식으로 제3 복수 비트의 데이터(idq)를 순차적으로 저장하고, 제4 복수 비트의 데이터(tdq)를 순차적으로 출력할 수 있다. 제1 어드레스(add1)와 제2 어드레스(add2)가 동일하게 발생되면 제3 복수 비트와 제4 복수 비트가 동일할 수 있고, 제1 어드레스(add1)와 제2 어드레스(add2)가 다르게 발생되면 제4 복수 비트가 제3 복수 비트 보다 작은 비트 수일 수 있다. 예를 들면, 제3 복수 비트가 72비트이고, 제4 복수 비트가 8비트일 수 있다.
다른 예로서, 제어부(10-72)는 제1 리드/라이트 제어신호(RWC1)가 제1 상태로 고정되면 라이트 인에이블 신호(wen)를 활성화하고, 도 4의 처리부(10-8)로부터 제2 상태의 제2 리드/라이트 제어신호(RWC2)가 인가되면 리드 인에이블 신호(ren)를 활성화할 수 있다.
도 8 및 도 9는 본 개시의 실시예에 따른 저장부의 동작을 설명하기 위한 동작 타이밍도들이고, 도 10은 본 개시의 실시예에 따른 메모리 셀 어레이의 저장 영역들에 저장되는 데이터를 도시하는 것이다. 도 1에 도시된 제어 장치(100)로부터 메모리 모듈(200)로 DDR 프로토콜에 따라 버퍼된 클럭신호(bck)의 상승 엣지와 하강 엣지에 응답하여 제3 복수 비트의 데이터(D1) 부터 제3 복수 비트의 데이터(Dk)까지의 제3 복수 비트의 데이터(idq)가 순차적으로 수신되고 제3 복수 비트와 동일하거나 작은 비트 수의 제4 복수 비트의 데이터(D1)부터 제4 복수 비트의 데이터(Dk)까지의 제4 복수 비트의 데이터(tdq)가 순차적으로 출력되는 경우의 저장부(10-6)의 동작을 설명하기 위한 도면들이다.
도 7 내지 도 10을 참조하여 저장부(10-6)의 라이트 동작을 설명하면 다음과 같다.
제1 리드/라이트 제어신호(RWC1)가 전원전압(VDD) 레벨로 고정되고 제2 리드/라이트 제어신호(RWC2)가 접지전압(GND) 레벨로 고정되면, 제어부(10-72)는 “하이”레벨의 라이트 인에이블 신호(wen)를 발생하고, “하이”레벨의 리드 인에이블 신호(ren)를 발생할 수 있다. 즉, 라이트 인에이블 신호(wen) 및 리드 인에이블 신호(ren)가 모두 활성화될 수 있다.
제어부(10-72)는 버퍼된 클럭신호(bck)의 상승 엣지와 하강 엣지에 응답하여 어드레스(a1)로부터 어드레스(ak)까지 순차적으로 증가하거나 감소하는 제1 어드레스(add1)를 발생할 수 있다.
입력부(10-64)는 라이트 인에이블 신호(wen)에 응답하여 제3 복수 비트의 데이터(D1)로부터 제3 복수 비트의 데이터(Dk)까지를 순차적으로 수신하여 제3 복수 비트의 라이트 데이터(wd)를 순차적으로 발생할 수 있다.
제1 어드레스 디코더(10-66)는 제1 어드레스(add1)에 응답하여 제1 선택신호(sel1)를 발생할 수 있다. 제1 어드레스(add1)는 제1 로우 어드레스와 제1 컬럼 어드레스를 포함하며, 제1 로우 어드레스에 의해서 i개의 제1 워드 라인 선택신호들(wla1 ~ wlai)을 발생하고, 제1 컬럼 어드레스에 의해서 kj개의 제1 컬럼 선택신호들(csla11 ~ cslakj)을 발생할 수 있다. j개의 제1 컬럼 선택신호들((csla11 ~ csla1j), …, 또는 (cslak1 ~ calakj))은 k개의 제1 컬럼 선택신호 그룹들(csla1 ~ cslak) 중 하나에 대응될 수 있다. 제1 컬럼 어드레스의 상위 또는 하위 소정 개수의 비트를 무시함에 의해서 k개의 제1 컬럼 선택신호 그룹들(csla1 ~ cslak) 중 해당 그룹에 포함된 j개의 컬럼 선택신호들이 모두 동시에 활성화될 수 있다. 제1 선택신호(sel1)는 i개의 제1 워드 라인 선택신호들(wla1 ~ wlai) 및 kj개의 제1 컬럼 선택신호들(csla11 ~ cslakj)을 포함할 수 있다.
메모리 셀 어레이(10-70)는 제1 워드 라인 선택신호(wla1)와 제1 컬럼 선택신호 그룹(csla1: csla11 ~ csla1j)에 의해서 선택된 메모리 셀 그룹(MC11)의 메모리 셀들(미도시)에 제3 복수 비트의 데이터(D1)를 저장할 수 있다. 제3 복수 비트의 데이터(D1)는 j개의 데이터(D11 ~ D1j)를 포함할 수 있다. 이와 같은 방식으로 제1 워드 라인 선택신호(wla1)와 제1 컬럼 선택신호 그룹들(csla2 ~ cslak)에 의해서 선택된 메모리 셀 그룹들(MC12 ~ MC1k)에 제3 복수 비트의 데이터(D2 ~ Dk)를 순차적으로 저장할 수 있다. 제3 복수 비트의 데이터(D2 ~ Dk)는 j개의 데이터((D21 ~ D2j) ~ (Dk1 ~ Dkj)) 각각을 포함할 수 있다.
도 7, 도 8 및 도 10을 참조하여 저장부(10-6)의 리드 동작을 설명하면 다음과 같다.
제어부(10-72)는 제1 어드레스(add1)의 발생 시점으로부터 소정 시간 지연한 시점(예를 들면, 90도 쉬프트한 시점)에서 어드레스(a1)로부터 어드레스(ak)까지 순차적으로 증가하거나 감소하는 제2 어드레스(add2)를 발생할 수 있다.
제2 어드레스 디코더(10-66)는 제2 어드레스(add2)에 응답하여 제2 선택신호(sel2)를 발생할 수 있다. 제2 어드레스(add2)는 제2 로우 어드레스와 제2 컬럼 어드레스를 포함하며, 제2 로우 어드레스에 의해서 i개의 제2 워드 라인 선택신호들(wlb1 ~ wlbi)을 발생하고, 제2 컬럼 어드레스에 의해서 kj개의 제2 컬럼 선택신호들(cslb11 ~ cslbkj)을 발생할 수 있다. j개의 제2 컬럼 선택신호들((cslb11 ~ cslb1j), …, 또는 (cslbk1 ~ cslbkj))은 k개의 제2 컬럼 선택신호 그룹들(cslb1 ~ cslbk) 중 하나에 대응될 수 있다. 제2 컬럼 어드레스의 상위 또는 하위 소정 개수의 비트들을 무시함에 의해서 k개의 제2 컬럼 선택신호 그룹들(cslb1 ~ cslbk) 중 해당 그룹에 포함된 j개의 제2 컬럼 선택신호들이 모두 활성화될 수 있다. 제2 선택신호(sel2)는 i개의 제2 워드 라인 선택신호들(wlb1 ~ wlbi) 및 kj개의 제2 컬럼 선택신호들(cslb11 ~ cslbkj)을 포함할 수 있다.
메모리 셀 어레이(10-70)는 제2 워드 라인 선택신호(wlb1)와 제2 컬럼 선택신호 그룹(cslb1: cslb11 ~ cslb1j)에 의해서 선택된 메모리 셀 그룹(MC11)에 저장된 제4 복수 비트의 데이터(D1)를 출력할 수 있다. 이와 같은 방식으로 제2 워드 라인 선택신호(wlb1)와 제2 컬럼 선택신호 그룹들(cslb2 ~ cslbk)에 의해서 선택된 메모리 셀 그룹들(MC12 ~ MC1k)에 저장된 제4 복수 비트의 데이터(D2 ~ Dk)를 순차적으로 출력할 수 있다.
도 7, 도 9 및 도 10을 참조하여 저장부(10-6)의 리드 동작을 설명하면 다음과 같다.
제어부(10-72)는 제1 어드레스(add1)의 발생 시점으로부터 소정 시간 지연한 시점(예를 들면, 90도 쉬프트한 시점)에서 어드레스(a11)로부터 어드레스(akj)까지 순차적으로 증가하거나 감소하는 제2 어드레스(add2)를 발생할 수 있다.
제2 어드레스 디코더(10-66)는 제2 어드레스(add2)에 응답하여 제2 선택신호(sel2)를 발생할 수 있다. 제2 어드레스(add2)는 제2 로우 어드레스와 제2 컬럼 어드레스를 포함하며, 제2 로우 어드레스에 의해서 i개의 제2 워드 라인 선택신호들(wlb1 ~ wlbi)을 발생하고, 제2 컬럼 어드레스에 의해서 kj개의 제2 컬럼 선택신호들(cslb11 ~ cslbkj)을 발생할 수 있다. kj개의 제2 컬럼 선택신호들(cslb11 ~ cslbkj)은 제2 컬럼 어드레스의 상위 또는 하위 소정 개수의 비트들을 무시하지 않고 발생함에 의해서 하나씩 순차적으로 활성화될 수 있다. 제2 선택신호(sel2)는 i개의 제2 워드 라인 선택신호들(wlb1 ~ wlbi) 및 kj개의 제2 컬럼 선택신호들(cslb11 ~ cslbkj)을 포함할 수 있다.
메모리 셀 어레이(10-70)는 제2 워드 라인 선택신호(wl1b)와 제2 컬럼 선택신호(cslb11)에 의해서 선택된 메모리 셀 그룹(MC11)의 서브 그룹(미도시)에 저장된 제4 복수 비트의 데이터(D1)의 데이터(D11)를 출력할 수 있다. 이와 같은 방식으로, 제2 워드 라인 선택신호(wlb1)와 제2 컬럼 선택신호들(cslb12 ~ cslb1j)에 의해서 선택된 메모리 셀 그룹(MC11)의 서브 그룹들에 저장된 제4 복수 비트의 데이터(D1)의 데이터(D12 ~ D1j)를 순차적으로 출력할 수 있다. 마찬가지로, 메모리 셀 그룹들(MC12 ~ MC1k)의 서브 그룹들에 저장된 제4 복수 비트의 데이터(D2 ~ Dk)의 데이터(D21 ~ D2j, …, Dk1 ~ Dkj)를 순차적으로 출력할 수 있다.
즉, 도 7 내지 도 10을 참조하면, 저장부(1006)는 선입선출 방식을 사용하여 제3 복수 비트의 데이터(idq)를 순차적으로 저장하고, 제3 복수 비트와 동일하거나 작은 제4 복수 비트의 데이터(tdq)를 순차적으로 출력할 수 있다.
실시예로서, 도시된 것과 달리, 제2 리드/라이트 제어신호(RWC2)가 고정되지 않을 수 있고, 제어부(10-72)가 도 3에 도시된 처리부(10-8)로부터 제2 상태(예를 들면, 접지전압 레벨)의 신호가 전송되는 경우에도 저장부(10-6)는 도 7 내지 도 10을 참조하여 설명된 것과 같은 리드 동작을 수행할 수 있다.
도 11은 본 개시에 따른 실시예의 처리부의 구성을 나타내는 블록도로서, 처리부(10-8)는 레지스터(10-82), 병직렬 변환부(10-84), 통신 인터페이스부(10-86), 및 제어신호 및 클럭신호 발생부(10-88)를 포함할 수 있다.
도 11에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
입력부(10-82)는 제4 복수 비트의 데이터(tdq)를 수신하여 저장하고 제5 복수 비트의 데이터(itdq)를 발생할 수 있다.
병직렬 변환부(10-84)는 내부 클럭신호(ick)에 응답하여 제5 복수 비트의 데이터(itdq)를 직렬로 변환하여 1비트 직렬 데이터(sdq)를 순차적으로 발생할 수 있다.
통신 인터페이스부(10-86)는 수신 데이터(rdata)를 수신하여 제어 데이터(cdq)를 발생하고, 직렬 데이터(sdq)를 모니터링 데이터(mdata)로 전송할 수 있다.
제어신호 및 클럭신호 발생부(10-88)는 제어 데이터(cdq)에 의해서 제2 리드/라이트 제어신호(RWC2)의 상태 및 내부 클럭신호(ick)의 주파수가 설정될 수 있고, 내부 클럭신호(ick)를 발생할 수 있다. 예를 들면, 제어 데이터(cdq)는 보드 레이트(baud rate), 데이터 비트 수, 패리티 비트 수, 종료 비트 수, 수신기(receiver) 사용허가, 송신기(transmitter) 사용허가 등을 설명하기 위한 데이터일 수 있다. 보드 레이트 데이터에 의해서 내부 클럭신호(ick)의 주파수가 설정되고, 송신기 사용허가 데이터에 의해서 제2 리드/라이트 제어신호(RWC2)의 상태가 설정될 수 있다. 또한, 데이터 비트 수에 의해서 전송되는 데이터의 비트 수가 설정될 수 있다. 예를 들면, 제어신호 및 클럭신호 발생부(10-88)는 소정 개수의 제어 레지스터들(미도시) 및 클럭신호 발생기(미도시)로 구성될 수 있다.
도 11에 도시된 처리부(10-8)는 직렬 통신 방식을 사용하여 모니터링 데이터(mdata)를 발생할 수 있다. 예로서, 처리부(10-8)는 범용 동기/비동기화 송수신기(USART: universal synchronous/asynchronous receiver/transmitter)일 수 있다.
도 12는 본 개시의 실시예에 따른 처리부로부터 출력되는 모니터링 데이터의 포맷을 도시하는 것으로, 전송되는 데이터 비트 수가 8비트로 설정되고, 종료 비트 수가 1비트로 설정되고, 패리티 비트 수가 1비트로 설정되었을 때, 9개의 8비트 데이터(tdq1 ~ tdq9), 즉, 총 72비트 데이터를 모니터링 데이터(mdata)로 전송하는 경우의 포맷을 나타내는 것이다.
도 12를 참조하면, 모니터링 데이터(mdata)는 1비트 시작 데이터(START), 예를 들면, “0”, 8비트 데이터(tdq1: d11 ~ d18), 및 8비트 데이터(tdq1)에 대한 1비트 패리티 비트(PA1)를 1비트씩 순차적으로 전송할 수 있다. 다음으로, 1비트 시작 비트(START), 8비트 데이터(tdq2: d21 ~ d28), 및 8비트 데이터(tdq2)에 대한 1비트 패리티 비트(PA2)를 1비트씩 순차적으로 전송할 수 있다. 마지막으로, 1비트 시작 비트(START), 8비트 데이터(tdq9: d91 ~ d98), 및 8비트 데이터(tdq9)에 대한 1비트 패리티 비트(PA9)를 1비트씩 순차적으로 전송할 수 있다. 데이터의 전송이 완료되면, 1비트 종료 비트(STOP), 예를 들면, “1”을 전송할 수 있다.
도 13은 본 개시의 실시예에 따른 메모리 모듈의 구성을 나타내는 블록도로서, 메모리 모듈(200')은 도 2에 도시된 메모리 모듈(200)과 달리 도 3의 메모리 모듈(200)의 저장 및 처리부(10-10)가 버퍼(10)의 외부에 구성되는 것이 상이하다. 도시하지는 않았지만, 도 13의 버퍼(10')는 도 3에 도시된 제1 인터페이스부(10-2) 및 제2 인터페이스부(10-4)를 포함할 수 있다.
도 13에 도시된 메모리 모듈의 기능 및 동작은 상술한 도 1 내지 도 12를 참조하여 설명된 내용을 참고하면 용이하게 이해될 수 있을 것이다.
상술한 실시예에서, 버퍼(10) 또는 버퍼(10')와 저장 및 처리부(10-10)가 버퍼된 라이트 데이터의 적어도 일부 및/또는 버퍼된 명령/어드레스의 적어도 일부를 저장하고 모니터링 데이터(mdata)로 발생하는 것을 예로서 설명하였으나, 버퍼된 클럭신호를 추가적으로 저장하여 모니터링 데이터(mdata)로 추가적으로 발생할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1000: 메모리 시스템 100: 제어 장치
200, 200': 메모리 모듈 300: 모니터링 장치
100-2: 프로세서 100-4: 명령 및 어드레스 발생부
100-6: 클럭신호 발생부 100-8: 데이터 입출력부
10, 10': 버퍼 M11 ~ M1n, M21 ~ M2n: 반도체 메모리 장치들
10-2: 제1 인터페이스부 10-4: 제2 인터페이스부
10-10: 저장 및 처리부 10-6: 저장부
10-8: 처리부 10-62: 제1 어드레스 디코더
10-64: 입력부 10-66: 제2 어드레스 디코더
10-68: 출력부 10-70: 메모리 셀 어레이
10-72: 제어부 10-82: 레지스터
10-82: 병직렬 변환부 10-86: 통신 인터페이스부
10-88: 제어신호 및 클럭신호 발생부

Claims (10)

  1. 제1 복수개의 명령/어드레스 단자들;
    제2 복수개의 데이터 단자들;
    적어도 하나의 모니터링 단자;
    상기 제2 복수개의 데이터의 단자들을 통하여 인가되는 제2 복수 비트의 데이터 및 상기 제1 복수개의 명령/어드레스 단자들을 통하여 인가되는 제1 복수 비트의 명령/어드레스를 수신하고 버퍼하여 제2 복수 비트의 버퍼된 라이트 데이터 및 제1 복수 비트의 버퍼된 명령/어드레스를 발생하고, 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 버퍼하여 모듈 데이터 및 모듈 명령/어드레스를 발생하고, 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 상기 적어도 하나의 모니터링 단자를 통하여 모니터링 데이터로 전송하는 버퍼; 및
    상기 모듈 명령/어드레스에 응답하여 상기 모듈 데이터를 수신하여 저장하는 복수개의 반도체 메모리 장치들을 포함하는 메모리 모듈.
  2. 제1 항에 있어서, 상기 버퍼는 상기 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 추가적으로 저장하고, 상기 저장된 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 상기 적어도 하나의 모니터링 단자를 통하여 추가적으로 전송하는 메모리 모듈.
  3. 제1 항에 있어서, 상기 버퍼는
    상기 제2 복수 비트의 데이터 및 상기 제1 복수 비트의 명령/어드레스를 버퍼하여 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 발생하는 제1 인터페이스부;
    상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 버퍼하여 상기 모듈 데이터 및 상기 모듈 명령/어드레스를 발생하는 제2 인터페이스부;
    상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 상기 모니터링 데이터로 상기 적어도 하나의 모니터링 단자로 직렬로 전송하거나, 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 저장하고, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 저장된 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 상기 모니터링 데이터로 상기 적어도 하나의 모니터링 단자로 직렬로 전송하는 저장 및 처리부를 포함하는 메모리 모듈.
  4. 제3 항에 있어서, 상기 제1 인터페이스부는
    상기 제2 복수 비트의 데이터를 버퍼하여 상기 제2 복수 비트의 버퍼된 라이트 데이터를 발생하는 데이터 입력 버퍼;
    상기 제1 복수 비트의 명령/어드레스를 버퍼하여 상기 제1 복수 비트의 명령/어드레스를 발생하는 명령/어드레스 입력 버퍼; 및
    클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 클럭신호 입력버퍼를 포함하는 메모리 모듈.
  5. 제3 항에 있어서, 상기 제1 인터페이스부는
    클럭신호를 버퍼하여 버퍼된 클럭신호를 추가적으로 발생하고,
    상기 저장 및 처리부는
    상기 버퍼된 클럭신호에 응답하여 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고 상기 저장된 제2 복수 비트의 라이트 데이터의 적어도 일부를 출력하거나, 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 저장하고 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 저장된 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 출력하는 저장부; 및
    상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 수신하여 직렬로 변환하여 상기 모니터링 데이터로 발생하거나, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 저장된 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 수신하여 직렬로 변환하여 상기 모니터링 데이터로 발생하는 처리부를 포함하는 메모리 모듈.
  6. 제5 항에 있어서, 상기 저장부는
    제1 포트와 제2 포트를 포함하는 듀얼 포트 메모리이고,
    상기 듀얼 포트 메모리는 선입선출 방식을 이용하여 상기 제1 포트를 통하여 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고 상기 제2 포트를 통하여 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 출력하거나, 상기 제1 포트를 통하여 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 저장하고 상기 제2 포트를 통하여 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 저장된 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 출력하는 메모리 모듈.
  7. 제5 항에 있어서, 상기 처리부는
    범용 비동기화/동기화 송수신기(USART: universal synchronous/asynchronous transmitter/receiver)인 메모리 모듈.
  8. 제1 복수개의 명령/어드레스 단자들;
    제2 복수개의 데이터 단자들;
    적어도 하나의 모니터링 단자;
    상기 제2 복수개의 데이터 단자들을 통하여 인가되는 제2 복수 비트의 데이터 및 상기 제1 복수개의 명령/어드레스 단자들을 통하여 인가되는 제1 복수 비트의 명령/어드레스를 수신하고 버퍼하여 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 제1 복수 비트의 버퍼된 명령/어드레스를 발생하고, 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 버퍼하여 모듈 데이터 및 모듈 명령/어드레스를 발생하는 버퍼;
    상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 상기 적어도 하나의 모니터링 단자를 통하여 모니터링 데이터로 전송하는 저장 및 처리부; 및
    상기 모듈 명령/어드레스에 응답하여 상기 모듈 데이터를 수신하여 저장하는 복수개의 반도체 메모리 장치들을 포함하는 메모리 모듈.
  9. 제8 항에 있어서, 상기 버퍼는
    상기 제2 복수 비트의 데이터 및 상기 제1 복수 비트의 명령/어드레스를 버퍼하여 상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 발생하는 제1 인터페이스부; 및
    상기 제2 복수 비트의 버퍼된 라이트 데이터 및 상기 제1 복수 비트의 버퍼된 명령/어드레스를 버퍼하여 상기 모듈 데이터 및 상기 모듈 명령/어드레스를 발생하는 제2 인터페이스부를 포함하는 메모리 모듈.
  10. 제9 항에 있어서, 상기 제1 인터페이스부는
    클럭신호를 버퍼하여 버퍼된 클럭신호를 추가적으로 발생하고,
    상기 저장 및 처리부는
    상기 버퍼된 클럭신호에 응답하여 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 저장하고 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 출력하거나, 상기 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 저장하고 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 저장된 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 출력하는 저장부; 및
    상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부를 수신하여 직렬로 변환하여 상기 모니터링 데이터로 발생하거나, 상기 저장된 제2 복수 비트의 버퍼된 라이트 데이터의 적어도 일부 및 상기 저장된 제1 복수 비트의 버퍼된 명령/어드레스의 적어도 일부를 수신하여 직렬로 변환하여 상기 모니터링 데이터로 발생하는 처리부를 포함하는 메모리 모듈.
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