TWI764650B - 記憶體模組及具有記憶體模組的記憶體系統 - Google Patents

記憶體模組及具有記憶體模組的記憶體系統

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Abstract

本發明提供記憶體模組及具有記憶體模組的記憶體系統。記憶體模組可包含命令/位址終端、資料終端、至少一個監視終端、緩衝器以及多個半導體記憶體裝置。緩衝器可經組態以接收及緩衝經由資料終端施加的資料及經由命令/位址終端施加的命令/位址以產生緩衝寫入資料及緩衝命令/位址。緩衝器可經組態以對緩衝寫入資料及緩衝命令/位址進行緩衝以產生模組資料及模組命令/位址，且儲存緩衝寫入資料的至少一部分，且隨後經由至少一個監視終端將緩衝寫入資料的至少一部分作為監視資料進行傳輸。多個半導體記憶體裝置可經組態以回應於模組命令/位址而接收及儲存模組資料。

Description

記憶體模組及具有記憶體模組的記憶體系統
本揭露是關於記憶體模組及具有記憶體模組的記憶體系統。
記憶體系統可包含控制單元及記憶體模組。控制單元可為例如中央處理單元（central processing unit；CPU）、圖形處理單元（graphic processing unit；GPU）等。
記憶體模組可包含安裝於記憶體板上的多個半導體記憶體裝置。此外，記憶體模組可包含緩衝器，所述緩衝器經組態以接收及緩衝自控制單元傳輸的資料及/或命令/位址，以將所述資料及/或命令/位址傳輸至多個半導體記憶體裝置。
可能需要一種用於對自控制單元傳輸至記憶體模組的資料及/或命令/位址進行外部監視的技術，如可作為使得記憶體模組能夠支援外部設備（例如監視設備）以使得所述外部設備可更易於監視自控制單元傳輸的資料及/或命令/位址的技術。
本揭露的實例實施例提供記憶體模組且提供具有記憶體模組的記憶體系統，所述記憶體模組可經組態以支援外部設備，以使得所述外部設備能夠監視自控制單元傳輸的資料及/或命令/位址。
本揭露不限於前述目標及本文中所揭露的實施例的實例，且所屬領域中具通常知識者將基於本揭露的以下描述而清楚地理解其他目標及實施例。
根據本發明概念的一些實例實施例，一種記憶體模組可包含：第一多個終端，包括多個命令/位址終端；第二多個終端，包括多個資料終端；至少一個監視終端；緩衝器，經組態以接收及緩衝經由資料終端施加的第二多個資料位元以產生第二多個緩衝寫入資料位元，且經組態以接收及緩衝經由命令/位址終端施加的第一多個命令/位址位元以產生第一多個緩衝命令/位址位元。緩衝器進一步經組態以緩衝第二多個緩衝寫入資料位元及第一多個緩衝命令/位址位元以產生模組資料及模組命令/位址，儲存第二多個緩衝寫入資料位元的至少一部分，且經由至少一個監視終端將所儲存的第二多個緩衝寫入資料位元的至少一部分作為監視資料進行傳輸。所述記憶體模組更包括經組態以回應於模組命令/位址而接收及儲存模組資料的多個半導體記憶體裝置。
根據本發明概念的一些實例實施例，一種記憶體模組可包含：第一多個終端，包括多個命令/位址終端；第二多個終端，包括多個資料終端；至少一個監視終端；緩衝器，經組態以接收及緩衝經由資料終端施加的資料及經由命令/位址終端施加的命令/位址以產生緩衝寫入資料及緩衝命令/位址。緩衝器進一步經組態以對緩衝寫入資料及緩衝命令/位址進行緩衝以產生模組資料及模組命令/位址。所述記憶體模組更包括經組態以儲存緩衝寫入資料的至少一部分且經由至少一個監視終端將緩衝寫入資料的所儲存的至少一部分作為監視資料進行傳輸的儲存及處理單元。所述記憶體模組更包括經組態以回應於模組命令/位址而接收及儲存模組資料的多個半導體記憶體裝置。
根據本發明概念的一些實例實施例，一種記憶體系統可包含控制單元，所述控制單元包含：處理器，經組態以執行程式以產生內部命令、內部位址以及內部資料；時脈訊號產生器，經組態以產生時脈訊號；命令/位址產生器，經組態以回應於時脈訊號而接收內部命令及內部位址以產生第一多個命令/位址位元；以及資料輸出單元，經組態以接收內部資料以產生第二多個資料位元。所述記憶體系統亦可包含記憶體模組，所述記憶體模組可包含：第一多個終端，包括多個命令/位址終端；第二多個終端，包括多個資料終端；至少一個監視終端；緩衝器，經組態以接收及緩衝經由資料終端施加的第二多個資料位元及經由命令/位址終端施加的第一多個命令/位址位元，以產生第二多個緩衝寫入資料位元及第一多個緩衝命令/位址位元，其中緩衝器進一步經組態以緩衝第二多個緩衝寫入資料位元及第一多個緩衝命令/位址位元以產生模組資料及模組命令/位址。所述記憶體模組亦可包含經組態以儲存第二多個緩衝寫入資料位元中的至少一者且經由至少一個監視終端將第二多個緩衝寫入資料位元的所儲存的至少一部分作為監視資料進行傳輸的儲存及處理單元。所述記憶體模組亦可包含經組態以回應於模組命令/位址而接收及儲存模組資料的多個半導體記憶體裝置。
在下文中，將參考隨附圖式來描述根據本發明概念的一些實例實施例的記憶體模組及具有記憶體模組的記憶體系統。
圖1為示出根據本發明概念的一些實例實施例的記憶體系統的組態的方塊圖。記憶體系統1000可包含控制單元100及至少一個記憶體模組200。監視設備300可連接於記憶體系統1000外部。
在圖1中，控制單元100可為例如中央處理單元（CPU）或圖形處理單元（GPU）或類似物。控制單元100可將時脈訊號CK及第一多個命令/位址位元CA傳輸至至少一個記憶體模組200。控制單元100亦可向至少一個記憶體模組200發送及/或自至少一個記憶體模組200接收第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n。在本文中，n可為大於或等於1的自然數。在一些實施例中，第二多個資料位元DQ11至第二多個資料位元DQ1n可包含第一通道資料DQ11至第一通道資料DQ1n以及第二通道資料DQ21至第二通道資料DQ2n。第一通道資料DQ11至第一通道資料DQ1n可包含第一預定數目個第一資料位元及第二預定數目個第一誤差校正碼（error correction code；ECC）位元，且第二通道資料DQ21至第二通道資料DQ2n可包含第一預定數目個第二資料位元及第二預定數目個第二ECC位元。作為一個實例，第一通道資料DQ11至第一通道資料DQ1n可包括32位元第一資料及8位元第一ECC，且第二通道資料DQ21至第二通道資料DQ2n可包括32位元第二資料及8位元第二ECC。作為另一實例，第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n可包含64位元資料及8位元ECC。在一些實施例中，第一通道資料位元DQ11至第一通道資料位元DQ1n的數目可不等於第二通道資料位元DQ21至第二通道資料位元DQ2n的數目。
至少一個記憶體模組200可接收及儲存經由一或多個終端CAP施加的第一多個命令/位址位元CA及經由一或多個時脈終端CKP施加的時脈訊號CK。當包含於第一多個命令/位址位元CA中的命令為寫入命令時，至少一個記憶體模組200可接收及儲存經由第二多個資料終端DQ1P及第二多個資料終端DQ2P施加的第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n，且當包含於第一多個命令/位址位元CA中的命令為讀取命令時，至少一個記憶體模組200可經由第二多個資料終端DQ1P及第二多個資料終端DQ2P傳輸所儲存的第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n。此外，至少一個記憶體模組200可經由監視終端COMP將經由第二多個資料終端DQ1P及第二多個資料終端DQ2P施加的第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n的至少一部分及/或經由第一多個命令/位址終端CAP施加的第一多個命令/位址位元CA的至少一部分作為監視資料mdata傳輸至監視設備300。
圖2為示出根據本發明概念的一些實例實施例的控制單元的組態的方塊圖。控制單元100可包含處理器100-2、命令及位址產生器100-4、時脈訊號產生器100-6以及資料輸入及輸出單元100-8。下文將描述圖2中所繪示的區塊中的每一者的功能。
處理器100-2可根據外部命令ECOM執行程式，產生命令COM及位址ADD，且收發（例如傳輸及/或接收）資料DATA。舉例而言，處理器100-2可與各種輸入裝置（未繪示）通訊以接收外部命令ECOM，所述輸入裝置例如鍵盤、滑鼠、觸摸感測器或聲音、指紋或動作辨識感測器等。處理器100-2可根據外部命令ECOM執行程式以產生命令COM、位址ADD以及資料DATA，且接收及處理資料DATA以輸出到各種輸出裝置（未繪示），例如顯示單元或聲音輸出單元等。此外，處理器100-2可進一步產生時脈訊號控制訊號ckcon。
命令及位址產生器100-4可回應於內部時脈訊號ck而自處理器100-2接收命令COM及位址ADD以產生第一多個命令/位址位元CA。舉例而言，命令及位址產生器100-4可回應於內部時脈訊號ck而根據雙倍資料速率（double data rate；DDR）協定產生第一多個命令/位址位元CA。第一多個命令/位址位元CA可根據DDR協定回應於時脈訊號CK的上升邊緣及下降邊緣來產生。
時脈訊號產生器100-6可回應於自處理器100-2接收到的時脈訊號控制訊號ckcon而產生內部時脈訊號ck及時脈訊號CK。
資料輸入及輸出單元100-8可回應於內部時脈訊號ck而自處理器100-2接收資料DATA以產生第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n，或接收第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n以產生用於傳輸至處理器100-2的資料DATA。舉例而言，資料輸入及輸出單元100-8可根據DDR協定回應於內部時脈訊號ck而產生第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n。舉例而言，第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n可回應於時脈訊號CK的上升邊緣及下降邊緣而以對應於例如4、8、16等的預定叢發長度的數目依序輸入或輸出。
圖3示出根據本發明概念的一些實例實施例的記憶體模組的組態。記憶體模組200可包含緩衝器10、2n個半導體記憶體裝置M11至半導體記憶體裝置M1n以及半導體記憶體裝置M21至半導體記憶體裝置M2n、第一多個命令/位址終端CAP、第二多個資料終端DQ1P及第二多個資料終端DQ2P、時脈訊號終端CKP以及至少一個監視終端COMP。
參考圖3，緩衝器10可接收及緩衝分別經由第一多個命令/位址終端CAP、第二多個資料終端DQ1P及第二多個資料終端DQ2P以及時脈訊號終端CKP自控制單元100傳輸的第一多個命令/位址位元CA、第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n以及時脈訊號CK。緩衝器10隨後可將模組命令/位址caa及模組命令/位址cab、模組資料dq11至模組資料dq1n以及模組資料dq21至模組資料dq2n以及模組時脈訊號cka及模組時脈訊號ckb傳輸至2n個半導體記憶體裝置M11至半導體記憶體裝置M1n以及半導體記憶體裝置M21至半導體記憶體裝置M2n。當命令記憶體模組200將資料傳輸至控制單元100時，緩衝器10可接收及緩衝自2n個半導體記憶體裝置M11至半導體記憶體裝置M1n以及半導體記憶體裝置M21至半導體記憶體裝置M2n輸出的模組資料dq11至模組資料dq1n以及模組資料dq21至模組資料dq2n，以經由第二多個資料終端DQ1P及第二多個資料終端DQ2P將第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n傳輸至控制單元100。緩衝器10通常可將模組命令/位址caa及模組時脈訊號cka傳輸至n個半導體記憶體裝置M11至半導體記憶體裝置M1n，且通常可將模組命令/位址cab及模組時脈訊號ckb傳輸至n個半導體記憶體裝置M21至半導體記憶體裝置M2n。在寫入操作期間，緩衝器10可分別將模組資料dq11至模組資料dq1n傳輸至n個半導體記憶體裝置M11至半導體記憶體裝置M1n，且分別將模組資料dq21至模組資料dq2n傳輸至n個半導體記憶體裝置M21至半導體記憶體裝置M2n。此外，在讀取操作期間，緩衝器10可經由資料終端DQ1P接收及緩沖模組資料dq11至模組資料dq1n以產生資料DQ11至資料DQ1n，且可經由資料終端DQ2P將模組資料dq21至模組資料dq2n接收及緩衝為資料DQ21至資料DQ2n。
此外，緩衝器10可接收及儲存第一多個命令/位址位元CA的至少一部分及/或第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n的至少一部分，且可將第一多個命令/位址位元CA的所儲存的至少一部分及/或第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n的所儲存的至少一部分作為監視資料mdata進行輸出。在例如寫入操作及讀取操作的正常操作期間，監視資料mdata可經由監視終端COMP輸出至圖1中所繪示的監視設備300。在一些實施例中，在正常操作期間，緩衝器10可接收及儲存第一多個命令/位址位元CA的至少一部分及/或第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n的至少一部分，且回應於監視設備300的請求而經由監視終端COMP將第一多個命令/位址位元CA的所儲存的至少一部分及/或第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n的所儲存的至少一部分作為監視資料mdata進行輸出。
圖4為示出根據本發明概念的一些實例實施例的緩衝器10的組態的方塊圖。緩衝器10可包含第一介面單元10-2、第二介面單元10-4以及儲存及處理單元10-10。儲存及處理單元10-10可包含儲存器10-6及處理單元10-8。
在圖4中，第一介面單元10-2可接收及緩衝第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n、第一多個命令/位址位元CA以及時脈訊號CK。基於以上各者，第一介面單元10-2可產生第二多個緩衝寫入資料位元bwdq11至第二多個緩衝寫入資料位元bwdq1n以及第二多個緩衝寫入資料位元bwdq21至第二多個緩衝寫入資料位元bwdq2n、第一多個緩衝命令/位址位元bca以及緩衝時脈訊號bck。另外或可替代地，緩衝器10接收及緩衝第二多個讀取資料位元brdq11至第二多個讀取資料位元brdq1n以及第二多個讀取資料位元brdq21至第二多個讀取資料位元brdq2n，以產生第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n。舉例而言，第一介面單元10-2可將可呈類比形式的第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n、第一多個命令/位址位元CA以及時脈訊號CK轉換為可呈數位形式的第二多個緩衝寫入資料位元bwdq11至第二多個緩衝寫入資料位元bwdq1n以及第二多個緩衝寫入資料位元bwdq21至第二多個緩衝寫入資料位元bwdq2n、第一多個緩衝寫入命令/位址位元bca以及緩衝時脈訊號bck。另外或可替代地，第一介面單元10-2可將可呈數位形式的第二多個緩衝讀取資料位元brdq11至第二多個緩衝讀取資料位元brdq1n以及第二多個緩衝讀取資料位元brdq21至第二多個緩衝讀取資料位元brdq2n的位準轉換為用於圖1中所繪示的控制單元100的適當位準，以產生第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n。因此，在一些實施例中，第一介面單元10-2可實施類比數位轉換器（analog to digital converter；ADC）及/或數位類比轉換器（digital to analog converter；DAC）。
第二介面單元10-4可接收及緩衝第二多個緩衝寫入資料位元bwdq11至第二多個緩衝寫入資料位元bwdq1n以及第二多個緩衝寫入資料位元bwdq21至第二多個緩衝寫入資料位元bwdq2n、第一多個緩衝命令/位址位元bca以及緩衝時脈訊號bck，且可基於以上各者來產生模組資料dq11至模組資料dq1n以及模組資料dq21至模組資料dq2n、模組命令/位址caa及模組命令/位址cab以及模組時脈訊號cka及模組時脈訊號ckb。另外或可替代地，第二介面單元10-4可接收及緩沖模組資料dq11至模組資料dq1n以及模組資料dq21至模組資料dq2n，以產生第二多個緩衝讀取資料位元brdq11至第二多個緩衝讀取資料位元brdq1n以及第二多個緩衝讀取資料位元brdq21至第二多個緩衝讀取資料位元brdq2n。舉例而言，第二介面單元10-4可將可呈數位形式的第二多個緩衝寫入資料位元bwdq11至第二多個緩衝寫入資料位元bwdq1n以及第二多個緩衝寫入資料位元bwdq21至第二多個緩衝寫入資料位元bwdq2n、第一多個命令/位址位元bca以及緩衝時脈訊號bck的位準轉換為用於2n個半導體記憶體裝置M11至半導體記憶體裝置M1n以及半導體記憶體裝置M21至半導體記憶體裝置M2n的適當位準，以產生模組資料dq11至模組資料dq1n以及模組資料dq21至模組資料dq2n、模組命令/位址caa及模組命令/位址cab以及模組時脈訊號cka及模組時脈訊號ckb。
儲存及處理單元10-10可接收及儲存對應於第二多個緩衝寫入資料位元bwdq11至第二多個緩衝寫入資料位元bwdq1n以及第二多個緩衝寫入資料位元bwdq21至第二多個緩衝寫入資料位元bwdq2n的至少一部分及/或對應於第一多個緩衝命令/位址位元bca的至少一部分的第三多個資料位元idq，以將所儲存的第三多個資料位元idq作為監視資料mdata進行輸出。
儲存器10-6可儲存第三多個資料位元idq，且可將所儲存的第三多個資料位元idq作為第四多個資料位元tdq輸出至處理單元10-8。儲存器10-6可藉由使用先進先出（first-in first-out；FIFO）方法來執行儲存第三多個資料位元idq的寫入操作及輸出第四多個資料位元tdq的讀取操作。儲存器10-6可為包含彼此獨立的第一埠及第二埠的雙埠記憶體，且在一些實施例中可經組態以經由第一埠及第二埠同時執行寫入操作及讀取操作。舉例而言，儲存器10-6可執行經由第一埠接收第三多個資料位元idq且寫入所述第三多個資料位元idq的寫入操作，同時執行經由第二埠讀取及輸出第四多個資料位元tdq的讀取操作。第一埠可包括多個輸入終端，且第二埠可包括多個輸出終端。所提供的輸入終端及/或輸出終端的數目可與第一多個位元及/或第二位元數目的大小有關。舉例而言，第一埠的輸入終端的數目及第二埠的輸出終端的數目可各自為72，第一多個位元可為10位元，第二多個位元可為72位元，第三多個位元可為72位元或小於72位元，且第四多個位元的數目可與第三多個位元的數目相同或小於第三多個位元的數目，例如，第三多個位元可為72位元且第四多個位元可為8位元。儲存器10-6可執行儲存第三多個資料位元idq的寫入操作，且當存在來自處理單元10-8的讀取請求時執行輸出第四多個資料位元tdq的讀取操作。
處理單元10-8可自儲存器10-6接收第四多個資料位元tdq，且可將第四多個資料位元tdq作為監視資料mdata進行傳輸。舉例而言，處理單元10-8可接收第四多個資料位元tdq，且將接收到的資料轉換為串列資料以連續輸出監視資料mdata。
圖5為示出根據本發明概念的一些實例實施例的第一介面單元10-2的組態的方塊圖。第一介面單元10-2可包含資料（DQ）輸入緩衝器10-22、資料輸入緩衝器10-30、DQ輸出緩衝器10-24、DQ輸出緩衝器10-32、命令/位址（CA）輸入緩衝器10-26以及時脈訊號輸入緩衝器10-28。下文描述了圖5中所繪示的區塊中的每一者的功能。
DQ輸入緩衝器10-22可緩衝資料DQ11至資料DQ1n以產生緩衝寫入資料bwdq11至緩衝寫入資料bwdq1n。DQ輸出緩衝器10-24可對緩衝讀取資料brdq11至緩衝讀取資料brdq1n進行緩衝以產生資料DQ11至資料DQ1n。CA輸入緩衝器10-26可緩衝第一多個命令/位址位元CA以產生第一多個緩衝命令/位址位元bca。CK輸入緩衝器10-28可緩衝時脈訊號CK以產生緩衝時脈訊號bck。DQ輸入緩衝器10-30可緩衝資料DQ21至資料DQ2n以產生緩衝寫入資料bwdq21至緩衝寫入資料bwdq2n。DQ輸出緩衝器10-32可對緩衝讀取資料brdq21至緩衝讀取資料brdq2n進行緩衝以產生資料DQ21至資料DQ2n。
在一些實施例中，圖1中所繪示的控制單元100可傳輸可呈數位形式的訊號，但在一些情形中，所述訊號可變得失真，此可產生呈類比形式的訊號。圖5中所繪示的DQ輸入緩衝器10-22、DQ輸入緩衝器10-30、CA輸入緩衝器10-26以及CK輸入緩衝器10-28可緩衝在記憶體模組200處以類比形式接收到的第二多個資料位元DQ11至第二多個資料位元DQ1n以及第二多個資料位元DQ21至第二多個資料位元DQ2n、第一多個命令/位址位元CA以及時脈訊號CK，且可將接收到的類比形式資料轉換為數位資料。此外，圖5中所繪示的DQ輸出緩衝器10-24、DQ輸出緩衝器10-32可將第二多個緩衝讀取資料位元brdq11至第二多個緩衝讀取資料位元brdq1n以及第二多個緩衝讀取資料位元brdq21至第二多個緩衝讀取資料位元brdq2n的位準轉換為用於圖1中所繪示的控制單元100的適當位準。
圖6為示出根據本發明概念的一些實例實施例的第二介面單元10-4的組態的方塊圖。第二介面單元10-4可包含模組資料（dq）輸出緩衝器10-42及模組資料輸出緩衝器10-54、模組命令/位址（caa、cab）輸出緩衝器10-46及模組命令/位址輸出緩衝器10-52、模組時脈訊號（cka、ckb）輸出緩衝器10-48及模組時脈訊號輸出緩衝器10-50以及dq輸入緩衝器10-44及dq輸入緩衝器10-56。下文描述了圖6中所繪示的區塊中的每一者的功能。
dq輸出緩衝器10-42可對緩衝寫入資料bwdq11至緩衝寫入資料bwdq1n進行緩衝以產生模組資料dq11至模組資料dq1n。dq輸入緩衝器10-44可緩沖模組資料dq11至模組資料dq1n以產生緩衝讀取資料brdq11至緩衝讀取資料brdq1n。caa輸出緩衝器10-46可對緩衝命令/位址bca進行緩衝以產生模組命令/位址caa。cka輸出緩衝器10-48可對緩衝時脈訊號bck進行緩衝以產生模組時脈訊號cka。ckb輸出緩衝器10-50可對緩衝時脈訊號bck進行緩衝以產生模組時脈訊號ckb。cab輸出緩衝器10-52可對緩衝命令/位址bca進行緩衝以產生模組命令/位址cab。dq輸出緩衝器10-54可對緩衝寫入資料bwdq21至緩衝寫入資料bwdq2n進行緩衝以產生模組資料dq21至模組資料dq2n。dq輸入緩衝器10-56可緩沖模組資料dq21至模組資料dq2n以產生緩衝讀取資料brdq21至緩衝讀取資料brdq2n。
圖6中所繪示的dq輸出緩衝器10-42及dq輸出緩衝器10-54、caa輸出緩衝器10-46及cab輸出緩衝器10-52以及cka輸出緩衝器10-48及ckb輸出緩衝器10-50可將第二多個緩衝寫入資料位元bwdq11至第二多個緩衝寫入資料位元bwdq1n以及第二多個緩衝寫入資料位元bwdq21至第二多個緩衝寫入資料位元bwdq2n、第一多個緩衝命令/位址位元bca以及緩衝時脈訊號bck的位準轉換為用於圖3中所繪示的2n個半導體記憶體裝置M11至半導體記憶體裝置M1n以及半導體記憶體裝置M21至半導體記憶體裝置M2n的適當位準，以產生模組資料dq11至模組資料dq1n以及模組資料dq21至模組資料dq2n、模組命令/位址caa及模組命令/位址cab以及模組時脈訊號cka及模組時脈訊號ckb。
圖7為示出根據本發明概念的一些實例實施例的儲存器10-6的組態的方塊圖。儲存器10-6可包含第一位址解碼器10-62、輸入單元10-64、第二位址解碼器10-66、輸出單元10-68、記憶胞陣列10-70以及控制器10-72。圖7中所繪示的儲存器10-6可為雙埠記憶體，所述雙埠記憶體包含經組態以接收第三多個資料位元idq的第一埠及經組態以輸出第四多個資料位元tdq的第二埠。第一埠及第二埠未明確繪示於圖7中，但第一埠可耦接至輸入單元10-64，且第二埠可耦接至輸出單元10-68。下文描述了圖7中所繪示的區塊中的每一者的功能。
第一位址解碼器10-62可對自控制器10-72接收到的第一位址add1進行解碼，且可基於所述第一位址add1來產生第一選擇訊號sel1且將第一選擇訊號sel1傳輸至記憶胞陣列10-70。
輸入單元10-64可接收第三多個資料位元idq，且可回應於自控制器10-72接收到的寫入啟用訊號wen，基於所述第三多個資料位元idq來產生用於傳輸至記憶胞陣列10-70的第三多個寫入資料位元wd。
第二位址解碼器10-66可對自控制器10-72接收到的第二位址add2進行解碼，且可基於所述第二位址add2來產生第二選擇訊號sel2且將第二選擇訊號sel2傳輸至記憶胞陣列10-70。
輸出單元10-68可自記憶胞陣列10-70接收第四多個讀取資料位元rd，且可回應於自控制器10-72接收到的讀取啟用訊號ren，基於所述第四多個讀取資料位元rd來產生第四多個資料位元tdq。第四多個位元的數目可與第三多個位元的數目相同或小於第三多個位元的數目。
記憶胞陣列10-70可包含多個雙埠記憶胞，且可回應於第一選擇訊號sel1而將第三多個寫入資料位元wd儲存於所選記憶胞中。另外或可替代地，記憶胞陣列10-70可回應於第二選擇訊號sel2而自所選記憶胞輸出第四多個讀取資料位元rd。
控制器10-72可回應於第一讀取/寫入控制訊號RWC1而產生寫入啟用訊號wen，且可回應於第二讀取/寫入控制訊號RWC2而產生讀取啟用訊號ren。在一些實施例中，控制器10-72可將第一讀取/寫入控制訊號RWC1固定為第一狀態（例如電源電壓（或接地電壓））以激活寫入啟用訊號wen，且將第二讀取/寫入控制訊號RWC2固定為第二狀態（例如接地電壓（或電源電壓））以激活讀取啟用訊號ren。此外，控制器10-72可回應於緩衝時脈訊號bck而產生第一位址add1及第二位址add2。在一些實施例中，控制器10-72可使第一位址add1延遲預定時間以產生第二位址add2。因此，儲存器10-6可使用先進先出方法依序儲存第三多個資料位元idq，且依序輸出第四多個資料位元tdq。當第一位址add1與第二位址add2相同時，第三多個位元的數目與第四多個位元的數目可相同，且當第一位址add1與第二位址add2彼此不同時，第四多個位元的數目小於第三多個位元的數目。舉例而言，第三多個位元的數目可為72，且第四多個位元的數目可為8。
在一些實施例中，控制器10-72在將第一讀取/寫入控制訊號RWC1固定為第一狀態時可激活寫入啟用訊號wen，且在由處理單元10-8施加具有第二狀態的第二讀取/寫入控制訊號RWC2時可激活讀取啟用訊號ren。
圖8及圖9為用於描述根據本發明概念的一些實例實施例的儲存器的操作的操作時序圖，且圖10示出根據本發明概念的一些實例實施例的儲存於記憶胞陣列的儲存區中的資料。圖8至圖10為用於描述當圖1中所繪示的記憶體模組200根據DDR協定回應於緩衝時脈訊號bck的上升邊緣及下降邊緣而自圖1中所繪示的控制單元100依序接收包括資料D1至資料Dk的第三多個資料位元idq，且依序輸出包括資料D1至資料Dk的第四多個資料位元tdq時的儲存器10-6的操作的圖式。此處，第四多個位元的數目與第三多個位元的數目相同或小於第三多個位元的數目。
下文參考圖7至圖10來描述儲存器10-6的寫入操作。
當將第一讀取/寫入控制訊號RWC1固定為諸如電源電壓VDD的第一電壓且將第二讀取/寫入控制訊號RWC2固定為諸如接地電壓GND的第二電壓時，控制器10-72可產生具有「高」位準的寫入啟用訊號wen及具有「高」位準的讀取啟用訊號ren。亦即，可激活寫入啟用訊號wen及讀取啟用訊號ren兩者。
控制器10-72可產生第一位址add1，所述第一位址add1回應於緩衝時脈訊號bck的上升邊緣及下降邊緣而自位址a1依序增加或減小至位址ak。
輸入單元10-64可依序接收包括資料D1至資料Dk的第三多個資料位元，以回應於寫入啟用訊號wen而依序產生第三多個寫入資料位元wd。
第一位址解碼器10-66可回應於第一位址add1而產生第一選擇訊號sel1。第一位址可包含第一列位址及第一行位址，且一或多個第一字元線選擇訊號wla1至第一字元線選擇訊號wlai可基於第一列位址來產生，且一或多個第一行選擇訊號csla11至第一行選擇訊號cslakj可基於第一行位址來產生。在一些實施例中，可產生j個第一行選擇訊號（第一行選擇訊號csla11至第一行選擇訊號csla1j）、……，或（第一行選擇訊號cslak1至第一行選擇訊號cslakj），所述j個第一行選擇訊號可對應於k個第一行選擇訊號組csla1至第一行選擇訊號組cslak當中的一者的。可例如藉由忽略或不考慮第一行位址的預定數目個較高或較低位元來激活包含於k個第一行選擇訊號組csla1至第一行選擇訊號組cslak當中的對應組中的j個第一行選擇訊號中的每一者。第一選擇訊號sel1可包含所產生的第一字元線選擇訊號wla1至第一字元線選擇訊號wlai以及所產生的第一行選擇訊號csla11至第一行選擇訊號cslakj。
如在圖10中最佳所見，在一些實施例中，記憶胞陣列10-70可將第三多個資料位元D1的一部分儲存於由第一字元線選擇訊號（例如訊號wla1）中的第一者及第一行選擇訊號組（例如訊號組csla1，其可包含訊號csla11至訊號csla1j）中的第一者選擇的記憶胞組MC11中的記憶胞（未繪示）中。第三多個資料位元D1可包含j個資料D11至資料D1j。類似地，可將第三多個資料位元D2至第三多個資料位元Dk的其他部分依序儲存於記憶胞組MC12至記憶胞組MC1k中，所述記憶胞組MC12至記憶胞組MC1k可由第一字元線選擇訊號中的第一者（例如訊號wla1）及第一行選擇訊號組中的後續者（例如訊號組csla2至訊號組cslak）進行選擇。第三多個資料位元D2至第三多個資料位元Dk可分別包含j個資料（資料D21至資料D2j）、……、（資料Dk1至資料Dkj）。
下文參考圖7、圖8以及圖10描述了儲存器10-6的讀取操作。
控制器10-72可產生第二位址add2，自與產生第一位址add1的時間點延遲了預定時間（例如移位90度）的時間點起，所述第二位址add2可自位址a1依序增加或減小至位址ak。舉例而言，如圖8中所見，第一位址add1可在緩衝時脈訊號bck的下降邊緣上自位址a1增加至位址a2，且第二位址add2可在緩衝時脈訊號bck的後續前緣上（例如在第一位址add1自位址a2增加至位址a3的緩衝時脈訊號的前緣處）自位址a1增加至位址a2。
第二位址解碼器10-66可回應於第二位址add2而產生第二選擇訊號sel2。第二位址add2可包含第二列位址及第二行位址，且一或多個第二字元線選擇訊號wlb1至第二字元線選擇訊號wlbi可由第二列位址產生，且一或多個第二行選擇訊號cslb11至第二行選擇訊號cslbkj可由第二行位址產生。在一些實施例中，j個第二行選擇訊號（第二行選擇訊號cslb11至第二行選擇訊號cslb1j）、……，或（第二行選擇訊號cslbk1至第二行選擇訊號cslbkj）可對應於k個第二行選擇訊號組cslb1至第二行選擇訊號組cslbk當中的一者。可例如藉由忽略或不考慮第二行位址的預定數目個較高或較低位元來激活包含於k個第二行選擇訊號組cslb1至第二行選擇訊號組cslbk當中的對應組中的j個第二行選擇訊號中的每一者。第二選擇訊號sel2可包含所產生的第二字元線選擇訊號wlb1至第二字元線選擇訊號wlbi以及所產生的第二行選擇訊號cslb11至第二行選擇訊號cslbkj。
記憶胞陣列10-70可自由第二字元線選擇訊號中的第一者（例如訊號wlb1）及第二行選擇訊號組中的第一者（例如訊號組cslb1，其可包含訊號cslb11至訊號cslb1j）選擇的記憶胞組MC11中的記憶胞（未繪示）輸出第四多個資料位元D1的一部分。第多個資料位元D1可包含j個資料D11至資料D1j。類似地，可依序輸出第四多個資料位元D2至第四多個資料位元Dk的儲存於記憶胞組MC12至記憶胞組MC1k中的其他部分，所述記憶胞組MC12至記憶胞組MC1k由第二字元線選擇訊號中的第一者（例如訊號wlb1）及第二行選擇訊號組中的後續者（例如訊號組cslb2至訊號組cslbk）選擇。第四多個資料位元D2至第四多個資料位元Dk可分別包含j個資料（資料D21至資料D2j）、……、（資料Dk1至資料Dkj）。
下文參考圖7、圖9以及圖10描述了儲存器10-6的另一讀取操作。
控制器10-72可產生第二位址add2，自與產生第一位址add1的時間點延遲了預定時間（例如移位90度）的時間點起，所述第二位址add2自位址a11依序增加或減小至位址akj。舉例而言，如圖8中所見，第一位址add1可在緩衝時脈訊號bck的下降邊緣上自位址a1增加至位址a2，且第二位址add2可在緩衝時脈訊號bck的後續前緣上（例如在第一位址add1自位址a2增加至位址a3時的緩衝時脈訊號的前緣處）自位址a11增加至位址a12。
第二位址解碼器10-66可回應於第二位址add2而產生第二選擇訊號sel2。第二位址add2可包含第二列位址及第二行位址，且一或多個第二字元線選擇訊號wlb1至第二字元線選擇訊號wlbi可由第二列位址產生，且一或多個第二行選擇訊號cslb11至第二行選擇訊號cslbkj可由第二行位址產生。在一些實施例中，可藉由考慮（例如並非不考慮或忽略）第二行位址的預定數目個較高或較低位元來依序激活kj個第二行選擇訊號cslb11至第二行選擇訊號cslbkj。第二選擇訊號sel2可包含所產生的第二字元線選擇訊號wlb1至第二字元線選擇訊號wlbi以及所產生的第二行選擇訊號cslb11至第二行選擇訊號cslbkj。
記憶胞陣列10-70可輸出包含於第四多個資料位元D1中的資料D11的一部分，所述第四多個資料位元D1儲存於由第二字元線選擇訊號中的第一者（例如訊號wlb1）及第二行選擇訊號組中的第一者（例如訊號組cslb11）選擇的記憶胞組MC11的子組（未繪示）中的記憶胞（未繪示）中。第四多個資料位元D1可包含j個資料D11至資料D1j。類似地，可依序輸出資料D12至資料D1j的包含於第四多個資料位元D1中的其他部分，所述第四多個資料位元D1儲存於由第二字元線選擇訊號中的第一者（例如訊號wlb1）及第二行選擇訊號組中的後續者（例如訊號組cslb12至訊號組cslb1j）選擇的記憶胞組MC11的子群（未繪示）中的記憶胞（未繪示）中。亦可依序輸出包含於第四多個資料位元D2至第四多個資料位元Dk中的資料D21至資料D2j、…、資料Dk1至資料Dkj，所述第四多個資料位元D2至第四多個資料位元Dk儲存於記憶胞組MC12至記憶胞組MC1k的子群（未繪示）中的記憶胞（未繪示）中。
亦即，參考圖7至圖10，儲存器10-6可使用先進先出方法依序儲存第三多個資料位元idq，且可依序輸出第四多個資料位元tdq。第四多個位元的數目可與第三多個位元的數目相同或小於第三多個位元的數目。
在一些實施例中，與所繪示不同，第二讀取/寫入控制訊號RWC2可為不固定的，且即使在將具有第二狀態或第二電壓（例如接地電壓位準）的訊號自圖3中所繪示的處理單元10-8施加至控制器10-72時，儲存器10-6亦可執行如上文參考圖7至圖10所描述的讀取操作。
圖11為示出根據本發明概念的一些實例實施例的處理單元10-8的方塊圖。處理單元10-8可包含暫存器10-82、並-串轉換器10-84、通訊介面單元10-86以及控制訊號及時脈訊號產生器10-88。下文描述了圖11中所繪示的區塊中的每一者的功能。
輸入單元10-82可接收及儲存第四多個資料位元tdq以產生第五多個資料位元itdq。
並-串轉換器10-84可回應於內部時脈訊號ick而將第五多個資料位元itdq轉換為串列資料，以依序產生一位元串列資料sdq。
通訊介面單元10-86可對接收資料rdata進行接收以產生控制資料cdq，且可將串列資料sdq作為監視資料mdata進行傳輸。
控制訊號及時脈訊號產生器10-88可藉由控制資料cdq來設定第二讀取/寫入控制訊號RWC2的狀態及內部時脈訊號ick的頻率，且可產生內部時脈訊號ick。舉例而言，控制資料cdq可為用於設定以下各者的資料：波特（baud）速率、資料位元的數目、同位位元的數目、結束位元的數目、接收器使用權限、傳輸器使用權限或類似物。內部時脈訊號ick的頻率可由波特速率設定，且第二讀取/寫入控制訊號RWC2的狀態可由傳輸器使用權限設定。此外，所傳輸資料的位元數目可由資料位元的數目設定。舉例而言，控制訊號及時脈訊號產生器10-88可包含預定數目個控制暫存器（未繪示）及時脈訊號產生器（未繪示）。
圖11中所繪示的處理單元10-8可使用串列通訊方法來產生監視資料mdata。作為實例，處理單元10-8可為通用同步/異步接收器/傳輸器（universal synchronous/asynchronous receiver/transmitter；USART）。
圖12示出根據本發明概念的一些實例實施例的自處理單元輸出的監視資料的格式。圖12示出當將資料位元的數目設定為8，將結束位元的數目設定為1且將同位位元的數目設定為1，以使得可將9個8位元資料tdq1至8位元資料tdq9（亦即，總共72位元資料）作為監視資料mdata進行傳輸時的格式。然而，本揭露不限於此。
參考圖12，可藉由一個位元依序傳輸1位元起始資料START（例如「0」）、8位元資料tdq1（包含d11至d18）以及針對8位元資料tdq1的1位元同位位元PA1。隨後，可藉由一個位元依序傳輸1位元起始位元START、8位元資料tdq2（包含d21至d28）以及針對8位元資料tdq2的1位元同位位元。最後，可藉由一個位元傳輸1位元起始位元START、8位元資料tdq9（d91至d98）以及針對8位元資料tdq9的1位元同位位元。當完成資料傳輸時，可傳輸1位元結束資料STOP（例如「1」）。
圖13為示出根據本發明概念的一些實例實施例的記憶體模組的組態的方塊圖。不同於圖3中所繪示的記憶體模組200，記憶體模組200'可包含在緩衝器10'外部的圖4中所繪示的儲存及處理單元10-10。儘管未繪示，但圖13中所繪示的緩衝器10'可包含圖4中所繪示的第一介面單元10-2及第二介面單元10-4。
圖13中所繪示的記憶體模組200'的功能及操作可易於參考上文參考圖1至圖12所描述的詳細描述加以理解。
在一些實施例中，緩衝器10或緩衝器10'以及儲存及處理單元10-10可儲存緩衝寫入資料的至少一部分及/或緩衝命令/位址的至少一部分，且產生監視資料mdata上文描述。在一些實施例中，緩衝器10或緩衝器10'以及儲存及處理單元10-10可進一步儲存緩衝時脈訊號，且包含監視資料mdata中的緩衝時脈訊號。
因此，記憶體模組可支援監視設備，此可使得能夠藉由經由監視終端對自記憶體模組的控制單元傳輸至監視設備的資料及/或命令/位址進行傳輸或轉發來更容易地監視資料及/或命令/位址。
雖然本揭露已特別參考其一些實例實施例進行繪示及描述，但對於所屬領域中具通常知識者而言將顯而易見的是，在不脫離本揭露的發明概念的範圍的情況下，可作出形式及細節的各種改變。因此，上述實施例在所有態樣中理解為說明性而非限制性的。
10、10':緩衝器 10-2:第一介面單元 10-4:第二介面單元 10-6:儲存器 10-8:處理單元 10-10:儲存及處理單元 10-22、10-30:資料輸入緩衝器 10-24、10-32:DQ輸出緩衝器 10-26:命令/位址輸入緩衝器 10-28:時脈訊號輸入緩衝器 10-42、10-54:模組資料輸出緩衝器 10-44、10-56:dq輸入緩衝器 10-46、10-52:模組命令/位址輸出緩衝器 10-48、10-50:模組時脈訊號輸出緩衝器 10-62:第一位址解碼器 10-64:輸入單元 10-66:第二位址解碼器 10-68:輸出單元 10-70:記憶胞陣列 10-72:控制器 10-82:暫存器 10-84:並-串轉換器 10-86:通訊介面單元 10-88:控制訊號及時脈訊號產生器 100:控制單元 100-2:處理器 100-4:命令及位址產生器 100-6:時脈訊號產生器 100-8:資料輸入及輸出單元 200、200':記憶體模組 300:監視設備 1000:記憶體系統 add1:第一位址 add2:第二位址 ADD、a1、a2、a3、a11、ak、akj:位址 bca:第一多個緩衝命令/位址位元 bck:緩衝時脈訊號 brdq11、……、brdq1n、brdq21、……、brdq2n:第二多個讀取資料位元 bwdq11、……、bwdq1n、bwdq21、……、bwdq2n:第二多個緩衝寫入資料位元 caa、cab:模組命令/位址 cdq:控制資料 ck、ick:內部時脈訊號 cka、ckb:模組時脈訊號 ckcon:時脈訊號控制訊號 csla1、……、cslak:第一行選擇訊號組 csla2、cslb2:訊號組 csla11、……、csla1j、cslak1、……、cslakj:第一行選擇訊號 cslb1、……、cslbk:第二行選擇訊號組 cslb11、……、cslb1j、cslbk1、……、cslbkj:第二行選擇訊號 CA:第一多個命令/位址位元 CAP:終端 CK:時脈訊號 CKP:時脈終端 COM:命令 COMP:監視終端 dq11、……、dq1n、dq21、……、dq2n:模組資料 tdq:第四多個資料位元 idq:第三多個資料位元 D2:第三多個資料位元/第四多個資料位元 D1、……、Dk、D11、……、D1j、D21、……、D2j、Dk1、……、Dkj、DATA:資料 DQ11至DQ1n:第二多個資料位元/第一通道資料 DQ21至DQ2n:第二多個資料位元/第二通道資料 DQ1P、DQ2P:第二多個資料終端 ECOM:外部命令 itdq:第五多個資料位元 mdata:監視資料 M11、……、M1n、M21、……、M2n:半導體記憶體裝置 MC11、MC12、……、MC1k:記憶胞組 PA1:同位位元 rd:第四多個讀取資料位元 rdata:接收資料 ren:讀取啟用訊號 RWC1:第一讀取/寫入控制訊號 RWC2:第二讀取/寫入控制訊號 sdq:一位元串列資料 sel1:第一選擇訊號 sel2:第二選擇訊號 START:起始資料 STOP:結束資料 tdq1、tdq2、……、tdq9:8位元資料 wd:第三多個寫入資料位元 wen:寫入啟用訊號 wla1、……、wlai:第一字元線選擇訊號 wlb1、……、wlbi:第二字元線選擇訊號
圖1為示出根據本發明概念的一些實例實施例的記憶體系統的組態的方塊圖。 圖2為示出根據本發明概念的一些實例實施例的控制單元的組態的圖式。 圖3為示出根據本發明概念的一些實例實施例的記憶體模組的組態的方塊圖。 圖4為示出根據本發明概念的一些實例實施例的緩衝器的組態的方塊圖。 圖5為示出根據本發明概念的一些實例實施例的介面單元的組態的方塊圖。 圖6為示出根據本發明概念的一些實例實施例的第二介面單元的組態的方塊圖。 圖7為示出根據本發明概念的一些實例實施例的儲存器的組態的方塊圖。 圖8及圖9為用於描述根據本發明概念的一些實例實施例的儲存器的操作的操作時序圖。 圖10示出根據本發明概念的一些實例實施例的記憶胞陣列及所儲存資料的結構。 圖11為示出根據本發明概念的一些實例實施例的處理單元的組態的方塊圖。 圖12示出根據本發明概念的一些實例實施例的自處理單元輸出的監視資料的格式。 圖13為示出根據本發明概念的一些實例實施例的記憶體模組的組態的方塊圖。
100:控制單元
200:記憶體模組
300:監視設備
1000:記憶體系統
CA:第一多個命令/位址位元
CAP:終端
CK:時脈訊號
CKP:時脈終端
COMP:監視終端
DQ11至DQ1n:第二多個資料位元/第一通道資料
DQ21至DQ2n:第二多個資料位元/第二通道資料
DQ1P、DQ2P:第二多個資料終端
mdata:監視資料

Claims (20)

  1. 一種記憶體模組，包括： 第一多個終端，包括多個命令/位址終端； 第二多個終端，包括多個資料終端； 至少一個監視終端； 緩衝器，經組態以接收及緩衝經由所述多個資料終端施加的第二多個資料位元以產生第二多個緩衝寫入資料位元，且經組態以接收及緩衝經由所述多個命令/位址終端施加的第一多個命令/位址位元以產生第一多個緩衝命令/位址位元，其中所述緩衝器更經組態以緩衝所述第二多個緩衝寫入資料位元及所述第一多個緩衝命令/位址位元以產生模組資料及模組命令/位址，其中所述緩衝器更經組態以儲存所述第二多個緩衝寫入資料位元的至少一部分，且其中所述緩衝器更經組態以經由所述至少一個監視終端將所儲存的第二多個緩衝寫入資料位元的所述至少一部分作為監視資料進行傳輸；以及 多個半導體記憶體裝置，經組態以回應於所述模組命令/位址而接收及儲存所述模組資料。
  2. 如請求項1所述的記憶體模組，其中所述緩衝器更經組態以儲存所述第一多個緩衝命令/位址位元的至少一部分，且其中所述緩衝器更經組態以經由所述至少一個監視終端將所儲存的第一多個緩衝命令/位址位元的至少一部分作為所述監視資料進行傳輸。
  3. 如請求項1所述的記憶體模組，其中所述緩衝器包括： 第一介面單元，經組態以緩衝所述第二多個資料位元及所述第一多個命令/位址位元以產生所述第二多個緩衝寫入資料位元及所述第一多個緩衝命令/位址位元； 第二介面單元，經組態以緩衝所述第二多個緩衝寫入資料位元及所述第一多個緩衝命令/位址位元以產生所述模組資料及所述模組命令/位址；以及 儲存及處理單元，經組態以儲存所述第二多個緩衝寫入資料位元的所述至少一部分，且將所述第二多個緩衝寫入資料位元的所儲存的至少一部分作為所述監視資料連續傳輸至所述至少一個監視終端。
  4. 如請求項3所述的記憶體模組，其中所述第一介面單元包括： 資料輸入緩衝器，經組態以緩衝所述第二多個資料位元以產生所述第二多個緩衝寫入資料位元； 命令/位址輸入緩衝器，經組態以緩衝所述第一多個命令/位址位元以產生所述第一多個緩衝命令/位址位元；以及 時脈訊號輸入緩衝器，經組態以緩衝時脈訊號以產生緩衝時脈訊號。
  5. 如請求項3所述的記憶體模組，其中所述第一介面單元更經組態以緩衝時脈訊號以產生緩衝時脈訊號，且 所述儲存及處理單元包括： 儲存器，經組態以回應於所述緩衝時脈訊號而儲存所述第二多個緩衝寫入資料位元的所述至少一部分且輸出所述第二多個緩衝寫入資料位元的所儲存的至少一部分；以及 處理單元，經組態以接收所述第二多個緩衝寫入資料位元的所儲存的至少一部分且將接收到的資料轉換為串列資料以產生所述監視資料。
  6. 如請求項5所述的記憶體模組，其中所述儲存器為包含第一埠及第二埠的雙埠記憶體，且其中所述雙埠記憶體經組態以使用先進先出方法儲存經由所述第一埠施加的所述第二多個緩衝寫入資料位元的所述至少一部分且經由所述第二埠輸出所述第二多個緩衝寫入資料位元的所儲存的至少一部分。
  7. 如請求項5所述的記憶體模組，其中所述儲存器更經組態以儲存所述第一多個緩衝命令/位址位元的所述至少一部分且輸出所述第一多個緩衝命令/位址位元的所儲存的至少一部分，且其中所述處理單元經組態以接收所述第一多個緩衝命令/位址位元的所儲存的至少一部分且將接收到的資料轉換為串列資料。
  8. 一種記憶體模組，包括： 第一多個終端，包括多個命令/位址終端； 第二多個終端，包括多個資料終端； 至少一個監視終端； 緩衝器，經組態以接收及緩衝經由所述多個資料終端施加的資料及經由所述多個命令/位址終端施加的命令/位址，其中所述緩衝器經組態以產生緩衝寫入資料及緩衝命令/位址，且其中所述緩衝器更經組態以緩衝所述緩衝寫入資料及所述緩衝命令/位址以產生模組資料及模組命令/位址；以及 儲存及處理單元，經組態以儲存所述緩衝寫入資料的至少一部分，且經組態以經由所述至少一個監視終端將所儲存的緩衝寫入資料作為監視資料進行傳輸；以及 多個半導體記憶體裝置，經組態以回應於所述模組命令/位址而接收及儲存所述模組資料。
  9. 如請求項8所述的記憶體模組，其中所述儲存及處理單元更經組態以儲存所述緩衝命令/位址的至少一部分，且經組態以將所儲存的緩衝命令/位址傳輸至所述至少一個監視終端。
  10. 如請求項8所述的記憶體模組，其中所述緩衝器包括： 第一介面單元，經組態以緩衝所述資料及所述命令/位址以產生緩衝資料及所述緩衝命令/位址；以及 第二介面單元，經組態以緩衝所述緩衝寫入資料及所述緩衝命令/位址以產生所述模組資料及所述模組命令/位址。
  11. 如請求項10所述的記憶體模組，其中所述第一介面單元包括： 資料輸入緩衝器，經組態以緩衝所述資料以產生所述緩衝寫入資料； 命令/位址輸入緩衝器，經組態以緩衝所述命令/位址以產生所述緩衝命令/位址；以及 時脈訊號輸入緩衝器，經組態以緩衝時脈訊號以產生緩衝時脈訊號。
  12. 如請求項10所述的記憶體模組，其中所述第一介面單元更經組態以緩衝時脈訊號以產生緩衝時脈訊號，且其中所述儲存及處理單元包括： 儲存器，經組態以回應於所述緩衝時脈訊號而儲存所述緩衝寫入資料的所述至少一部分且輸出緩衝寫入資料的所儲存的至少一部分；以及 處理單元，經組態以接收緩衝寫入資料的所儲存的至少一部分且將接收到的資料轉換為串列資料以產生所述監視資料。
  13. 如請求項12所述的記憶體模組，其中所述儲存器為包含第一埠及第二埠的雙埠記憶體，且 其中所述雙埠記憶體經組態以使用先進先出方法經由所述第一埠儲存所述緩衝寫入資料的所述至少一部分且經由所述第二埠輸出所述緩衝寫入資料的所儲存的至少一部分。
  14. 如請求項12所述的記憶體模組，其中所述處理單元為通用同步/異步傳輸器/接收器（USART）。
  15. 一種記憶體系統，包括： 控制單元，包括： 處理器，經組態以執行程式以產生內部命令、內部位址以及內部資料， 時脈訊號產生器，經組態以產生時脈訊號， 命令/位址產生器，經組態以回應於所述時脈訊號而接收所述內部命令及所述內部位址以產生第一多個命令/位址位元，以及 資料輸出單元，經組態以接收所述內部資料以產生第二多個資料位元；以及 記憶體模組，包括： 第一多個終端，包括多個命令/位址終端， 第二多個終端，包括多個資料終端， 至少一個監視終端， 緩衝器，經組態以接收及緩衝經由所述多個資料終端施加的所述第二多個資料位元及經由所述多個命令/位址終端施加的所述第一多個命令/位址位元以產生第二多個緩衝寫入資料位元及第一多個緩衝命令/位址位元，所述緩衝器更經組態以緩衝所述第二多個緩衝寫入資料位元及所述第一多個緩衝命令/位址位元以產生模組資料及模組命令/位址， 儲存及處理單元，經組態以儲存所述第二多個緩衝寫入資料位元的至少一部分，且經由所述至少一個監視終端將所述第二多個緩衝寫入資料位元的所儲存的至少一部分作為監視資料進行傳輸，以及 多個半導體記憶體裝置，經組態以回應於所述模組命令/位址而接收及儲存所述模組資料。
  16. 如請求項15所述的記憶體系統，其中所述緩衝器經組態以更儲存所述第一多個緩衝命令/位址位元的至少一部分，且經由所述至少一個監視終端將所述第一多個緩衝命令/位址位元的所儲存的至少一部分作為所述監視資料進行傳輸。
  17. 如請求項15所述的記憶體系統，其中所述緩衝器包括所述儲存及處理單元。
  18. 如請求項15所述的記憶體系統，其中所述緩衝器包括； 第一介面單元，經組態以緩衝所述第二多個資料位元及所述第一多個命令/位址位元以產生所述第二多個緩衝寫入資料位元及所述第一多個緩衝命令/位址位元；以及 第二介面單元，經組態以緩衝所述第二多個緩衝寫入資料位元及所述第一多個緩衝命令/位址位元以產生所述模組資料及所述模組命令/位址；以及 儲存及處理單元，經組態以儲存所述第二多個緩衝寫入資料位元的所述至少一部分，且經由所述至少一個監視終端將所述第二多個緩衝寫入資料位元的所儲存的至少一部分作為所述監視資料連續傳輸。
  19. 如請求項18所述的記憶體系統，其中所述第一介面單元更經組態以緩衝所述時脈訊號以產生緩衝時脈訊號，且其中所述儲存及處理單元包括： 儲存器，經組態以回應於所述緩衝時脈訊號而儲存所述第二多個緩衝寫入資料位元的所述至少一部分，以輸出所述第二多個緩衝寫入資料位元的所儲存的至少一部分；以及 處理單元，經組態以接收所述第二多個緩衝寫入資料位元的所儲存的至少一部分且將接收到的資料轉換為串列資料以產生所述監視資料。
  20. 如請求項19所述的記憶體系統，其中所述儲存器為包含第一埠及第二埠的雙埠記憶體，其中所述雙埠記憶體使用先進先出方法經由所述第一埠儲存所述第二多個緩衝寫入資料位元的所述至少一部分且經由所述第二埠輸出所述第二多個緩衝寫入資料位元的所儲存的至少一部分，且其中所述處理單元為通用同步/異步傳輸器/接收器（USART）。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220012019A (ko) * 2020-07-22 2022-02-03 삼성전자주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4451916A (en) * 1980-05-12 1984-05-29 Harris Corporation Repeatered, multi-channel fiber optic communication network having fault isolation system
US6987927B1 (en) * 1998-09-09 2006-01-17 Smartdisk Corporation Enhanced digital data collector for removable memory modules
WO2013028827A1 (en) * 2011-08-24 2013-02-28 Rambus Inc. Methods and systems for mapping a peripheral function onto a legacy memory interface
US9268719B2 (en) * 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US20200225878A1 (en) * 2011-08-05 2020-07-16 Rambus Inc. Memory buffers and modules supporting dynamic point-to-point connections

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL168944C (nl) 1969-05-26 Tektronix Inc Inrichting voor het weergeven van een periodiek optredend elektrisch signaal op het beeldscherm van een kathodestraaloscillograaf.
DE3871425D1 (de) * 1987-04-13 1992-07-02 Siemens Ag Integrierte schaltungsanordnung zur ueberwachung eines mitintegrierten oszillators.
JP2500740B2 (ja) 1993-04-06 1996-05-29 日本電気株式会社 デュアルポ―トメモリ
DE10023102A1 (de) 2000-05-11 2001-11-22 Infineon Technologies Ag Bidirektionale Datenschnittstelle und Verfahren zum Testen derselben
US6779075B2 (en) 2001-05-15 2004-08-17 Leadtek Research Inc. DDR and QDR converter and interface card, motherboard and memory module interface using the same
US7120557B2 (en) * 2003-04-25 2006-10-10 Lsi Logic Corporation Systems and methods for analyzing data of a SAS/SATA device
FR2864321B1 (fr) * 2003-12-23 2007-01-19 St Microelectronics Sa Memoire dynamique a acces aleatoire ou dram comportant au moins deux registres tampons et procede de commande d'une telle memoire
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7171508B2 (en) 2004-08-23 2007-01-30 Micron Technology, Inc. Dual port memory with asymmetric inputs and outputs, device, system and method
JP2010146654A (ja) * 2008-12-19 2010-07-01 Toshiba Corp メモリ装置
US9666263B2 (en) 2015-10-07 2017-05-30 Samsung Electronics Co., Ltd. DIMM SSD SoC DRAM byte lane skewing
US9502086B1 (en) 2015-11-23 2016-11-22 Keysight Technologies, Inc. Method and system for analyzing double data rate (DDR) random access memory (RAM) signals and displaying DDR RAM transactions
KR102611638B1 (ko) * 2016-09-27 2023-12-08 삼성전자주식회사 스토리지 장치의 동작 방법 및 스토리지 장치를 포함하는 데이터 저장 시스템
KR102618699B1 (ko) * 2016-09-28 2024-01-02 삼성전자주식회사 호스트에 의해 제어되는 스토리지 장치를 포함하는 컴퓨팅 시스템
KR20180062247A (ko) * 2016-11-30 2018-06-08 삼성전자주식회사 효율적인 버퍼 할당을 수행하는 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법
KR20190046491A (ko) * 2017-10-26 2019-05-07 삼성전자주식회사 반도체 메모리, 반도체 메모리를 포함하는 메모리 시스템, 그리고 반도체 메모리의 동작 방법
KR102599188B1 (ko) * 2018-11-09 2023-11-08 삼성전자주식회사 호스트 메모리를 사용하는 스토리지 장치 및 그것의 동작 방법
FR3103620B1 (fr) * 2019-11-21 2021-11-26 St Microelectronics Rousset Procédé d’écriture dans une mémoire volatile et circuit intégré correspondant
KR20220012019A (ko) * 2020-07-22 2022-02-03 삼성전자주식회사 메모리 모듈 및 이를 포함하는 메모리 시스템

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4451916A (en) * 1980-05-12 1984-05-29 Harris Corporation Repeatered, multi-channel fiber optic communication network having fault isolation system
US6987927B1 (en) * 1998-09-09 2006-01-17 Smartdisk Corporation Enhanced digital data collector for removable memory modules
US9268719B2 (en) * 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US20200225878A1 (en) * 2011-08-05 2020-07-16 Rambus Inc. Memory buffers and modules supporting dynamic point-to-point connections
WO2013028827A1 (en) * 2011-08-24 2013-02-28 Rambus Inc. Methods and systems for mapping a peripheral function onto a legacy memory interface

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