TW201839776A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置，包括：寫入讀取控制電路，用於回應於寫入指令而輸出被致能的寫入致能訊號以及測試模式訊號；以及錯誤校正電路，適用於回應於寫入致能訊號而執行確定輸入資料的錯誤資訊的計算操作、接著輸出包括錯誤資訊的內部同位訊號，以及回應於寫入致能訊號而透過延遲輸入資料來輸出內部資料。

Description

半導體裝置
本公開的實施例涉及一種對資料執行錯誤校正操作的半導體裝置。
近來，為了增大半導體裝置的工作速度，使用了DDR2或DDR3發訊號，其中在每個時脈週期內輸入/輸出4位元或8位元資料。在資料的輸入/輸出速度增大的情況下，在資料傳輸過程期間出現錯誤的概率增大。因此，額外要求用於保證資料傳輸的可靠性的單獨裝置和方法。
公開了一種在每次傳輸資料時產生能夠檢查錯誤出現的錯誤碼並將錯誤碼隨資料一起傳輸，從而確保資料傳輸的可靠性的方法。錯誤碼包括能夠檢測出現的錯誤的錯誤檢測碼（error detection code, EDC）以及能夠在錯誤已經出現時透過自身來校正錯誤的錯誤校正碼（error correction code, ECC）。
本申請要求2017年1月11日提交至韓國智慧財產權局的申請號為10-2017-0004431的韓國專利的優先權，其全部內容透過引用整體合併於此。
各種實施例針對一種透過將資料延遲執行錯誤校正操作所花費的時間來執行寫入操作和讀取操作的半導體裝置。
在一個實施例中，一種半導體裝置可以包括：寫入讀取控制電路，適用於回應於寫入指令而輸出被致能的寫入致能訊號以及測試模式訊號；以及錯誤校正電路，適用於執行回應於寫入致能訊號而確定輸入資料的錯誤資訊的計算操作接著輸出包括錯誤資訊的內部同位訊號，以及回應於寫入致能訊號而透過延遲輸入資料來輸出內部資料。
在一個實施例中，一種半導體裝置可以包括：寫入讀取控制電路，適用於輸出分別回應於寫入指令和讀取指令而致能的寫入致能訊號和讀取致能訊號以及輸出測試模式訊號；以及錯誤校正電路，適用於回應於寫入致能訊號而執行確定輸入資料的錯誤資訊的第一計算操作接著輸出包括錯誤資訊的內部同位訊號，回應於寫入致能訊號而透過延遲輸入資料來輸出內部資料，以及回應於讀取致能訊號而執行提取用於基於內部同位訊號來校正內部資料的錯誤的錯誤校正資訊的第二計算操作，接著透過延遲內部資料來輸出輸出資料。
根據實施例，透過將資料延遲執行錯誤校正操作所花費的時間，可以提供這樣的好處：可以確保寫入操作和讀取操作中資料的有效視窗。
此外，根據實施例，透過將資料延遲執行錯誤校正操作所花費的時間，可以提供這樣的好處：可以確保用於執行寫入操作和讀取操作的選通訊號和資料的界限。
在下文中，將透過實施例的各種示例並參照所附圖式描述半導體裝置。
如圖1中所示，根據一個實施例的半導體裝置可以包括指令解碼器10、位址解碼器20、寫入讀取控制電路30、錯誤校正電路40和記憶體電路50。
指令解碼器10可以將指令CMD＜1:M＞解碼，並產生寫入指令WT和讀取指令RD。指令CMD＜1:M＞可以被設置為從控制半導體裝置的控制器或測試設備輸入的訊號。指令CMD＜1:M＞可以經由傳輸位址、指令和資料中的至少一種的線路來傳輸。指令CMD＜1:M＞的位元數M可以被設置為自然數，且根據實施例而設置成各種位元數。寫入指令WT可以被設置為用於進入寫入操作的指令。讀取指令RD可以被設置為用於進入讀取操作的指令。雖然指令解碼器10被實施成產生寫入指令WT和讀取指令RD，但是指令解碼器10可以根據實施例而被實施成產生用於進入各種操作的各種指令。
位址解碼器20可以將位址ADD＜1:N＞解碼，並產生內部位址IADD＜1:J＞。位址ADD＜1:N＞可以被設置為從外部輸入的訊號。位址ADD＜1:N＞可以經由傳輸位址、指令和資料中的至少一種的線路來傳輸。位址ADD＜1:N＞的位元數N可以設置為自然數，且可以根據實施例而被設置成各種位元數。內部位址IADD＜1:J＞的位元數J可以被設置為自然數，且可以根據實施例而被設置為各種位元數。內部位址IADD＜1:J＞的一些位元可以被設置為用於選擇記憶體電路50中包括的第一儲存單元51至第八儲存單元58的位址。內部位址IADD＜1:J＞的一些位元可以被設置為用於選擇第一儲存單元51至第八儲存單元58中包括的記憶體單元的位址。
寫入讀取控制電路30可以產生回應於寫入指令WT而被致能的寫入致能訊號WTEN。寫入讀取控制電路30可以產生包括回應於寫入指令WT而產生的脈衝的寫入致能訊號WTEN。寫入讀取控制電路30可以產生回應於讀取指令RD而被致能的讀取致能訊號RDEN。寫入讀取控制電路30可以產生包括回應於讀取指令RD而產生的脈衝的讀取致能訊號RDEN。寫入讀取控制電路30可以回應於寫入指令WT或讀取指令RD而產生測試模式訊號TM＜1:3＞。測試模式訊號TM＜1:3＞可以為包括下面要描述的第一計算操作和第二計算操作的時間資訊的訊號。第一計算操作可以為用於在寫入操作中透過錯誤校正電路40來確定輸入資料DIN＜1:K＞的錯誤資訊的操作。第二計算操作可以為用於在讀取操作中透過錯誤校正電路40來校正內部資料ID＜1:K＞的錯誤的操作。
錯誤校正電路40可以回應於寫入致能訊號WTEN而執行確定輸入資料DIN＜1:K＞的錯誤資訊的第一計算操作，接著輸出包括錯誤資訊的內部同位訊號IP＜1:L＞。錯誤校正電路40可以回應於寫入致能訊號WTEN而將內部同位訊號IP＜1:L＞輸出至輸入/輸出線GIO。錯誤校正電路40可以回應於寫入致能訊號WTEN而將輸入資料DIN＜1:K＞延遲根據測試模式訊號TM＜1:3＞的組合而設置的延遲量，並輸出內部資料ID＜1:K＞。錯誤校正電路40可以回應於寫入致能訊號WTEN而將內部資料ID＜1:K＞輸出至輸入/輸出線GIO。
錯誤校正電路40可以回應於讀取致能訊號RDEN而執行校正內部資料ID＜1:K＞的錯誤的第二計算操作，接著將內部資料ID＜1:K＞延遲並輸出輸出資料DOUT＜1:K＞。錯誤校正電路40可以回應於讀取致能訊號RDEN而根據載入在輸入/輸出線GIO上的內部同位訊號IP＜1:L＞來校正內部資料ID＜1:K＞的錯誤，接著輸出輸出資料DOUT＜1:K＞。錯誤校正電路40可以回應於讀取致能訊號RDEN而將內部資料ID＜1:K＞延遲根據測試模式訊號TM＜1:3＞的組合而設置的延遲量，並輸出輸出資料DOUT＜1:K＞。
測試模式訊號TM＜1＞被致能的情況下的延遲量可以被設置為最小延遲量。測試模式訊號TM＜2＞被致能的情況下的延遲量可以被設置為比測試模式訊號TM＜1＞被致能的情況下的延遲量大的延遲量。測試模式訊號TM＜3＞被致能的情況下的延遲量可以被設置為比測試模式訊號TM＜2＞被致能的情況下的延遲量大的延遲量。
雖然輸入/輸出線GIO被繪示為一條線，但是輸入/輸出線GIO可以被實施成包括多條輸入/輸出線。內部同位訊號IP＜1:L＞的位元數L可以根據實施例而被多樣地設置以包括輸入資料DIN＜1:K＞的錯誤資訊。輸入資料DIN＜1:K＞和內部資料ID＜1:K＞的位元數K可以根據實施例而被多樣地設置。測試模式訊號TM＜1:3＞的位元數可以根據實施例而被多樣地設置。
記憶體電路50可以包括第一儲存單元51至第八儲存單元58以及同位儲存電路59。回應於寫入指令WT，記憶體電路50可以將載入在輸入/輸出線GIO上的內部資料ID＜1:K＞儲存在根據內部位址IADD＜1:J＞的組合而選擇的第一儲存單元51至第八儲存單元58中。回應於讀取指令RD，記憶體電路50可以將儲存在根據內部位址IADD＜1:J＞的組合而選擇的第一儲存單元51至第八儲存單元58中的內部資料ID＜1:K＞輸出至輸入/輸出線GIO。記憶體電路50可以回應於寫入指令WT而將載入在輸入/輸出線GIO上的內部同位訊號IP＜1:L＞儲存在同位儲存電路59中。記憶體電路50可以回應於讀取指令RD而將儲存在同位儲存電路59中的內部同位訊號IP＜1:L＞輸出至輸入/輸出線GIO。
參見圖2，寫入讀取控制電路30可以包括寫入致能訊號產生電路31、讀取致能訊號產生電路32和模式暫存器組33。
寫入致能訊號產生電路31可以產生回應於寫入指令WT而被致能的寫入致能訊號WTEN。寫入致能訊號產生電路31可以產生包括回應於寫入指令WT而產生的脈衝的寫入致能訊號WTEN。
讀取致能訊號產生電路32可以產生回應於讀取指令RD而被致能的讀取致能訊號RDEN。讀取致能訊號產生電路32可以產生包括回應於讀取指令RD而產生的脈衝的讀取致能訊號RDEN。
模式暫存器組33可以回應於寫入指令WT或讀取指令RD而輸出測試模式訊號TM＜1:3＞。模式暫存器組33可以回應於寫入指令WT而輸出包括第一計算操作的時間資訊的測試模式訊號TM＜1:3＞。模式暫存器組33可以回應於讀取指令RD而輸出包括第二計算操作的時間資訊的測試模式訊號TM＜1:3＞。模式暫存器組33可以被實施成包括多個暫存器的常規模式暫存器組（MRS）以控制半導體裝置的操作。
參見圖3，錯誤校正電路40可以包括寫入錯誤校正電路41和讀取錯誤校正電路42。
寫入錯誤校正電路41可以包括寫入延遲電路411、第一寫入中繼器412、同位產生電路413、第二寫入中繼器414和寫入驅動器415。
寫入延遲電路411可以包括第一延遲電路4111和第二延遲電路4112。第一延遲電路4111可以將寫入致能訊號WTEN延遲第一延遲量，並產生第一寫入延遲訊號WDS＜1＞。第二延遲電路4112可以根據測試模式訊號TM＜1:3＞而被設置成第二延遲量。第二延遲電路4112可以將寫入致能訊號WTEN延遲第二延遲量，並產生第二寫入延遲訊號WDS＜2＞。第二延遲量可以被設置成與上述第一計算操作一樣的時間。
第一寫入中繼器412可以回應於第一寫入延遲訊號WDS＜1＞而將輸入資料DIN＜1:K＞輸出作為第一寫入資料WD1＜1:K＞。第一寫入中繼器412可以在第一寫入延遲訊號WDS＜1＞被致能的時間點處回應於輸入資料DIN＜1:K＞而驅動第一寫入資料WD1＜1:K＞。
同位產生電路413可以對第一寫入資料WD1＜1:K＞執行確定錯誤資訊的第一計算操作，接著輸出同位訊號PRT＜1:L＞。同位訊號PRT＜1:L＞可以透過採用錯誤校正碼（ECC）方案來產生。
第二寫入中繼器414可以回應於第二寫入延遲訊號WDS＜2＞而將輸入資料DIN＜1:K＞輸出作為第二寫入資料WD2＜1:K＞。第二寫入中繼器414可以在第二寫入延遲訊號WDS＜2＞被致能的時間點處回應於輸入資料DIN＜1:K＞而驅動第二寫入資料WD2＜1:K＞。
寫入驅動器415可以回應於寫入選通訊號BWEN而輸出同位訊號PRT＜1:L＞作為內部同位訊號IP＜1:L＞。寫入驅動器415可以將內部同位訊號IP＜1:L＞輸出至輸入/輸出線GIO。寫入驅動器415可以回應於寫入選通訊號BWEN而輸出第二寫入資料WD2＜1:K＞作為內部資料ID＜1:K＞。寫入驅動器415可以將內部資料ID＜1:K＞輸出至輸入/輸出線GIO。寫入選通訊號BWEN可以被設置為用於透過在寫入操作中驅動寫入驅動器415來輸出內部資料ID＜1:K＞的訊號。
如上所述，寫入錯誤校正電路41可以回應於寫入致能訊號WTEN和測試模式訊號TM＜1:3＞而執行第一計算操作，接著輸出內部同位訊號IP＜1:L＞和內部資料ID＜1:K＞。寫入錯誤校正電路41可以將透過根據寫入致能訊號WTEN和測試模式訊號TM＜1:3＞延遲輸入資料DIN＜1:K＞而產生的內部資料ID＜1:K＞輸出至輸入/輸出線GIO。寫入錯誤校正電路41可以將包括輸入資料DIN＜1:K＞的錯誤資訊的內部同位訊號IP＜1:L＞輸出至輸入/輸出線GIO。
讀取錯誤校正電路42可以包括讀取延遲電路421、第一讀取中繼器422、校驗子（syndrome）產生電路423、資料校正電路424、第二讀取中繼器425和讀取驅動器426。
讀取延遲電路421可以包括第三延遲電路4211和第四延遲電路4212。第三延遲電路4211可以將讀取致能訊號RDEN延遲第三延遲量，並產生第一讀取延遲訊號RDS＜1＞。第四延遲電路4212可以根據測試模式訊號TM＜1:3＞而設置成第四延遲量。第四延遲電路4212可以將讀取致能訊號RDEN延遲第四延遲量，並產生第二讀取延遲訊號RDS＜2＞。第四延遲量可以設置成與上述的第二計算操作相同的時間。
第一讀取中繼器422可以回應於第一讀取延遲訊號RDS＜1＞而輸出內部資料ID＜1:K＞作為第一讀取資料RD1＜1:K＞。第一讀取中繼器422可以在第一讀取延遲訊號RDS＜1＞被致能的時間點處回應於內部資料ID＜1:K＞而驅動第一讀取資料RD1＜1:K＞。
校驗子產生電路423可以根據內部同位訊號IP＜1:L＞對第一讀取資料RD1＜1:K＞執行用於確定錯誤校正資訊的第二計算操作，接著輸出校驗子SYD。雖然校驗子SYD被繪示成一個訊號，但是校驗子SYD可以被產生成包括用於校正第一讀取資料RD1＜1:K＞的錯誤的資訊的多個位元。校驗子SYD可以透過採用錯誤校正碼（ECC）方案來產生。
資料校正電路424可以回應於校驗子SYD而校正內部資料ID＜1:K＞的錯誤，並輸出經校正的資料CD＜1:K＞。資料校正電路424可以根據校驗子SYD而透過將內部資料ID＜1:K＞的已經出現錯誤的位元反相而輸出經校正的資料CD＜1:K＞。
第二讀取中繼器425可以回應於第二讀取延遲訊號RDS＜2＞而輸出經校正的資料CD＜1:K＞作為第二讀取資料RD2＜1:K＞。第二讀取中繼器425可以在第二讀取延遲訊號RDS＜2＞被致能的時間點處回應於經校正的資料CD＜1:K＞而驅動第二讀取資料RD2＜1:K＞。
讀取驅動器426可以回應於讀取選通訊號GIOSTP而輸出第二讀取資料RD2＜1:K＞作為輸出資料DOUT＜1:K＞。讀取選通訊號GIOSTP可以被設置為用於在讀取操作中透過驅動讀取驅動器426來輸出輸出資料DOUT＜1:K＞的訊號。
參見圖4，第一寫入中繼器412可以包括第一邏輯電路4121和第一驅動電路4122。
第一邏輯電路4121可以透過反相器IV41、反及閘NAND41和反或閘NOR41來實施。第一邏輯電路4121可以回應於第一寫入延遲訊號WDS＜1＞而根據輸入資料DIN＜1:K＞的邏輯位準來產生第一寫入上拉訊號WPU1和第一寫入下拉訊號WPD1。第一邏輯電路4121可以產生第一寫入上拉訊號WPU1，在第一寫入延遲訊號WDS＜1＞以邏輯高位準輸入的時間點處，輸入資料DIN＜1:K＞的邏輯位準為邏輯高位準的情況下，第一寫入上拉訊號WPU1被致能為邏輯低位準。第一邏輯電路4121可以產生第一寫入下拉訊號WPD1，在第一寫入延遲訊號WDS＜1＞以邏輯高位準輸入的時間點處，輸入資料DIN＜1:K＞的邏輯位準為邏輯低位準的情況下，第一寫入下拉訊號WPD1被致能為邏輯高位準。
第一驅動電路4122可以透過耦接在電源電壓VDD與節點nd41之間的PMOS電晶體P41和耦接在節點nd41與接地電壓VSS之間的NMOS電晶體N41來實施。在第一寫入上拉訊號WPU1被致能為邏輯低位準的情況下，第一驅動電路4122可以上拉驅動節點nd41，並產生邏輯高位準的第一寫入資料WD1＜1:K＞。在第一寫入下拉訊號WPD1被致能為邏輯高位準的情況下，第一驅動電路4122可以下拉驅動節點nd41，並產生邏輯低位準的第一寫入資料WD1＜1:K＞。
雖然圖4中所示的第一寫入中繼器412被繪示成一個電路，但是第一寫入中繼器412可以透過與輸入資料DIN＜1:K＞和第一寫入資料WD1＜1:K＞的位元數相對應的K個電路來實施。
參見圖5，第二寫入中繼器414可以包括第二邏輯電路4141和第二驅動電路4142。
第二邏輯電路4141可以透過反相器IV42、反及閘NAND42和反或閘NOR42來實施。第二邏輯電路4141可以回應於第二寫入延遲訊號WDS＜2＞而根據輸入資料DIN＜1:K＞的邏輯位準來產生第二寫入上拉訊號WPU2和第二寫入下拉訊號WPD2。第二邏輯電路4141可以產生第二寫入上拉訊號WPU2，在第二寫入延遲訊號WDS＜2＞以邏輯高位準輸入的時間點處，輸入資料DIN＜1:K＞的邏輯位準為邏輯高位準的情況下，第二寫入上拉訊號WPU2被致能為邏輯低位準。第二邏輯電路4141可以產生第二寫入下拉訊號WPD2，在第二寫入延遲訊號WDS＜2＞以邏輯高位準輸入的時間點處，輸入資料DIN＜1:K＞的邏輯位準為邏輯低位準的情況下，第二寫入下拉訊號WPD2被致能為邏輯高位準。
第二驅動電路4142可以透過耦接在電源電壓VDD與節點nd42之間的PMOS電晶體P42和耦接在節點nd42與接地電壓VSS之間的NMOS電晶體N42來實施。在第二寫入上拉訊號WPU2被致能為邏輯低位準的情況下，第二驅動電路4142可以上拉驅動節點nd42，並產生邏輯高位準的第二寫入資料WD2＜1:K＞。在第二寫入下拉訊號WPD2被致能為邏輯高位準的情況下，第二驅動電路4142可以下拉驅動節點nd42，並產生邏輯低位準的第二寫入資料WD2＜1:K＞。
雖然圖5中所示的第二寫入中繼器414被繪示成一個電路，但是第二寫入中繼器414可以透過與輸入資料DIN＜1:K＞和第二寫入資料WD2＜1:K＞的位元數相對應的K個電路來實施。
參見圖6，第一讀取中繼器422可以包括第三邏輯電路4221和第三驅動電路4222。
第三邏輯電路4221可以透過反相器IV43、反及閘NAND43和反或閘NOR43來實施。第三邏輯電路4221可以回應於第一讀取延遲訊號RDS＜1＞而根據內部資料ID＜1:K＞的邏輯位準來產生第一讀取上拉訊號RPU1和第一讀取下拉訊號RPD1。第三邏輯電路4221可以產生第一讀取上拉訊號RPU1，在第一讀取延遲訊號RDS＜1＞以邏輯高位準輸入的時間點處，內部資料ID＜1:K＞的邏輯位準為邏輯高位準的情況下，第一讀取上拉訊號RPU1被致能為邏輯低位準。第三邏輯電路4221可以產生第一讀取下拉訊號RPD1，在第一讀取延遲訊號RDS＜1＞以邏輯高位準輸入的時間點處，內部資料ID＜1:K＞的邏輯位準為邏輯低位準的情況下，第一讀取下拉訊號RPD1被致能為邏輯高位準。
第三驅動電路4222可以透過耦接在電源電壓VDD與節點nd43之間的PMOS電晶體P43和耦接在節點nd43與接地電壓VSS之間的NMOS電晶體N43來實施。在第一讀取上拉訊號RPU1被致能為邏輯低位準的情況下，第三驅動電路4222可以上拉驅動節點nd43，並產生邏輯高位準的第一讀取資料RD1＜1:K＞。在第一讀取下拉訊號RPD1被致能為邏輯高位準的情況下，第三驅動電路4222可以下拉驅動節點nd43，並產生邏輯低位準的第一讀取資料RD1＜1:K＞。
雖然圖6中所示的第一讀取中繼器422被繪示成一個電路，但是第一讀取中繼器422可以透過與內部資料ID＜1:K＞和第一讀取資料RD1＜1:K＞的位元數相對應的K個電路來實施。
參見圖7，第二讀取中繼器425可以包括第四邏輯電路4251和第四驅動電路4252。
第四邏輯電路4251可以透過反相器IV44、反及閘NAND44和反或閘NOR44來實施。第四邏輯電路4251可以回應於第二讀取延遲訊號RDS＜2＞而根據經校正的資料CD＜1:K＞的邏輯位準來產生第二讀取上拉訊號RPU2和第二讀取下拉訊號RPD2。第四邏輯電路4251可以產生第二讀取上拉訊號RPU2，在第二讀取延遲訊號RDS＜2＞以邏輯高位準輸入的時間點處，經校正的資料CD＜1:K＞的邏輯位準為邏輯高位準的情況下，第二讀取上拉訊號RPU2被致能為邏輯低位準。第四邏輯電路4251可以產生第二讀取下拉訊號RPD2，在第二讀取延遲訊號RDS＜2＞以邏輯高位準輸入的時間點處，經校正的資料CD＜1:K＞的邏輯位準為邏輯低位準的情況下，第二讀取下拉訊號RPD2被致能為邏輯高位準。
第四驅動電路4252可以透過耦接在電源電壓VDD與節點nd44之間的PMOS電晶體P44和耦接在節點nd44與接地電壓VSS之間的NMOS電晶體N44來實施。在第二讀取上拉訊號RPU2被致能為邏輯低位準的情況下，第四驅動電路4252可以上拉驅動節點nd44，並產生邏輯高位準的第二讀取資料RD2＜1:K＞。在第二讀取下拉訊號RPD2被致能為邏輯高位準的情況下，第四驅動電路4252可以下拉驅動節點nd44，並產生邏輯低位準的第二讀取資料RD2＜1:K＞。
雖然圖7中所示的第二讀取中繼器425被繪示成一個電路，但是第二讀取中繼器425可以透過與經校正的資料CD＜1:K＞和第二讀取數據RD2＜1:K＞的位元數相對應的K個電路來實施。
將透過示例化對第一儲存單元51的寫入操作來參照圖8描述根據實施例的半導體裝置的寫入操作。
指令解碼器10將指令CMD＜1:M＞解碼，並產生寫入指令WT。
位址解碼器20將位址ADD＜1:N＞解碼，並產生用於選擇第一儲存單元51的內部位址IADD＜1:J＞。
在時間點T1處，輸入資料DIN＜1:K＞輸入。輸入資料DIN＜1:K＞可以按照tCCD（CAS到CAS延時）的週期來輸入，而tCCD意思是各個連續寫入操作的起點之間的間隔。圖8中所示的tCCD被設置為從時間點T1到時間點T5。
在時間點T2處，寫入讀取控制電路30的寫入致能訊號產生電路31產生包括回應於寫入指令WT而產生的脈衝的寫入致能訊號WTEN。模式暫存器組33回應於寫入指令WT而輸出測試模式訊號TM＜1:3＞。
寫入錯誤校正電路41的寫入延遲電路411將寫入致能訊號WTEN延遲第一延遲量，並產生第一寫入延遲訊號WDS＜1＞。
第一寫入中繼器412回應於第一寫入延遲訊號WDS＜1＞而將輸入資料DIN＜1:K＞輸出作為第一寫入資料WD1＜1:K＞。
在時間點T3處，同位產生電路413對第一寫入資料WD1＜1:K＞執行確定錯誤資訊的第一計算操作，接著輸出同位訊號PRT＜1:L＞。從時間點T3到時間點T6，同位訊號PRT＜1:L＞產生，而從時間點T3到時間點T6的時段A被設置成與tCCD相同的時段。
寫入延遲電路411將寫入致能訊號WTEN延遲根據測試模式訊號TM＜1:3＞而設置的第二延遲量，並產生第二寫入延遲訊號WDS＜2＞。
第二寫入中繼器414回應於第二寫入延遲訊號WDS＜2＞而將輸入資料DIN＜1:K＞輸出作為第二寫入資料WD2＜1:K＞。從時間點T3到時間點T6，第二寫入資料WD2＜1:K＞產生，而從時間點T3到時間點T6的時段A被設置成與tCCD相同的時段。
在時間點T4處，寫入驅動器415同步於寫入選通訊號BWEN而輸出同位訊號PRT＜1:L＞作為內部同位訊號IP＜1:L＞。寫入驅動器415將內部同位訊號IP＜1:L＞輸出至輸入/輸出線GIO。寫入驅動器415輸出第二寫入資料WD2＜1:K＞作為內部資料ID＜1:K＞。寫入驅動器415將內部資料ID＜1:K＞輸出至輸入/輸出線GIO。寫入選通訊號BWEN按照連續的寫入操作中的tCCD的週期來輸入。
在從時間點T3到時間點T6的時段A（其為第二寫入資料WD2＜1:K＞和同位訊號PRT＜1:L＞的有效視窗）期間，無論寫入選通訊號BWEN在哪個時間點輸入，都可以正確地產生內部資料ID＜1:K＞和內部同位訊號IP＜1:L＞，從而確保用於執行寫入操作的寫入選通訊號和輸入資料的界限。
記憶體電路50的第一儲存單元51回應於寫入指令WT而將載入在輸入/輸出線GIO上的內部資料ID＜1:K＞儲存在由內部位址IADD＜1:J＞選擇的記憶體單元中。同位儲存電路59回應於寫入指令WT而儲存載入在輸入/輸出線GIO上的內部同位訊號IP＜1:L＞。
從以上描述明顯的是，在根據實施例的半導體裝置中，透過在寫入操作中將輸入資料延遲執行錯誤校正操作所花費的時段，可以確保輸入資料的有效視窗。此外，在根據實施例的半導體裝置中，透過將輸入資料延遲執行錯誤校正操作所花費的時段，可以確保用於執行寫入操作的寫入選通訊號和輸入資料的界限。
將透過示例化對第一儲存單元51的讀取操作來參照圖9描述根據實施例的半導體裝置的讀取操作。
指令解碼器10將指令CMD＜1:M＞解碼，並產生讀取指令RD。
位址解碼器20將位址ADD＜1:N＞解碼，並產生用於選擇第一儲存單元51的內部位址IADD＜1:J＞。
在時間點T11處，第一儲存單元51回應於讀取指令RD而將儲存在由內部位址IADD＜1:J＞選擇的記憶體單元中的內部資料ID＜1:K＞輸出。第一儲存單元51將內部資料ID＜1:K＞輸出至輸入/輸出線GIO。同位儲存電路59回應於讀取指令RD而將儲存在其中的內部同位訊號IP＜1:L＞輸出至輸入/輸出線GIO。內部資料ID＜1:K＞可以按照tCCD（CAS到CAS延時）的週期來輸出，而tCCD意思是各個連續的讀取操作的起始之間的間隔。圖9中所示的tCCD被設置成從時間點T11到時間點T15。
在時間點T12處，寫入讀取控制電路30的讀取致能訊號產生電路32產生包括回應於讀取指令RD而產生的脈衝的讀取致能訊號RDEN。模式暫存器組33回應於讀取指令RD而輸出測試模式訊號TM＜1:3＞。
讀取錯誤校正電路42的讀取延遲電路421將讀取致能訊號RDEN延遲第三延遲量，並產生第一讀取延遲訊號RDS＜1＞。
第一讀取中繼器422回應於第一讀取延遲訊號RDS＜1＞而輸出內部資料ID＜1:K＞作為第一讀取資料RD1＜1:K＞。
在時間點T13處，校驗子產生電路423基於內部同位訊號IP＜1:L＞而對第一讀取資料RD1＜1:K＞執行提取錯誤校正資訊的第二計算操作，接著輸出校驗子SYD。
資料校正電路424回應於校驗子SYD而校正內部資料ID＜1:K＞的錯誤，並輸出經校正的資料CD＜1:K＞。
第二讀取中繼器425回應於第二讀取延遲訊號RDS＜2＞而輸出經校正的資料CD＜1:K＞作為第二讀取資料RD2＜1:K＞。
從時間點T13到時間點T16，產生經校正的資料CD＜1:K＞和第二讀取數據RD2＜1:K＞，而從時間點T13到時間點T16的時段B被設置成與tCCD相同的時段。
在時間點T14處，讀取驅動器426回應於讀取選通訊號GIOSTP而輸出第二讀取資料RD2＜1:K＞作為輸出資料DOUT＜1:K＞。
讀取選通訊號GIOSTP按照連續讀取操作中的tCCD的週期來輸入。
在從時間點T13到時間點T16的時段B（其為第二讀取數據RD2＜1:K＞的有效視窗）期間，無論讀取選通訊號GIOSTP在哪個時間點輸入，都可以產生輸出資料DOUT＜1:K＞，從而確保用於執行讀取操作的讀取選通訊號和內部資料的界限。
從以上描述明顯的是，在根據實施例的半導體裝置中，透過在讀取操作中將內部資料延遲執行錯誤校正操作所花費的時段，可以確保內部資料的有效視窗。此外，在根據實施例的半導體裝置中，透過將內部資料延遲執行錯誤校正操作所花費的時段，可以確保用於執行讀取操作的讀取選通訊號和內部資料的界限。
參見圖10，根據一個實施例的半導體系統可以包括第一半導體裝置100和第二半導體裝置200。
第一半導體裝置100可以產生寫入指令WT和讀取指令RD。第一半導體裝置100可以輸出輸入資料DIN＜1:K＞。第一半導體裝置100可以接收輸出資料DOUT＜1:K＞。寫入指令WT可以被設置成用於進入寫入操作的指令。讀取指令RD可以被設置成用於進入讀取操作的指令。第一半導體裝置100可以包括圖1中所示的指令解碼器10和位址解碼器20。
第二半導體裝置200可以包括寫入讀取控制電路210、錯誤校正電路220和多個記憶體電路230至250。
寫入讀取控制電路210可以產生回應於寫入指令WT而被致能的寫入致能訊號WTEN。寫入讀取控制電路210可以產生包括回應於寫入指令WT而產生的脈衝的寫入致能訊號WTEN。寫入讀取控制電路210可以產生回應於讀取指令RD而被致能的讀取致能訊號RDEN。寫入讀取控制電路210可以產生包括回應於讀取指令RD而產生的脈衝的讀取致能訊號RDEN。寫入讀取控制電路210可以回應於寫入指令WT或讀取指令RD而產生測試模式訊號TM＜1:3＞。寫入讀取控制電路210可以透過圖1中所示的寫入讀取控制電路30來實施。
錯誤校正電路220可以回應於寫入致能訊號WTEN而對輸入資料DIN＜1:K＞執行確定錯誤資訊的第一計算操作，接著輸出包括錯誤資訊的內部同位訊號IP＜1:L＞。錯誤校正電路220可以回應於寫入致能訊號WTEN而將內部同位訊號IP＜1:L＞輸出至輸入/輸出線GIO。錯誤校正電路220可以回應於寫入致能訊號WTEN而將輸入資料DIN＜1:K＞延遲根據測試模式訊號TM＜1:3＞的組合而設置的延遲量，並輸出內部資料ID＜1:K＞。錯誤校正電路220可以回應於寫入致能訊號WTEN而將內部資料ID＜1:K＞輸出至輸入/輸出線GIO。
錯誤校正電路220可以回應於讀取致能訊號RDEN而執行校正內部資料ID＜1:K＞的錯誤的第二計算操作，接著將內部資料ID＜1:K＞延遲並輸出輸出資料DOUT＜1:K＞。錯誤校正電路220可以回應於讀取致能訊號RDEN而根據載入在輸入/輸出線GIO上的內部同位訊號IP＜1:L＞來校正內部資料ID＜1:K＞的錯誤，接著輸出輸出資料DOUT＜1:K＞。錯誤校正電路220可以回應於讀取致能訊號RDEN而將內部資料ID＜1:K＞延遲根據測試模式訊號TM＜1:3＞的組合而設置的延遲量，並輸出輸出資料DOUT＜1:K＞。錯誤校正電路220可以透過圖1中所示的錯誤校正電路40來實施。
第一記憶體電路230可以回應於寫入指令WT而根據內部位址IADD＜1:J＞的組合來將載入在輸入/輸出線GIO上的內部資料ID＜1:K＞儲存作為第一內部資料ID1＜1:K＞。第一記憶體電路230可以回應於讀取指令RD而根據內部位址IADD＜1:J＞的組合來將儲存的第一內部資料ID1＜1:K＞輸出至輸入/輸出線GIO。第一記憶體電路230可以回應於寫入指令WT而將載入在輸入/輸出線GIO上的內部同位訊號IP＜1:L＞儲存作為第一內部同位訊號IP1＜1:L＞。第一記憶體電路230可以回應於讀取指令RD而將儲存的第一內部同位訊號IP1＜1:L＞輸出至輸入/輸出線GIO。
第二記憶體電路240可以回應於寫入指令WT而根據內部位址IADD＜1:J＞的組合來將載入在輸入/輸出線GIO上的內部資料ID＜1:K＞儲存作為第二內部資料ID2＜1:K＞。第二記憶體電路240可以回應於讀取指令RD而根據內部位址IADD＜1:J＞的組合來將儲存的第二內部資料ID2＜1:K＞輸出至輸入/輸出線GIO。第二記憶體電路240可以回應於寫入指令WT而將載入在輸入/輸出線GIO上的內部同位訊號IP＜1:L＞儲存作為第二內部同位訊號IP2＜1:L＞。第二記憶體電路240可以回應於讀取指令RD而將儲存的第二內部同位訊號IP2＜1:L＞輸出至輸入/輸出線GIO。
第N記憶體電路250可以回應於寫入指令WT而根據內部位址IADD＜1:J＞的組合來將載入在輸入/輸出線GIO上的內部資料ID＜1:K＞儲存作為第N內部資料IDN＜1:K＞。第N記憶體電路250可以回應於讀取指令RD而根據內部位址IADD＜1:J＞的組合來將儲存的第N內部資料IDN＜1:K＞輸出至輸入/輸出線GIO。第N記憶體電路250可以回應於寫入指令WT而儲存載入在輸入/輸出線GIO上的內部同位訊號IP＜1:L＞作為第N內部同位訊號IPN＜1:L＞。第N記憶體電路250可以回應於讀取指令RD而將儲存的第N內部同位訊號IPN＜1:L＞輸出至輸入/輸出線GIO。
第一記憶體電路230到第N記憶體電路250中的每個可以透過圖1中所示的記憶體電路50來實施。此外，第二半導體裝置200中包括的第一記憶體電路230至第N記憶體電路250的數量可以根據實施例被多樣地設置。
圖10中所示的半導體系統可以根據實施例而被實施成半導體模組。
以上參照圖1至圖10而描述的半導體裝置和半導體系統可以適用於包括記憶系統、圖形系統、計算系統或移動系統的電子系統。例如，參見圖11，根據一個實施例的電子系統1000可以包括資料儲存器1001、記憶體控制器1002、緩衝記憶體1003和輸入/輸出介面1004。
根據來自記憶體控制器1002的控制訊號，資料儲存器1001儲存從記憶體控制器1002施加的資料，以及讀出儲存的資料並將讀出的資料輸出至記憶體控制器1002。資料儲存器1001可以包括圖1中所示的半導體裝置或圖10中所示的第二半導體裝置200。資料儲存器1001可以包括即使電源被中斷仍能夠不丟失資料且持續儲存資料的非揮發性記憶體。非揮發性記憶體可以實施成諸如NOR快閃記憶體和NAND快閃記憶體的快閃記憶體、相變隨機存取記憶體（phase change random access memory, PRAM）、電阻式隨機存取記憶體（resistive random access memory, RRAM）、自旋力矩隨機存取記憶體（spin transfer torque random access memory, STTRAM）或磁隨機存取記憶體（magnetic random access memory, MRAM）。
記憶體控制器1002將經由輸入/輸出介面1004從外部設備（主機）施加的指令解碼，並根據解碼結果來控制關於資料儲存器1001和緩衝記憶體1003的資料登錄/輸出。記憶體控制器1002可以包括圖10中所示的第一半導體裝置100。雖然記憶體控制器1002在圖11中被繪示成一個模組，但是要注意的是，在記憶體控制器1002中，可以獨立地配置用於控制非揮發性記憶體的控制器和用於控制作為揮發性記憶體的緩衝記憶體1003的控制器。
緩衝記憶體1003可以暫時地儲存要在記憶體控制器1002中處理的資料，即，要輸入至資料儲存器1001和從資料儲存器1001輸出的資料。緩衝記憶體1003可以根據控制訊號來儲存從記憶體控制器1002施加的資料。緩衝記憶體1003讀出所儲存的資料，並將讀出的資料輸出至記憶體控制器1002。緩衝記憶體1003可以包括諸如DRAM（動態隨機存取記憶體）、移動DRAM和SRAM（靜態隨機存取記憶體）的非揮發性記憶體。
輸入/輸出介面1004提供記憶體控制器1002與外部設備（主機）之間的物理耦接，使得記憶體控制器1002可以從外部設備接收用於資料的輸入/輸出的控制訊號，以及與外部設備交換資料。輸入/輸出介面1004可以包括各種介面協定的其中之一，諸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI 和IDE。
電子系統1000可以用作輔助存放裝置或主機的外部儲存設備。電子系統1000可以包括固態硬碟（solid state disk, SSD）、USB記憶體（通用序列匯流排記憶體）、安全數位（secure digital, SD）卡、迷你安全數位（mini-secure digital, mSD）卡、微型SD卡、安全數位大容量（secure digital high capacity, SDHC）卡、記憶棒卡、智慧媒體（smart media, SM）卡、多媒體卡（multimedia card, MMC）、嵌入式MMC（embedded MMC, eMMC）或緊湊型快閃記憶體（compact flash, CF）卡。
參見圖12，根據另一實施例的電子系統2000可以包括主機2001、記憶體控制器2002和資料儲存器2003。
主機2001可以傳輸請求和資料至記憶體控制器2002來訪問資料儲存器2003。記憶體控制器2002可以回應於請求而提供資料、資料選通、指令以及位址和時脈至資料儲存器2003，且回應於此，資料儲存器2003可以執行寫入操作或讀取操作。主機2001可以傳輸資料至記憶體控制器2002來將資料儲存在資料儲存器2003中。此外，主機2001可以經由記憶體控制器2002來接收從資料儲存器2003輸出的資料。主機2001可以包括透過使用錯誤校正碼（ECC）方案來校正資料中包括的錯誤的電路。主機2001可以包括圖1中所示的錯誤校正電路40或圖10中所示的錯誤校正電路220。
記憶體控制器2002可以轉送主機2001與資料儲存器2003之間的通訊。記憶體控制器2002可以從主機2001接收請求和資料。為了控制資料儲存器2003的操作，記憶體控制器2002可以產生資料、資料選通、指令、位址和時脈，並將它們提供至資料儲存器2003。記憶體控制器2002可以將從資料儲存器2003輸出的資料提供至主機2001。
資料儲存器2003可以包括多個記憶體。資料儲存器2003可以從記憶體控制器2002接收資料、資料選通、指令、位址和時脈，以及執行寫入操作或讀取操作。資料儲存器2003中包括的多個記憶體中的每個可以包括透過使用錯誤校正碼（ECC）方案來校正資料中包括的錯誤的電路。資料儲存器2003可以包括圖1中所示的錯誤校正電路40或圖10中所示的錯誤校正電路220。
主機2001中包括的錯誤校正電路和資料儲存器2003中的多個記憶體中包括的錯誤校正電路可以根據實施例而實施成一起操作或選擇性地操作。主機2001和記憶體控制器2002可以根據實施例而透過相同晶片來實施。記憶體控制器2002和資料儲存器2003可以根據實施例而透過相同晶片來實施。
雖然以上已經描述了各種實施例，但是本領域技術人員將理解的是，所描述的實施例僅作為示例。相應地，本文中所描述的半導體裝置不應基於所描述的實施例來限制。
10‧‧‧指令解碼器
20‧‧‧位址解碼器
30‧‧‧寫入讀取控制電路
31‧‧‧寫入致能訊號產生電路
32‧‧‧讀取致能訊號產生電路
33‧‧‧模式暫存器組
40‧‧‧錯誤校正電路
41‧‧‧寫入錯誤校正電路
411‧‧‧寫入延遲電路
4111‧‧‧第一延遲電路
4112‧‧‧第二延遲電路
412‧‧‧第一寫入中繼器
4121‧‧‧第一邏輯電路
4122‧‧‧第一驅動電路
413‧‧‧同位產生電路
414‧‧‧第二寫入中繼器
4141‧‧‧第二邏輯電路
4142‧‧‧第二驅動電路
415‧‧‧寫入驅動器
42‧‧‧讀取錯誤校正電路
421‧‧‧讀取延遲電路
4211‧‧‧第三延遲電路
4212‧‧‧第四延遲電路
422‧‧‧第一讀取中繼器
4221‧‧‧第三邏輯電路
4222‧‧‧第三驅動電路
423‧‧‧校驗子產生電路
424‧‧‧資料校正電路
425‧‧‧第二讀取中繼器
4251‧‧‧第四邏輯電路
4252‧‧‧第四驅動電路
426‧‧‧讀取驅動器
50‧‧‧記憶體電路
51~58‧‧‧第一儲存單元~第八儲存單元
59‧‧‧同位儲存電路
100‧‧‧第一半導體裝置
200‧‧‧第二半導體裝置
210‧‧‧寫入讀取控制電路
220‧‧‧錯誤校正電路
230~250‧‧‧記憶體電路
1000‧‧‧電子系統
1001‧‧‧資料儲存器
1002‧‧‧記憶體控制器
1003‧‧‧緩衝記憶體
1004‧‧‧輸入/輸出介面
2000‧‧‧電子系統
2001‧‧‧主機
2002‧‧‧記憶體控制器
2003‧‧‧資料儲存器
A、B‧‧‧時段
ADD＜1:N＞‧‧‧位址
BWEN‧‧‧寫入選通訊號
CD＜1:K＞‧‧‧經校正的資料
CMD＜1:M＞‧‧‧指令
DIN＜1:K＞‧‧‧輸入資料
DOUT＜1:K＞‧‧‧輸出資料
GIO‧‧‧輸入/輸出線
GIOSTP‧‧‧讀取選通訊號
IADD＜1:J＞‧‧‧內部位址
ID＜1:K＞‧‧‧內部資料
ID1＜1:K＞‧‧‧第一內部資料
ID2＜1:K＞‧‧‧第二內部資料
IDN＜1:K＞‧‧‧第N內部資料
IP＜1:L＞‧‧‧內部同位訊號
IP1＜1:L＞‧‧‧第一內部同位訊號
IP2＜1:L＞‧‧‧第二內部同位訊號
IPN＜1:L＞‧‧‧第N內部同位訊號
IV41‧‧‧反相器
IV42‧‧‧反相器
IV43‧‧‧反相器
IV44‧‧‧反相器
N41‧‧‧NMOS電晶體
N42‧‧‧NMOS電晶體
N43‧‧‧NMOS電晶體
N44‧‧‧NMOS電晶體
NAND41‧‧‧反及閘
NAND42‧‧‧反及閘
NAND43‧‧‧反及閘
NAND44‧‧‧反及閘
NOR41‧‧‧反或閘
NOR42‧‧‧反或閘
NOR43‧‧‧反或閘
NOR44‧‧‧反或閘
nd41‧‧‧節點
nd42‧‧‧節點
nd43‧‧‧節點
nd44‧‧‧節點
P41‧‧‧PMOS電晶體
P42‧‧‧PMOS電晶體
P43‧‧‧PMOS電晶體
P44‧‧‧PMOS電晶體
PRT＜1:L＞‧‧‧同位訊號
RD‧‧‧讀取指令
RD1＜1:K＞‧‧‧第一讀取資料
RD2＜1:K＞‧‧‧第二讀取資料
RDEN‧‧‧讀取致能訊號
RDS＜1＞‧‧‧第一讀取延遲訊號
RDS＜2＞‧‧‧第二讀取延遲訊號
RPD1‧‧‧第一讀取下拉訊號
RPD2‧‧‧第二讀取下拉訊號
RPU1‧‧‧第一讀取上拉訊號
RPU2‧‧‧第二讀取上拉訊號
SYD‧‧‧校驗子
T1~T6‧‧‧時間點
T11~T16‧‧‧時間點
TM＜1:3＞‧‧‧測試模式訊號
TM＜1＞‧‧‧測試模式訊號
TM＜2＞‧‧‧測試模式訊號
TM＜3＞‧‧‧測試模式訊號
tCCD‧‧‧各個連續寫入操作的起點之間的間隔
VDD‧‧‧電源電壓
WD1＜1:K＞‧‧‧第一寫入資料
WD2＜1:K＞‧‧‧第二寫入資料
WDS＜1＞‧‧‧第一寫入延遲訊號
WDS＜2＞‧‧‧第二寫入延遲訊號
WPD1‧‧‧第一寫入下拉訊號
WPD2‧‧‧第二寫入下拉訊號
WPU1‧‧‧第一寫入上拉訊號
WPU2‧‧‧第二寫入上拉訊號
WT‧‧‧寫入指令
WTEN‧‧‧寫入致能訊號
［圖1］係繪示根據一個實施例的半導體裝置的配置的示例表示的方塊圖。 ［圖2］係繪示［圖1］中所示的半導體裝置中包括的寫入讀取控制電路的配置的示例表示的方塊圖。 ［圖3］係繪示［圖1］中所示的半導體裝置中包括的錯誤校正電路的配置的示例表示的方塊圖。 ［圖4］係繪示［圖3］中所示的錯誤校正電路中包括的第一寫入中繼器（repeater）的配置的示例表示的電路圖。 ［圖5］係繪示［圖3］中所示的錯誤校正電路中包括的第二寫入中繼器的配置的示例表示的電路圖。 ［圖6］係繪示［圖3］中所示的錯誤校正電路中包括的第一讀取中繼器的配置的示例表示的電路圖。 ［圖7］係繪示［圖3］中所示的錯誤校正電路中包括的第二讀取中繼器的配置的示例表示的電路圖。 ［圖8］和［圖9］係用以輔助解釋根據實施例的半導體裝置的操作的時序圖的示例表示。 ［圖10］係繪示根據一個實施例的半導體系統的配置的示例表示的方塊圖。 ［圖11］係繪示應用了［圖1］至［圖10］中所示的半導體裝置和半導體系統的電子系統的配置的示例表示的示圖。 ［圖12］係繪示應用了［圖1］至［圖10］中所示的半導體裝置和半導體系統的電子系統的配置的示例表示的示圖。

Claims (20)

  1. 一種半導體裝置，包括： 寫入讀取控制電路，適用於回應於寫入指令而輸出寫入致能訊號和測試模式訊號；以及 錯誤校正電路，適用於回應於寫入致能訊號而執行確定輸入資料的錯誤資訊的計算操作、輸出包括所述錯誤資訊的內部同位訊號以及回應於寫入致能訊號而透過延遲輸入資料來輸出內部資料。
  2. 如請求項1所述的半導體裝置，其中，內部資料透過被延遲由測試模式訊號指示的計算操作所花費的時間來輸出。
  3. 如請求項1所述的半導體裝置，其中，寫入讀取控制電路包括： 寫入致能訊號產生電路，適用於產生包括回應於寫入指令而產生的脈衝的寫入致能訊號；以及 模式暫存器組，適用於回應於寫入指令而輸出包括所述計算操作的時間資訊的測試模式訊號。
  4. 如請求項1所述的半導體裝置，其中，錯誤校正電路包括： 寫入延遲電路，適用於透過將寫入致能訊號延遲第一延遲量來產生第一寫入延遲訊號，以及透過將寫入致能訊號延遲第二延遲量來產生第二寫入延遲訊號； 第一寫入中繼器，適用於在第一寫入延遲訊號被致能的時間點處回應於輸入資料來驅動第一寫入資料； 同位產生電路，適用於在使用第一寫入資料執行確定錯誤資訊的所述計算操作之後輸出同位訊號； 第二寫入中繼器，適用於在第二寫入延遲訊號被致能的時間點處回應於輸入資料來驅動第二寫入資料；以及 寫入驅動器，適用於回應於寫入選通訊號而輸出同位訊號作為內部同位訊號，以及回應於寫入選通訊號而輸出第二寫入資料作為內部資料。
  5. 如請求項4所述的半導體裝置，其中，第二延遲量比第一延遲量大，且被設置成與所述計算操作相同的延遲時間。
  6. 如請求項4所述的半導體裝置，其中，寫入延遲電路包括： 第一延遲電路，適用於透過將寫入致能訊號延遲第一延遲量來產生第一寫入延遲訊號；以及 第二延遲電路，適用於透過根據測試模式訊號而將寫入致能訊號延遲第二延遲量來產生第二寫入延遲訊號。
  7. 如請求項1所述的半導體裝置，還包括： 記憶體電路，適用於回應於寫入指令而儲存載入在第一輸入/輸出線上的內部資料，以及回應於寫入指令而儲存載入在第二輸入/輸出線上的內部同位訊號。
  8. 如請求項7所述的半導體裝置，其中，記憶體電路包括： 多個儲存單元，適用於回應於寫入指令和內部位址而儲存內部資料；以及 同位儲存電路，適用於回應於寫入指令而儲存內部同位訊號。
  9. 一種半導體裝置，包括： 寫入讀取控制電路，適用於分別回應於寫入指令和讀取指令而輸出寫入致能訊號、讀取致能訊號和測試模式訊號；以及 錯誤校正電路，適用於：回應於寫入致能訊號而執行確定輸入資料的錯誤資訊的第一計算操作，輸出包括所述錯誤資訊的內部同位訊號，回應於寫入致能訊號而透過延遲輸入資料來輸出內部資料，以及回應於讀取致能訊號而執行提取用於基於內部同位訊號來校正內部資料的錯誤的錯誤校正資訊的第二計算操作，接著透過延遲內部資料來輸出輸出資料。
  10. 如請求項9所述的半導體裝置，其中，內部資料透過被延遲由測試模式訊號指示的第一計算操作所花費的時間來輸出。
  11. 如請求項9所述的半導體裝置，其中，輸出資料透過被延遲由測試模式訊號指示的第二計算操作所花費的時間來輸出。
  12. 如請求項9所述的半導體裝置，其中，輸出資料透過使用錯誤校正資訊來校正內部資料的錯誤而被輸出。
  13. 如請求項9所述的半導體裝置，其中，寫入讀取控制電路包括： 寫入致能訊號產生電路，適用於產生包括回應於寫入指令而產生的脈衝的寫入致能訊號； 讀取致能訊號產生電路，適用於產生包括回應於讀取指令而產生的脈衝的讀取致能訊號；以及 模式暫存器組，適用於回應於寫入指令或讀取指令而輸出包括第一計算操作和第二計算操作的時間資訊的測試模式訊號。
  14. 如請求項9所述的半導體裝置，其中，錯誤校正電路包括： 寫入錯誤校正電路，適用於回應於寫入致能訊號和測試模式訊號而在執行第一計算操作之後輸出內部同位訊號和內部資料；以及 讀取錯誤校正電路，適用於回應於讀取致能訊號和測試模式訊號而在執行第二計算操作之後透過校正內部資料的錯誤來輸出輸出資料。
  15. 如請求項14所述的半導體裝置，其中，寫入錯誤校正電路包括： 寫入延遲電路，適用於透過將寫入致能訊號延遲第一延遲量來產生第一寫入延遲訊號，以及透過將寫入致能訊號延遲第二延遲量來產生第二寫入延遲訊號； 第一寫入中繼器，適用於在第一寫入延遲訊號被致能的時間點處回應於輸入資料而驅動第一寫入資料； 同位產生電路，適用於在執行確定第一寫入資料的錯誤資訊的第一計算操作之後輸出同位訊號； 第二寫入中繼器，適用於在第二寫入延遲訊號被致能的時間點處回應於輸入資料而驅動第二寫入資料；以及 寫入驅動器，適用於回應於寫入選通訊號而輸出同位訊號作為內部同位訊號，以及回應於寫入選通訊號而輸出第二寫入資料作為內部資料。
  16. 如請求項15所述的半導體裝置，其中，寫入延遲電路包括： 第一延遲電路，適用於透過將寫入致能訊號延遲第一延遲量來產生第一寫入延遲訊號；以及 第二延遲電路，適用於透過根據測試模式訊號而將寫入致能訊號延遲第二延遲量來產生第二寫入延遲訊號。
  17. 如請求項16所述的半導體裝置，其中，第二延遲量比第一延遲量大，且被設置成與第一計算操作相同的延遲時間。
  18. 如請求項14所述的半導體裝置，其中，讀取錯誤校正電路包括： 讀取延遲電路，適用於透過將讀取致能訊號延遲第三延遲量來產生第一讀取延遲訊號，以及透過將讀取致能訊號延遲第四延遲量來產生第二讀取延遲訊號； 第一讀取中繼器，適用於在第一讀取延遲訊號被致能的時間點處回應於內部資料而驅動第一讀取資料； 校驗子產生電路，適用於透過執行基於內部同位訊號而提取關於第一讀取資料的錯誤校正資訊的第二計算操作來產生校驗子； 資料校正電路，適用於回應於校驗子而透過校正內部資料的錯誤來輸出經校正資料； 第二讀取中繼器，適用於在第二讀取延遲訊號被致能的時間點處回應於經校正資料而驅動第二讀取資料；以及 讀取驅動器，適用於回應於讀取選通訊號而輸出第二讀取資料作為輸出資料。
  19. 如請求項18所述的半導體裝置，其中，讀取延遲電路包括： 第三延遲電路，適用於透過將讀取致能訊號延遲第三延遲量來產生第一讀取延遲訊號；以及 第四延遲電路，適用於透過根據測試模式訊號而將讀取致能訊號延遲第四延遲量來產生第二讀取延遲訊號。
  20. 如請求項19所述的半導體裝置，其中，第四延遲量比第三延遲量大，且被設置成與第二計算操作相同的延遲時間。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10726883B2 (en) * 2018-01-31 2020-07-28 Samsung Electronics Co., Ltd. Integrated circuit devices having strobe signal transmitters with enhanced drive characteristics
US11037637B2 (en) 2018-12-10 2021-06-15 Micron Technology, Inc. Defect detection in memories with time-varying bit error rate
CN112289365B (zh) * 2019-07-24 2024-02-23 华邦电子股份有限公司 半导体存储器装置
US11023173B2 (en) * 2019-09-03 2021-06-01 Micron Technology, Inc. Apparatuses and methods to mask write operations for a mode of operation using ECC circuitry
US11010243B2 (en) * 2019-09-09 2021-05-18 Winbond Electronics Corp. Memory apparatus with error bit correction in data reading period
KR20230128730A (ko) * 2022-02-28 2023-09-05 에스케이하이닉스 주식회사 에러 정정 코드 회로 및 이를 포함하는 반도체 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IN188196B (zh) * 1995-05-15 2002-08-31 Silicon Graphics Inc
KR20090045571A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 반도체 메모리 소자
US8514952B2 (en) 2008-05-02 2013-08-20 Rambus Inc. High-speed source-synchronous signaling
JP2010020839A (ja) * 2008-07-10 2010-01-28 Panasonic Corp 半導体記憶装置
US8117483B2 (en) * 2009-05-13 2012-02-14 Freescale Semiconductor, Inc. Method to calibrate start values for write leveling in a memory system
CN102339641B (zh) * 2010-07-23 2014-12-17 北京兆易创新科技股份有限公司 检错/纠错校验模块及该模块读写数据的方法
KR101688051B1 (ko) 2010-11-08 2016-12-20 삼성전자 주식회사 에러 검출 코드를 이용한 데이터 처리 장치, 데이터 처리 방법, 데이터 스큐 보상 방법 및 데이터 처리 장치를 포함하는 반도체 장치
EP2667512B1 (en) * 2011-01-21 2017-10-25 Sun Patent Trust Encoding and decoding of tail-biting rate (n-1)/n low-density parity check convolutional codes (ldpc-cc)
KR20130012737A (ko) * 2011-07-26 2013-02-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
TWI478048B (zh) * 2012-02-23 2015-03-21 Univ Nat Taiwan 儲存系統與其存取方法

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