KR20130012737A - 반도체 메모리 장치 및 이를 포함하는 반도체 시스템 - Google Patents

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KR20130012737A
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이형동
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양형균
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Abstract

본 발명은 ECC 회로부를 갖는 반도체 메모리 장치 및 이를 포함하는 반도체 시스템에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는 데이터를 저장하는 복수 개의 메모리 셀이 집적되어 형성되는 메모리 셀 어레이가 복수 개 적층되고, 상기 적층된 복수 개의 메모리 셀 어레이에는 신호를 전송하는 복수 개의 관통 라인이 형성되는 메모리 셀 영역 및 상기 메모리 셀 영역에 입력되는 데이터 신호를 이용하여 패리티 비트들을 생성하고, 생성된 패리티 비트들과 상기 데이터 신호를 서로 다른 관통 라인에 전송하는 제어 로직 영역을 포함할 수 있다.

Description

반도체 메모리 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR MEMORY APPARATUS AND SEMICONDUCTOR SYSTEM COMPRISING THE SAME}
본 발명은 반도체 시스템에 관한 것으로, 보다 상세하게는 ECC 회로를 갖는 적층형 반도체 메모리 장치 및 이를 포함하는 반도체 시스템에 관한 것이다.
일반적인 반도체 시스템은 용량의 증가에 따라 신뢰성 및 수율 저하의 문제가 대두되고 있다. 이에 따라, 일반적인 반도체 시스템은 데이터에 에러 정정 코드(Error Correcting Code: 이하 'ECC'라 함) 회로를 부가하여 결함 메모리 셀의 에러를 복구하거나 경감시킴으로써 신뢰성 및 수율 저하의 문제점을 절감시키고 있다.
이러한 ECC 회로는 입력 데이터로부터 패리티(parity) 데이터를 생성하여 데이터가 출력될 때 에러를 정정하는 동작을 수행하며, 이와 같은 ECC 회로는, 대한민국 공개 특허 제2011-0012061호에 개시된 바와 같이, 대체적으로 일반적인 반도체 시스템에서 메모리 컨트롤러에 포함된다.
그러나, 일반적인 반도체 시스템의 메모리 컨트롤러는 ECC 회로의 동작 외에 외부로부터 입력된 커맨드 및 어드레스 신호 처리 및 데이터 신호 전송에도 관여를 해야 하기 때문에 메모리 컨트롤러의 오버헤드 현상이 발생하게 되는 문제점이 있다.
또한, 전술한 바와 같이, 일반적인 반도체 시스템은 메모리 컨트롤러에서 처리하는 동작이 많기 때문에 메모리 컨트롤러에서 소요되는 전력이 다른 부분에 비해 증가하게 되는 문제점이 있다.
또한, 일반적인 반도체 시스템은 메모리 컨트롤러와 반도체 메모리 장치 사이에 추가적인 프로토콜 협의가 필요하기 때문에 이에 따른 비용이 증가되는 문제점이 있다.
본 발명이 해결하려는 과제는 ECC 회로부를 반도체 메모리 장치의 제어 로직 영역에 구비함으로써 메모리 컨트롤러의 오버헤드 현상을 감소시킬 수 있고, 전력 소모를 절감시킬 수 있도록 하는 반도체 메모리 장치 및 이를 포함하는 반도체 시스템을 제공하려는 것이다.
또한, 본 발명이 해결하려는 과제는 복수 개의 메모리 셀 어레이가 적층된 구조를 갖는 반도체 메모리 장치에서 상기 복수 개의 메모리 셀 어레이를 제어하는 제어 로직 영역의 여유 부분에 ECC 회로부를 구비함으로써 메모리 컨트롤러와 반도체 메모리 장치 사이에 프로토콜 협의를 할 필요가 없어 비용을 절감시킬 수 있고, 메모리 컨트롤러의 부담을 줄여줄 수 있도록 하는 반도체 메모리 장치 및 이를 포함하는 반도체 시스템을 제공하려는 것이다.
본 발명에 따른 반도체 메모리 장치는 데이터를 저장하는 복수 개의 메모리 셀이 집적되어 형성되는 메모리 셀 어레이가 복수 개 적층되고, 상기 적층된 복수 개의 메모리 셀 어레이에는 신호를 전송하는 복수 개의 관통 라인이 형성되는 메모리 셀 영역 및 상기 메모리 셀 영역에 입력되는 데이터 신호를 이용하여 패리티 비트들을 생성하고, 생성된 패리티 비트들과 상기 데이터 신호를 서로 다른 관통 라인에 전송하는 제어 로직 영역을 포함하되, 상기 제어 로직 영역은 상기 메모리 셀 영역으로 입력되는 데이터 신호를 이용하여 패리티 비트들을 생성하고, 생성된 패리티 비트들을 이용하여 상기 데이터 신호의 에러 여부를 판단하는 ECC 회로부를 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 시스템은 외부에서 커맨드 신호, 어드레스 신호, 데이터 마스크 신호 및 데이터 신호를 입력받아 데이터가 라이트 또는 리드되도록 제어하는 메모리 컨트롤러 및 상기 메모리 컨트롤러로부터 라이트 데이터가 입력되면 상기 라이트 데이터를 이용하여 패리티 비트들을 생성하여 라이트 데이터와 패리티 비트들을 서로 다른 관통 라인으로 전송하고, 상기 메모리 컨트롤러로 출력되는 리드 데이터의 에러 여부를 판단하여 상기 리드 데이터를 전송하는 반도체 메모리 장치를 포함할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 시스템의 구성을 나타내는 블록도,
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도,
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 ECC 회로부를 나타내는 블록도,
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 라이트 동작 시 제어방법을 순차적으로 나타내는 순서도 및
도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 리드 시 제어방법을 순차적으로 나타내는 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 시스템의 구성을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 시스템(1000)은 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(100)는 외부, 즉 호스트(미도시)로부터 커맨드 신호, 어드레스 신호 및 데이터 신호를 입력받아 반도체 메모리 장치(200)에 데이터가 라이트되거나 리드되도록 제어한다.
반도체 메모리 장치(200)는 상기 메모리 컨트롤러(100)에서 출력되는 제어 신호에 의해 데이터 리드 또는 라이트 동작을 수행한다. 이러한 반도체 메모리 장치(200)는 셀 어레이가 집적된 메모리 셀 영역(210)과 메모리 셀 영역(210)의 동작을 제어하는 제어 로직 영역(220)을 포함할 수 있다. 여기서, 제어 로직 영역(220)은 ECC 회로부(230)를 포함할 수 있다. 이에 따라, 제어 로직 영역(220)은 ECC 회로부(230)를 이용하여 메모리 셀 영역(210)으로부터 리드한 데이터가 에러가 있을 경우 에러를 정정하여 정정된 데이터를 메모리 컨트롤러(100)에 출력한다.
또한, 본 발명의 일실시예에 따른 반도체 메모리 장치(200)의 메모리 셀 영역(210)은 복수 개의 메모리 셀이 집적된 복수 개의 셀 어레이가 수직방향으로 적층된 구조를 가질 수 있다. 이는 반도체 메모리 장치(200)의 고용량을 구현하기 위한 것으로 상기 복수 개의 셀 어레이에는 상기 복수 개의 셀 어레이를 일부 또는 모두를 관통하는 관통 라인(대체적으로 TSV(Through Silicon Via) 기술이라고 함)이 복수 개 형성되어 메모리 컨트롤러(100)로부터 데이터 신호, 데이터 마스크 신호, 커맨드 신호, 어드레스 신호, 스트로브(strobe) 신호 등을 각각의 해당 관통 라인을 통해 입력받는다.
이와 같이 구성되는 본 발명의 일실시예에 따른 반도체 시스템(1000)에서 ECC 회로부(230)를 포함하는 반도체 메모리 장치(200)에 대해 보다 자세히 살펴보기로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치(200)는 복수 개의 메모리 셀 어레이(CA1…CAn)가 수직 방향으로 적층되어 형성되는 메모리 셀 영역(210)으로 메모리 컨트롤러(100)로부터 데이터 신호(DQ), 어드레스 신호(ADD), 커맨드 신호(CMD), 데이터 마스크 신호(DM) 및 상기 데이터 스트로브 신호(DQS)가 입력된다. 여기서, 도 2에서는 반도체 메모리 장치(200)의 메모리 셀 영역(210)이 복수 개의 메모리 셀 어레이가 적층되어 형성된 경우를 예시로 하여 설명하고 있으나, 이에 한정되는 것은 아니고 복수 개의 메모리 셀이 집적된 하나의 셀 어레이에도 본 발명의 기술은 적용 가능하다.
여기서, 본 발명의 일실시예에 따른 반도체 메모리 장치(200)에 데이터 라이트(write) 신호가 입력되면 라이트 데이터 신호는 제어 로직 영역(220)의 여유 공간에 마련된 ECC 회로부(230)에 입력되고, ECC 회로부(230)는 라이트 데이터 신호를 이용하여 패리티 비트들로 이루어진 해밍 코드(Hamming Code)를 생성한다. 이렇게 생성된 해밍 코드는 라이트 데이터 신호를 전송하는 데이터 관통 라인(DQL)과 데이터 마스크 신호를 전송하는 데이터 마스크 관통 라인(DML)에 전송한다. 이와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치(200)는 메모리 컨트롤러(100)와의 프로토콜 협의가 아닌 반도체 메모리 장치(200)내에서 메모리 셀 영역(210)과 제어 로직 영역(220) 사이의 프로토콜 협의(에러가 발생한 데이터 신호는 데이터 마스크 관통 라인으로 전송)만 필요하기 때문에 이에 따른 비용을 절감시킬 수 있게 된다.
한편, 본 발명의 일실시예에 따른 반도체 메모리 장치(200)에 데이터 리드(read) 신호가 입력되면 복수 개의 셀 어레이가 집적된 메모리 셀 영역(210)에서 데이터가 리드되고, 리드된 데이터(RD)는 상기 라이트 시 생성된 패리티 비트로 구성된 해밍 코드와 리드된 데이터(RD)의 비트를 비교하여 에러 여부를 검출한 후 에러가 검출되면 상기 리드 데이터(RD)의 에러를 정정하여 외부로 출력하게 된다.
이와 같이 구성되는 반도체 메모리 장치(200)에서 ECC 회로부(230)에 대해 좀 더 자세히 살펴보면 다음 도 3과 같다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 ECC 회로부를 나타내는 블록도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치(200)의 ECC 회로부(230)는 패리티 생성부(231), 에러 검출부(232) 및 에러 정정부(233)를 포함할 수 있다.
패리티 생성부(231)는 데이터 라이트 시 메모리 컨트롤러(100)에서 입력되는 라이트 데이터 신호를 입력받아 입력된 라이트 데이터 신호를 이용하여 패리티 비트(parity bit)들로 이루어진 해밍 코드(Hamming Code)를 생성한다. 이렇게 생성된 해밍 코드는 복수 개의 셀 어레이가 적층된 메모리 셀 영역(210)에서 어느 하나의 패리티 저장부(212)에 전송된다. 이때, 패리티 저장부(212)의 위치가 메모리 셀 영역(210)이라고 기술하고 있으나, 이에 한정되는 것은 아니고 ECC 회로부(230)에 패리티 저장부가 포함될 수 있다. 여기서, 본 발명의 일실시예에 따른 패리티 생성부(231)는 해밍 코드 방식으로 데이터 신호의 에러를 검출하는 것으로 기술하고 있으나, 이에 한정되는 것은 아니고 CRC(Cyclic Redundancy Check) 방식으로도 에러를 검출할 수 있다. 여기서, 패리티 생성부(231)에서 라이트 데이터 신호를 이용하여 패리티 비트를 계산하는 시간은 입력되는 라이트 데이터 신호를 지연시키는 지연부를 구비함으로써 보상될 수 있다.
에러 검출부(232)는 데이터 리드(read) 시 상기 메모리 셀 영역(210)에서 리드된 데이터 신호(RD) 비트와 상기 패리티 저장부(212)에 저장된 패리티 비트들을 입력받아 상기 리드 데이터 신호와 상기 패리티 비트들을 비교하여 에러를 검출한 후 에러가 검출되면 에러 정정부(233)로 전달하고, 에러가 검출되지 않으면 데이터 관통 라인(DQL)으로 출력한다.
에러 정정부(233)는 데이터 리드(read) 시 상기 에러 검출부(232)에서 리드 데이터(RD)의 에러가 검출되면 에러 정정 코드를 생성하여 생성된 에러 정정 코드를 이용하여 상기 리드 데이터 신호의 에러를 정정한다. 이렇게 정정된 데이터 신호(Dout)는 데이터 관통 라인(DQL)으로 전달하여 메모리 컨트롤러(100)로 출력되도록 한다.
이상에서 살펴본 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치(200)의 ECC 회로부(230)는 데이터 라이트 시와 데이터 리드 시의 동작이 조금 다르다는 것을 알 수 있다. 먼저, 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 라이트 동작의 제어방법을 보다 자세히 살펴보기로 한다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 라이트 동작 시 제어방법을 순차적으로 나타내는 순서도이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치(200)는 메모리 컨트롤러(100)로부터 라이트 데이터 신호가 입력되면(S410) 입력된 라이트 데이터 신호를 이용하여 패리티 비트들을 생성한다(S420). 그 생성방법은 다음과 같다.
예를 들어, 입력된 라이트 데이터 신호의 비트 수가 4개라고 가정하면 상기 라이트 데이터 신호를 이용하여 생성할 수 있는 패리티 비트의 수는 3개가 될 수 있다. 다음 표 1은 라이트 데이터 신호를 이용하여 생성된 해밍 코드를 나타내는 것이다.
라이트 데이터 비트 수 7 6 5 4 3 2 1
해밍 코드 WD7 WD6 WD5 P4 WD3 P2 P1
여기서, 라이트 데이터 신호가 십진수 9라면 십진수 9는 이진수로 1001의 값을 가지므로 다음 표 2와 같이 배치된다.
라이트 데이터 비트 수 7 6 5 4 3 2 1
해밍 코드 1 0 0 P4 1 P2 P1
여기서 상기 라이트 데이터의 비트 값 1001을 이용하여 패리티 비트를 계산하게 된다. 패리티 비트의 계산 방법은 공지된 기술이므로 자세한 설명은 생략하기로 한다.
이와 같은 과정을 통해 생성된 패리티 비트들을 패리티 저장부(212)에 저장하고(S430), 라이트 데이터는 데이터 관통 라인(DQL)을 통해 전송되며(S440), 생성된 패리티 비트들의 전송은 데이터 마스크 관통 라인(DML)을 통해 이루어진다(S450).
이렇게 데이터 관통 라인(DQL)을 통해 전송된 라이트 데이터는 메모리 셀 영역에 입력된다(S460).
한편, 메모리 컨트롤러(100)로부터 리드 명령이 입력된 경우, 즉 본 발명의 일실시예에 따른 반도체 메모리 장치(200)의 리드 동작에 대해 좀 더 자세히 살펴보기로 한다.
도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치의 데이터 리드 시 제어방법을 순차적으로 나타내는 순서도이다.
도 5를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치(200)는 메모리 셀 영역(210)으로부터 리드 데이터 신호가 출력되면(S510), 출력된 리드 데이터 신호의 비트와 패리티 저장부(210)에 저장된 패리티 비트들을 비교하여 리드 데이터 신호에 에러가 발생했는지를 판단한다(S520).
판단 결과, 에러가 검출되지 않으면 리드 데이터 신호가 데이터 관통 라인(DQL)을 통해 메모리 컨트롤러(100)로 출력되도록 한다(S550).
한편, 에러가 검출되면 에러 정정 코드를 생성한다(S530). 이러한 에러 정정 코드 생성 방법은 당업자라면 공지된 기술이므로, 자세한 설명은 생략하기로 한다.
이와 같이 생성된 에러 정정 코드를 이용하여 리드 데이터 신호의 에러를 정정한 후(S540), 정정된 리드 데이터 신호가 메모리 컨트롤러(100)로 출력되도록 한다(S550).
이상에서 살펴본 바와 같이, 본 발명의 일실시예에 따른 반도체 메모리 장치(200) 및 이를 포함하는 반도체 시스템(1000)은 라이트 데이터 신호 또는 리드 데이터 신호의 에러 여부를 판단하는 ECC 회로부(230)를 반도체 메모리 장치(200)에 포함시킴으로써 메모리 컨트롤러(100)의 오버 헤드 현상과 메모리 컨트롤러(100)에서 소요되는 전력을 감소시킬 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 메모리 장치(200) 및 이를 포함하는 반도체 시스템(1000)은 복수 개의 메모리 셀 어레이가 적층되어 형성되는 메모리 셀 영역(210)을 포함하는 반도체 메모리 장치(200)에서 상기 복수 개의 메모리 셀 어레이가 적층된 메모리 셀 영역(210)을 제어하는 제어 로직 영역(220)의 여유 부분에 ECC 회로부(230)를 구비함으로써 반도체 메모리 장치(200)의 면적을 효율적으로 이용할 수 있다.
또한, 본 발명의 일실시예에 따른 반도체 메모리 장치(200) 및 이를 포함하는 반도체 시스템(1000)은 메모리 컨트롤러(100)에서 데이터 관통 라인(DQL)을 통해 데이터 신호(DQ)만 받아서 내부적으로 패리티 비트들을 생성하기 때문에 메모리 컨트롤러(100)와 반도체 메모리 장치(200) 사이의 프로토콜 협의가 필요치 않아 이에 따른 비용을 절감시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1000: 반도체 시스템 100: 메모리 컨트롤러
200: 반도체 메모리 장치 210: 메모리 셀 영역
220: 제어 로직 영역 230: ECC 회로부
231: 패리티 생성부 232: 에러 검출부
233: 에러 정정부

Claims (6)

  1. 데이터를 저장하는 복수 개의 메모리 셀이 집적되어 형성되는 메모리 셀 어레이가 복수 개 적층되고, 상기 적층된 복수 개의 메모리 셀 어레이에는 신호를 전송하는 복수 개의 관통 라인이 형성되는 메모리 셀 영역; 및
    상기 메모리 셀 영역에 입력되는 데이터 신호를 이용하여 패리티 비트들을 생성하고, 생성된 패리티 비트들과 상기 데이터 신호를 서로 다른 관통 라인에 전송하는 제어 로직 영역을 포함하되,
    상기 제어 로직 영역은,
    상기 메모리 셀 영역으로 입력되는 데이터 신호를 이용하여 패리티 비트들을 생성하고, 생성된 패리티 비트들을 이용하여 상기 데이터 신호의 에러 발생 여부를 판단하는 ECC 회로부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 ECC 회로부는,
    상기 메모리 셀 영역으로 입력되는 데이터 신호는 데이터 신호를 전송하는 데이터 관통 라인으로 전송하고, 상기 데이터 신호를 이용하여 생성된 패리티 비트들은 데이터 마스크 신호를 전송하는 데이터 마스크 관통 라인으로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 ECC 회로부는
    상기 메모리 셀 영역으로 입력되는 데이터 신호를 이용하여 패리티 비트들을 생성하는 패리티 생성부;
    상기 패리티 생성부에서 생성된 패리티 비트들과 상기 메모리 셀 영역에서 출력되는 데이터 신호를 비교하여 에러를 검출하는 에러 검출부; 및
    상기 메모리 셀 영역에서 데이터 출력 시, 상기 에러 검출부에서 출력되는 데이터 신호의 에러를 정정하는 에러 정정부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 외부에서 커맨드 신호, 어드레스 신호, 데이터 마스크 신호 및 데이터 신호를 입력받아 데이터가 라이트 또는 리드되도록 제어하는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러로부터 라이트 데이터가 입력되면 상기 라이트 데이터를 이용하여 패리티 비트들을 생성하여 라이트 데이터와 패리티 비트들을 서로 다른 관통 라인으로 전송하고, 상기 메모리 컨트롤러로 출력되는 리드 데이터의 에러 발생 여부를 판단하여 상기 리드 데이터를 전송하는 반도체 메모리 장치;
    를 포함하는 반도체 시스템.
  5. 제4항에 있어서, 상기 반도체 메모리 장치는,
    상기 메모리 컨트롤러에서 입력되는 라이트 데이터를 저장하는 복수 개의 메모리 셀이 집적되어 형성되는 메모리 셀 어레이가 복수 개 적층되고, 상기 적층된 복수 개의 메모리 셀 어레이에는 신호를 전송하는 복수 개의 관통 라인이 형성되는 메모리 셀 영역; 및
    상기 메모리 컨트롤러에서 입력되는 라이트 데이터를 이용하여 패리티 비트들을 생성하고, 상기 라이트 데이터와 상기 패리티 비트들을 서로 다른 관통 라인으로 전송하고, 상기 생성된 패리티 비트들을 이용하여 상기 메모리 셀 영역에서 출력되는 리드 데이터의 에러 발생 여부를 판단하여 상기 리드 데이터를 전송하는 제어 로직 영역;
    을 포함하는 것을 특징으로 하는 반도체 시스템.
  6. 제5항에 있어서, 상기 제어 로직 영역은,
    상기 라이트 데이터를 이용하여 패리티 비트들을 생성하고, 생성된 패리티 비트들을 이용하여 상기 리드 데이터의 에러 발생 여부를 판단하는 ECC 회로부를 더 포함하고,
    상기 ECC 회로부는 상기 라이트 데이터는 데이터 신호를 전송하는 데이터 관통 라인을 통해 전송되도록 하고, 생성된 패리티 비트들은 데이터 마스크 신호를 전송하는 데이터 마스크 관통 라인을 통해 전송되도록 하는 것을 특징으로 하는 반도체 시스템.
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