CN102903394A - 半导体存储装置和具有半导体存储装置的半导体系统 - Google Patents

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Abstract

本发明公开了一种半导体存储装置，所述半导体存储装置包括：存储器单元区域，所述存储器单元区域包括层叠于其中的多个存储器单元阵列，每个存储器单元阵列具有集成并形成于其中的多个存储器单元以储存数据，并具有形成于其中的多个穿通线以传送信号；以及控制逻辑区域，所述控制逻辑区域被配置成利用输入到所述存储器单元区域的数据信号来产生奇偶校验位，并将数据信号和产生的奇偶校验位传送到不同的穿通线。

Description

半导体存储装置和具有半导体存储装置的半导体系统
相关申请的交叉引用
本申请要求2011年7月26日向韩国知识产权局提交的申请号为10-2011-0074077的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体系统，更具体而言，涉及一种具有错误校正码(ECC)电路的层叠式半导体存储装置以及一种具有所述半导体存储装置的半导体系统。
背景技术
在现有的半导体系统中，随着容量的增加，已经引起了可靠性和良率降低的问题。因此，现有的半导体系统额外地包括ECC电路以校正或减少故障存储器单元的错误，由此解决可靠性和良率降低的问题。
这种ECC电路从输入数据产生奇偶校验(parity)数据，并在输出数据时校正错误。通常，ECC电路被包括在一般半导体系统的存储控制器中。
然而，现有的半导体系统的存储控制器除了ECC电路的操作之外还应参与处理从外部输入的命令和地址信号并传送数据信号。因此，可能产生存储控制器的额外开销(overhead)。
此外，如上所述由于现有的半导体系统的存储控制器处理大量的操作，所以由存储控制器所消耗的电力的量与其它的单元相比进一步地增加。
此外，在现有的半导体系统中，在存储控制器与半导体存储装置之间需要额外的协议约定。因此，不可避免会增加成本。
发明内容
本文描述了一种能减少存储控制器的额外开销和功耗的半导体存储装置，以及一种具有所述半导体存储装置的半导体系统。
在本发明的一个实施例中，一种半导体存储装置包括：存储器单元区域，所述存储器单元区域包括层叠于其中的多个存储器单元阵列，每个存储器单元阵列具有集成并形成于其中的多个存储器单元以储存数据，并具有形成于其中的多个穿通线以传送信号；以及控制逻辑区域，所述控制逻辑区域被配置成利用输入到存储器单元区域的数据信号来产生奇偶校验位，并将数据信号和产生的奇偶校验位传送到不同的穿通线。
在本发明的另一个实施例中，一种半导体系统包括：存储控制器，所述存储控制器被配置成从外部接收命令信号、地址信号、数据掩蔽信号以及数据信号，并控制要写入或读取的数据；以及半导体存储装置，所述半导体存储装置被配置成从存储控制器接收写入数据、利用所述写入数据产生奇偶校验位、将所述写入数据和所述奇偶校验位传送到不同的穿通线、判定输出到存储控制器的读取数据是否具有错误、以及传送读取数据。
附图说明
结合附图描述特点、方面和实施例，其中：
图1是说明根据一个实施例的半导体系统的配置的框图；
图2是说明根据所述实施例的半导体存储装置的配置的框图；
图3是说明根据所述实施例的半导体存储装置的ECC电路的框图；
图4是示出在根据所述实施例的半导体存储装置的数据写入操作期间的控制方法的流程图；以及
图5是示出在根据所述实施例的半导体存储装置的数据读取操作期间的控制方法的流程图。
具体实施方式
在下文中，将参照附图并通过示例性实施例来说明根据本发明的半导体装置和具有半导体装置的半导体系统。
图1是说明根据一个实施例的半导体系统的配置的框图。
参见图1，根据实施例的半导体系统1000可以包括存储控制器100和半导体存储装置200。
存储控制器100被配置成从外部即主机(未示出)接收命令信号、地址信号及数据信号，并控制要写入半导体存储装置200或要从半导体存储装置200中读取的控制数据。
半导体存储装置200被配置成根据从存储控制器100输出的控制信号来执行数据读取或写入操作。半导体存储装置200可以包括集成有存储器单元阵列的存储器单元区域210、以及被配置成控制存储器单元区域210的操作的控制逻辑区域220。这里，控制逻辑区域220可以包括ECC电路230。因此，当从存储器单元区域210读取的数据具有错误时，控制逻辑区域220利用ECC电路230来校正错误，并将校正的数据输出到存储控制器100。
此外，根据所述实施例的半导体存储装置200的存储器单元区域210可以具有以下结构：其中每个都集成有多个存储器单元的多个单元阵列沿垂直方向层叠。在这种用于实现大容量半导体存储装置200的结构中，穿通部分的或全部的多个单元阵列而形成多个穿通线(通常被称作穿通硅通孔(TSV))，并且数据信号、数据掩蔽信号、命令信号、地址信号、选通信号等经由相应的穿通线从存储控制器100输入。
将更详细描述在根据实施例的半导体系统1000中的包括ECC电路230的半导体存储装置200。
图2是说明根据所述实施例的半导体存储装置的配置的框图。
参见图2，根据所述实施例的半导体存储装置200包括通过沿垂直方向层叠多个存储器单元阵列CA1至CAn而形成的存储器单元区域210，并且存储器单元区域210从存储控制器100接收数据信号DQ、地址信号ADD、命令信号CMD、数据掩蔽信号DM及数据选通信号DQS。这里，图2说明通过层叠多个存储器单元阵列来形成半导体存储装置200的存储器单元区域210的情况。然而，本发明不限于此，而是本发明可以应用于集成多个存储器单元的一个单元阵列。
这里，当写入数据信号WD输入到根据所述实施例的半导体存储装置200时，写入数据信号WD输入到设置在控制逻辑区域220的额外空间中的ECC电路230，并且ECC电路230利用写入数据信号WD来产生包含奇偶校验位的汉明码(hamming code)。以这种方式产生的汉明码被传送到用于传送写入数据信号WD的数据线DQL和用于传送数据掩蔽信号DM的数据掩蔽线DML。如此，根据实施例的半导体存储装置200仅需要在半导体存储装置200内部的存储器单元区域210与控制逻辑区域220之间的协议约定，而不需要与存储控制器100的协议约定。在这种情况下，具有错误的数据信号被传送到数据掩蔽线。因此，可以降低成本。
此外，当数据读取信号输入到根据所述实施例的半导体存储装置200时，从集成有多个单元阵列的存储器单元区域210中读取数据，并将在写入操作期间产生的包括奇偶校验位的汉明码与读取数据RD的比特进行比较，以便检测是否出现错误。然后，当检测到错误时，校正读取数据RD的错误，并将校正的读取数据RD输出到外部。
将参见图3更详细地描述以这种方式配置的半导体存储装置200中的ECC电路230。
图3是说明根据所述实施例的半导体存储装置的ECC电路的框图。
参见图3，根据所述实施例的半导体存储装置200的ECC电路230可以包括奇偶校验位发生单元231、错误检测单元232以及错误校正单元233。
奇偶校验位发生单元231被配置成在数据写入操作期间从存储控制器100接收写入数据信号WD，并利用接收的写入数据信号WD来产生包括奇偶校验位的汉明码。以这种方式产生的汉明码被传送到层叠有多个单元阵列的存储器单元区域210中的任何一个奇偶校验位储存单元212。在这个实施例中，描述了奇偶校验位储存单元212位于存储器单元区域210中。然而，本发明不限于此，奇偶校验位储存单元可以被包括在ECC电路230中。这里，描述了根据实施例的奇偶校验位发生单元231根据汉明码方法来检测数据信号的错误。然而，本发明不限于此，而是可以根据循环冗余校验(CRC)方法来检测错误。这里，利用写入数据信号WD来计算奇偶校验位所需的时间可以通过被配置成将接收的写入数据信号WD延迟的延迟单元来补偿。
错误检测单元232被配置成接收从存储器单元区域210读取的数据信号RD的比特以及储存在奇偶校验位储存单元212中的奇偶校验位，并比较读取数据信号RD与奇偶校验位以便检测在数据读取操作期间是否出现错误。当检测到错误时，错误检测单元232将读取数据信号RD传送到错误校正单元233，而当未检测到错误时，错误检测单元232将读取数据信号RD输出到数据线DQL。
错误校正单元233被配置成在数据读取操作期间当错误检测单元232检测到读取数据信号RD的错误时产生错误校正码，并利用产生的错误校正码来校正读取数据信号RD的错误。以这种方式校正的数据信号Dout被传送到数据线DQL，并输出到存储控制器100。
如上所述，可以看出：根据所述实施例的半导体存储装置200的ECC电路230在数据写入操作与数据读取操作之间以略微不同的方式操作。首先，将更详细描述根据实施例的半导体存储装置的数据写入操作的控制方法。
图4是示出在根据所述实施例的半导体存储装置的数据写入操作期间的控制方法的流程图。
参见图4，根据实施例的半导体存储装置200在步骤S410从存储控制器100接收写入数据信号WD，并在步骤S420利用接收的写入数据信号WD产生奇偶校验位。产生过程可以如下来执行。
例如，当假设接收的写入数据信号WD的比特数目是4时，可以将利用写入数据信号WD产生的奇偶校验位的数目设定成3。表1示出利用写入数据信号WD产生的汉明码。
[表1]
Figure BSA00000753492800051
这里，当写入数据信号是十进制数9时，十进制数9具有为二进制数1001的值。因此，汉明码可以表示为以下表2。
[表2]
这里，写入数据的比特值即1001用于计算奇偶校验位。由于可以根据已知技术来计算奇偶校验位，所以本文省略其详细描述。
在步骤S430将经由上述过程产生的奇偶校验位储存在奇偶校验位储存单元212中，在步骤S440经由数据线DQL来传送写入数据，并且在步骤S450经由数据掩蔽线DML来传送产生的奇偶校验位。
在步骤S460将经由数据线DQL传送的写入数据输入到存储器单元区域。
如上所述，根据所述实施例的半导体存储装置200经由控制逻辑区域220的ECC电路230利用从存储控制器100输入的写入数据信号WD来产生奇偶校验位，并将产生的奇偶校验位传送到数据掩蔽线DML，使得可以改善半导体存储装置200的可靠性。
此外，将更详细地描述从存储控制器100输入读取命令、即根据所述实施例的半导体存储装置200的读取操作的情况。
图5是示出在根据所述实施例的半导体存储装置的数据读取操作期间的控制方法的流程图。
参见图5，在步骤S510根据实施例的半导体存储装置200从存储器单元区域210接收读取数据信号RD，并在步骤S520将输入的读取数据信号RD的比特与储存在奇偶校验位储存单元210中的奇偶校验位进行比较，以判定读取数据信号RD是否具有错误。
作为判定结果，当未检测到错误时，在步骤S550半导体存储装置200经由数据线DQL将读取数据信号RD输出到存储控制器100。
此外，当检测到错误时，在步骤S530半导体存储装置200产生错误校正码。由于可以根据本领域技术人员的已知技术来产生错误校正码，所以本文省略其详细描述。
在步骤S540半导体存储装置200利用产生的错误校正码来校正读取数据信号RD的错误，并在步骤S550将校正的读取数据信号RD输出到存储控制器100。
如上所述，在根据所述实施例的半导体存储装置200和具有半导体存储装置200的半导体系统1000中，被配置成判定写入数据信号WD或读取数据信号RD是否具有错误的ECC电路230被包括在半导体存储装置200中。因此，可以减少存储控制器100的额外开销和存储控制器100所需的电力。
此外，ECC电路230设置在包括层叠有多个存储器单元阵列的存储器单元区域210的半导体存储装置200中的控制逻辑区域220的额外空间中，所述控制逻辑区域220用于控制集成有所述多个存储器单元阵列的存储器单元区域210。因此，可以有效地利用半导体存储装置200的区域。
此外，存储控制器100经由数据线DQL仅接收数据信号DQ，并且内部地产生奇偶校验位。因此，由于在存储控制器100和半导体存储装置200之间的协议约定不是必须的，所以可以降低成本。
尽管以上已经描述了某些实施例，但是对于本领域的技术人员可以理解的是，描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限定本文描述的半导体装置和半导体系统。更确切地说，应当仅根据结合以上说明书和附图的所附权利要求来限定本文描述的半导体装置和半导体系统。

Claims (15)

1.一种半导体存储装置，包括：
存储器单元区域，所述存储器单元区域包括层叠于其中的多个存储器单元阵列，每个存储器单元阵列具有集成并形成于其中的多个存储器单元以储存数据，并具有形成于其中的穿通线以传送信号；以及
控制逻辑区域，所述控制逻辑区域被配置成利用输入到所述存储器单元区域的数据信号来产生奇偶校验位，并将所述数据信号和产生的所述奇偶校验位传送到不同的穿通线。
2.如权利要求1所述的半导体存储装置，其中，所述控制逻辑区域包括错误校正码电路，所述错误校正码电路被配置成利用输入到所述存储器单元区域的所述数据信号来产生所述奇偶校验位，并利用产生的所述奇偶校验位来判定所述数据信号是否具有错误。
3.如权利要求2所述的半导体存储装置，其中，所述错误校正码电路将输入到所述存储器单元区域的所述数据信号传送到用于传送所述数据信号的数据线，并将利用所述数据信号产生的所述奇偶校验位传送到用于传送数据掩蔽信号的数据掩蔽线。
4.如权利要求2所述的半导体存储装置，其中，所述错误校正码电路包括：
奇偶校验位发生单元，所述奇偶校验位发生单元被配置成利用输入到所述存储器单元区域的所述数据信号来产生所述奇偶校验位；
错误检测单元，所述错误检测单元被配置成将由所述奇偶校验位发生单元产生的所述奇偶校验位与从所述存储器单元区域输出的数据信号进行比较并检测错误；以及
错误校正单元，所述错误校正单元被配置成当从所述存储器单元区域输出数据时校正从所述错误检测单元输出的所述数据信号的错误。
5.如权利要求4所述的半导体存储装置，其中，当从所述存储器单元区域输出数据时，所述错误检测单元判定输出的所述数据信号是否具有错误，当判定所述数据信号具有错误时将所述数据信号传送到所述错误校正单元，而当判定所述数据信号不具有错误时将所述数据信号传送到用于传送所述数据信号的数据线。
6.如权利要求4所述的半导体存储装置，其中，所述奇偶校验位发生单元根据汉明码方法或循环冗余校验方法来产生所述奇偶校验位。
7.如权利要求1所述的半导体存储装置，其中，所述存储器单元区域的存储器单元阵列的每个包括：
正常单元阵列，所述正常单元阵列具有集成于其中的正常单元，所述正常单元被配置成接收并储存所述数据信号；以及
奇偶校验位储存单元，所述奇偶校验位储存单元被配置成储存利用所述数据信号产生的所述奇偶校验位。
8.一种半导体系统，包括：
存储控制器，所述存储控制器被配置成从外部接收命令信号、地址信号、数据掩蔽信号以及数据信号并控制要写入或读取的数据；以及
半导体存储装置，所述半导体存储装置被配置成从所述存储控制器接收写入数据、利用所述写入数据产生奇偶校验位、将所述写入数据和所述奇偶校验位传送到不同的穿通线、判定输出到所述存储控制器的读取数据是否具有错误、以及传送所述读取数据。
9.如权利要求8所述的半导体系统，其中，所述半导体存储装置包括：
存储器单元区域，所述存储器单元区域包括层叠于其中的多个存储器单元阵列，每个存储器单元阵列具有集成并形成于其中的多个存储器单元以储存从所述存储控制器输入的所述写入数据，并具有形成于其中的多个穿通线以传送信号；以及
控制逻辑区域，所述控制逻辑区域被配置成利用从所述存储控制器输入的所述写入数据来产生奇偶校验位、将所述写入数据和所述奇偶校验位传送到不同的穿通线、利用产生的所述奇偶校验位来判定从所述存储器单元区域输出的读取数据是否具有错误、以及传送所述读取数据。
10.如权利要求9所述的半导体系统，其中，所述控制逻辑区域包括错误校正码电路，所述错误校正码电路被配置成利用所述写入数据来产生所述奇偶校验位，并利用产生的所述奇偶校验位来判定所述读取数据是否具有错误。
11.如权利要求10所述的半导体系统，其中，所述错误校正码电路将所述写入数据传送到用于传送数据信号的数据线，并将产生的所述奇偶校验位传送到用于传送数据掩蔽信号的数据掩蔽线。
12.如权利要求10所述的半导体系统，其中，所述错误校正码电路包括：
奇偶校验位发生单元，所述奇偶校验位发生单元被配置成利用所述写入数据来产生所述奇偶校验位；
错误检测单元，所述错误检测单元被配置成利用由所述奇偶校验位发生单元产生的所述奇偶校验位来检测所述读取数据的错误，并根据检测结果传送所述读取数据；以及
错误校正单元，所述错误校正单元被配置成当从所述存储器单元区域输出读取数据时校正从所述错误检测单元输出的所述数据信号的错误。
13.如权利要求12所述的半导体系统，其中，所述奇偶校验位发生单元将利用所述写入数据产生的所述奇偶校验位储存到所述存储器单元区域中。
14.如权利要求12所述的半导体系统，其中，所述错误检测单元将所述读取数据与储存于所述存储器单元区域中的所述奇偶校验位进行比较、判定所述读取数据是否具有错误、当判定所述读取数据具有错误时将所述读取数据传送到所述错误校正单元、以及当判定所述读取数据不具有错误时将所述读取数据传送到用于传送所述读取数据的数据线。
15.如权利要求12所述的半导体系统，其中，所述奇偶校验位发生单元根据汉明码方法或循环冗余校验方法来产生所述奇偶校验位。
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