CN108062964B - 存储器件及包括该存储器件的半导体封装体 - Google Patents

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Abstract

一种半导体封装体包括：彼此层叠的存储器件以及用于存储器件之间的通信的层间通道，其中，每个存储器件包括：数据焊盘；存储核；数据输入/输出电路，经由数据焊盘来输入/输出数据；层间通道传送电路，将来自存储核的读取数据传送给层间通道，以及将经由数据输入/输出电路而输入的数据传送给层间通道；层间通道接收电路，接收层间通道的数据；读取错误校正电路，校正从层间通道接收电路传送来的数据的错误以产生错误校正过的数据，以及将错误校正过的数据传送给数据输入/输出电路；以及写入错误校正电路，基于从层间通道接收电路传送来的数据来产生要储存在存储核中的奇偶校验数据。

Description

存储器件及包括该存储器件的半导体封装体
技术领域
本发明的示例性实施例总体而言涉及一种存储器件及包括该存储器件的半导体封装体。
背景技术
近来，在几乎所有的电子系统中都使用存储器件。存储器件的容量和数据速率与日俱增。正进行大量的研究以将更多具有更大容量的存储器件安装在较小面积之内，以及有效地驱动存储器件。
此外，为了增加半导体芯片的集成度，存储芯片安放技术正改变成三维(3D)方案，在三维方案中，多个存储芯片可以按照3D结构层叠。通常，3D存储芯片安放方案可以提升半导体芯片的集成度和容量，同时减小芯片尺寸。
3D存储芯片安放方案的一个示例为硅通孔(TSV)方案。TSV方案为诸如传输速率随距离模块上的控制器的距离而退化或者封装上的改变和数据带宽的脆弱性的问题提供解决方案。根据TSV方案，多个层叠的存储芯片经由穿透层叠芯片的路径和形成在路径中的电极来彼此通信。
发明内容
本发明的实施例针对一种包括多个存储器件的半导体封装体中的高效错误校正技术。
在根据本发明的一个实施例中，半导体封装体包括：彼此层叠的多个存储器件以及用于多个存储器件之间的通信的层间通道，其中，多个存储器件中的每个包括：数据焊盘；存储核；数据输入/输出电路，经由数据焊盘来输入/输出数据；层间通道传送电路，将来自存储核的读取数据传送给层间通道，或者将经由数据输入/输出电路而输入的数据传送给层间通道；层间通道接收电路，接收层间通道的数据；读取错误校正电路，校正从层间通道接收电路传送来的数据的错误以产生错误校正过的数据，以及将错误校正过的数据传送给数据输入/输出电路；以及写入错误校正电路，基于从层间通道接收电路传送来的数据来产生要储存在存储核中的奇偶校验数据。
多个存储器件之中的一个存储器件可以为主存储器件，而其他存储器件可以为从存储器件，且主存储器件的数据焊盘可以电连接到半导体封装体的外部中的外部数据线，而从存储器件的数据焊盘可以被禁止。
主存储器件的读取错误校正电路可以被使能，而从存储器件的读取错误校正电路可以被禁止。
当半导体封装体中的多个存储器件执行读取操作时，主存储器件的读取错误校正电路可以执行错误校正操作。
主存储器件的层间通道传送电路可以在半导体封装体中的多个存储器件的写入操作期间将经由数据输入/输出电路而输入的写入数据传送给层间通道。
主存储器件和从存储器件的层间通道传送电路可以在对应的存储器件的读取操作期间将从对应的存储器的存储核读取的读取数据和奇偶校验数据传送给层间通道。
主存储器件的层间通道接收电路可以在半导体封装体中的多个存储器件的读取操作期间从层间通道接收读取数据和奇偶校验数据，以及将读取数据和奇偶校验数据传送给读取错误校正电路。
主存储器件和从存储器件的层间通道接收电路可以在对应的存储器件的写入操作期间接收来自层间通道的写入数据，以及将接收的写入数据传送给对应的存储器件的写入错误校正电路。
当写入错误校正电路所属的存储器件执行写入操作时，写入错误校正电路可以产生奇偶校验数据。
在半导体封装体被设置成执行数据掩模操作之后，写入错误校正电路可以通过使用从层间通道接收电路传送来的数据的一部分以及已经储存在存储核中的数据的一部分来产生奇偶校验数据。
根据本发明的另一实施例，一种半导体封装体包括：主存储器件，将数据传送给半导体封装体的外部中的外部设备/从半导体封装体的外部中的外部设备接收数据；一个或多个从存储器件，经由主存储器件来将数据传送给半导体封装体的外部中的外部设备/从半导体封装体的外部中的外部设备接收数据；以及通道，用于主存储器件与所述一个或多个从存储器件之间的通信，其中，当主存储器件与所述一个或多个从存储器件执行写入操作时，用于错误校正的奇偶校验数据被产生和储存在执行写入操作的存储器件中，而当主存储器件和所述一个或多个从存储器件执行读取操作时，主存储器件通过使用从执行读取操作的存储器件读取的读取数据和奇偶校验数据来执行错误校正操作。
主存储器件和所述一个或多个从存储器件可以层叠在半导体封装体中，且主存储器件的数据焊盘可以电连接到半导体封装体的外部中的外部数据线。
主存储器件和所述一个或多个从存储器件可以形成为一样，且存储器件是主存储器件还是从存储器件可以通过设置来决定。
根据本发明的又一实施例，一种半导体封装体包括：主存储器件，将数据传送给半导体封装体的外部中的外部设备/从半导体封装体的外部中的外部设备接收数据；一个或多个从存储器件，经由主存储器件来将数据传送给半导体封装体的外部中的外部设备/从半导体封装体的外部中的外部设备接收数据；以及层间通道，用于主存储器件与所述一个多个从存储器件之间的通信，其中，主存储器件包括：数据焊盘；第一存储核；数据输入/输出电路，经由数据焊盘来输入/输出数据；奇偶校验发生电路，基于经由数据输入/输出电路而输入的输入数据来产生奇偶校验数据；第一层间通道传送电路，在主存储器件的读取操作期间将从第一存储核读取的读取数据和奇偶校验数据传送给层间通道，以及在主存储器件和所述一个或多个从存储器件的写入操作期间将经由数据输入/输出电路而输入的数据传送给层间通道；第一层间通道接收电路，在主存储器件的写入操作期间以及在主存储器件和所述一个或多个从存储器件的读取操作期间，接收层间通道的数据和奇偶校验数据；第一写入错误校正电路，在主存储器件的写入操作期间基于从第一层间通道接收电路传送来的奇偶校验数据来校正从第一层间通道接收电路传送来的数据的错误；以及读取错误校正电路，在主存储器件和所述一个或多个从存储器件的读取操作期间，基于从第一层间通道接收电路传送来的奇偶校验数据来校正从第一层间通道接收电路传送来的数据的错误以产生错误校正过的数据，以及将错误校正过的数据传送给数据输入/输出电路，其中，所述一个或多个从存储器件中的每个包括：第二存储核；第二层间通道传送电路，在对应的从存储器件的读取操作期间将从第二存储核读取的数据和奇偶校验数据传送给层间通道；第二层间通道接收电路，在对应的从存储器件的写入操作期间接收层间通道的数据和奇偶校验数据；以及第二写入错误校正电路，在对应的从存储器件的写入操作期间基于从第一层间通道接收电路传送来的奇偶校验数据来校正从第一层间通道接收电路传送来的数据的错误。
所述一个或多个从存储器件可以层叠在主存储器件之上。
层间通道可以包括多个硅通孔(TSV)。
根据本发明的又一实施例，一种存储器件包括：数据焊盘；存储核；数据输入/输出电路，经由数据焊盘来输入/输出数据；层间通道传送电路，将来自存储核的读取数据传送给层间通道或者将经由数据输入/输出电路而输入的数据传送给层间通道；层间通道接收电路，接收层间通道的数据；读取错误校正电路，校正从层间通道接收电路传送来的数据的错误以产生错误校正过的数据，以及将错误校正过的数据传送给数据输入/输出电路；以及写入错误校正电路，基于从层间通道接收电路传送来的数据来产生要储存在存储核中的奇偶校验数据，其中，数据焊盘、数据输入/输出电路和读取错误校正电路在存储器件被设置成主存储器件时被使能，以及在存储器件被设置成从存储器件时被禁止。
当存储器件被设置成执行数据掩模操作时，写入错误校正电路可以通过使用从层间通道接收电路传送来的数据的一部分以及已经储存在存储核中的数据的一部分来产生奇偶校验数据。
层间通道可以为用于存储器件和与存储器件一起层叠的一个或多个其他存储器件之间的通信的通道。
根据本发明的又一实施例，一种半导体封装体包括：经由共同的层间通道以可通信方式耦接的主存储器件和从存储器件；其中，主器件包括：第一数据焊盘；用于储存数据的第一存储核；第一数据输入/输出电路，适用于经由第一数据焊盘将数据传送给主存储器件/从主存储器件传送数据；第一层间通道传送电路，适用于将来自第一存储核的第一读取数据传送给公共的层间通道，以及适用于将来自第一数据输入/输出电路的写入数据传送给公共的层间通道；第一层间通道接收电路，适用于从公共的层间通道接收第一读取数据和写入数据；第一读取错误校正电路，适用于校正从第一层间通道接收电路传送来的第一读取数据的错误以产生错误校正过的第一读取数据，以及适用于将错误校正过的第一读取数据传送给第一数据输入/输出电路；以及其中，从器件包括：用于储存数据的第二存储核；第二层间通道传送电路，适用于将来自第二存储核的第二读取数据传送给公共的层间通道；第二层间通道接收电路，适用于接收公共的层间通道的写入数据。
主器件还可以包括第一写入错误校正电路，第一写入错误校正电路适用于基于从第一层间通道接收电路传送来的写入数据来产生要储存在第一存储核中的第一写入奇偶校验数据，以及其中，从器件还包括第二写入错误校正电路，第二写入错误校正电路适用于基于从第二层间通道接收电路传送来的写入数据来产生要储存在存储核中的第二写入奇偶校验数据。
第一读取错误校正电路还可以适用于校正经由第二层间通道传送电路、公共的层间通道和第一层间通道接收电路而传送的第二读取数据的错误以产生错误校正过的第二读取数据，以及适用于将错误校正过的第二读取数据传送给第一数据输入/输出电路。
第一数据焊盘可以电连接到外部数据线。
从器件还可以包括被禁止的第二数据焊盘。
从器件可以包括第二读取错误校正电路，以及其中，第一读取错误校正电路被使能，而第二读取错误校正电路被禁止。
第一层间通道传送电路可以在主存储器件的写入操作期间将经由第一数据输入/输出电路而输入的写入数据传送给公共的层间通道。
第一层间通道传送电路可以在从存储器件的写入操作期间将经由第一数据输入/输出电路而输入的写入数据传送给公共的层间通道。
第一层间通道传送电路可以在主存储器件的读取操作期间将来自第一存储核的与第一读取数据相对应的第一读取奇偶校验数据传送给公共的层间通道，以及其中，第二层间通道传送电路可以在从存储器件的读取操作期间将来自第二存储核的与第二读取数据相对应的第二读取奇偶校验数据传送给公共的层间通道。
在主存储器件的读取操作期间，第一层间通道接收电路可以从公共的层间通道接收第一读取数据和第一读取奇偶校验数据，以及将第一读取数据和第一读取奇偶校验数据传送给第一读取错误校正电路。
在从存储器件的读取操作期间，第一层间通道接收电路可以从公共的层间通道接收第二读取数据和第二读取奇偶校验数据，以及将第二读取数据和第二读取奇偶校验数据传送给第一读取错误校正电路。
第一层间通道接收电路和第二层间通道接收电路可以从公共的层间通道接收写入数据，以及分别在主存储器件和从存储器件的写入操作期间将接收的写入数据传送给相应的第一写入错误校正电路和第二写入错误校正电路。
第一写入错误校正电路可以在主器件的写入操作期间产生第一写入奇偶校验数据，以及其中，第二写入错误校正电路可以在从器件的写入操作期间产生第二写入奇偶校验数据。
在半导体封装体的数据掩模操作期间，第一写入错误校正电路和第二写入错误校正电路可以分别基于从公共的层间通道接收电路传送来的未掩模写入数据以及已经储存在第一存储核或第二存储核中的数据之中的掩模数据来产生相应的第一写入奇偶校验数据和第二写入奇偶校验数据。
根据本发明的又一实施例，一种半导体封装体包括：主存储器件，适用于将读取数据输出给外部设备，以及从外部设备接收写入数据；从存储器件，适用于将读取数据输出给主存储器件，以及从主存储器件接收写入数据；以及通道，用于主存储器件与从存储器件之间的通信，其中，在主存储器件和从存储器件的相应的写入操作期间，执行相应的写入操作的主存储器件和从存储器件产生用于写入数据的奇偶校验数据，以及其中，在主存储器件和从存储器件的相应的读取操作期间，主存储器件对来自执行相应的读取操作的主存储器件和从存储器件的读取数据进行错误校正。
主存储器件和从存储器件可以层叠在半导体封装体中，以及其中，主存储器件的数据焊盘可以电连接到外部设备。
主存储器件可以包括：数据焊盘；第一存储核；数据输入/输出电路，适用于经由数据焊盘来将数据传送给主存储器件/从主存储器件传送数据；奇偶校验发生电路，适用于基于来自数据输入/输出电路的写入数据来产生奇偶校验数据；第一层间通道传送电路，适用于在主存储器件的读取操作期间将来自第一存储核的读取数据传送给层间通道，以及适用于在主存储器件和从存储器件的相应的写入操作期间将来自数据输入/输出电路的写入数据和来自奇偶校验电路的奇偶校验数据传送给层间通道；第一层间通道接收电路，适用于在主存储器件的写入操作期间从层间通道接收写入数据和奇偶校验数据，以及适用于在主存储器件和从存储器件的相应的读取操作期间接收读取数据；第一写入错误校正电路，适用于在主存储器件的写入操作期间基于从第一层间通道接收电路传送来的奇偶校验数据来对从第一层间通道接收电路传送来的写入数据进行错误校正；以及读取错误校正电路，适用于在主存储器件和从存储器件的相应的读取操作期间对从第一层间通道接收电路传送来的读取数据进行错误校正以产生错误校正过的数据，以及将错误校正过的数据传送给数据输入/输出电路，其中，从存储器件包括：第二存储核；第二层间通道传送电路，适用于在从存储器件的读取操作期间将来自第二存储核的读取数据传送给层间通道；第二层间通道接收电路，适用于在从存储器件的写入操作期间接收层间通道的写入数据和奇偶校验数据；以及第二写入错误校正电路，适用于在从存储器件的写入操作期间基于从第一层间通道接收电路传送来的奇偶校验数据来对从第一层间通道接收电路传送来的写入数据进行错误校正。
从存储器件可以层叠在主存储器件之上，以及其中，层间通道可以包括多个硅通孔TSV。
根据本发明的又一实施例，一种存储器件包括：数据焊盘；存储核；数据输入/输出电路，适用于经由数据焊盘来将数据传送给存储器件/从存储器件传送数据；层间通道传送电路，适用于将来自存储核的读取数据传送给层间通道或者将来自数据输入/输出电路的数据传送给层间通道；层间通道接收电路，适用于接收层间通道的数据；读取错误校正电路，适用于对来自层间通道接收电路的数据进行错误校正以产生错误校正过的数据，以及将错误校正过的数据传送给数据输入/输出电路；以及写入错误校正电路，适用于基于来自层间通道接收电路的数据来产生要储存在存储核中的奇偶校验数据，其中，数据焊盘、数据输入/输出电路和读取错误校正电路在存储器件被设置成主存储器件时被使能，以及在存储器件被设置成从存储器件时被禁止。
当存储器件被设置成执行数据掩模操作时，写入错误校正电路可以通过使用从层间通道接收电路传送来的数据的一部分和已经储存在存储核中的数据的一部分来产生奇偶校验数据。
层间通道可以为用于存储器件和与存储器件层叠在一起的一个或多个其他存储器件的通信的通道。
根据本发明的又一实施例，一种半导体封装体包括：至少第一存储器件和第二存储器件；以及层间通道，适用于以可通信方式耦接第一存储器件和第二存储器件，其中，第一存储器件和第二存储器件中的每个包括：存储核；层间通道单元，适用于在对应的存储器件的读取操作期间将来自存储核的读取数据传送给层间通道；以及写入错误校正电路，适用于在对应的存储器件的写入操作期间基于来自层间通道的写入数据来产生要储存在存储核中的奇偶校验数据。
第一存储器件还可以包括：数据输入/输出单元，适用于从外部接收写入数据以及将读取数据输出到外部；以及读取错误校正电路，适用于对读取数据进行错误校正，以及将错误校正过的数据传送给数据输入/输出单元，以及其中，第一存储器件的层间通道单元还在第一存储器件和第二存储器件的相应的读取操作期间将来自层间通道的读取数据提供给读取错误校正电路。
第一存储器件的层间通道单元还可以分别在第一存储器件和第二存储器件的写入操作期间经由层间通道来将来自数据输入/输出单元的写入数据传送给第一存储器件和第二存储器件的写入错误校正电路。
数据输入/输出单元可以包括奇偶校验发生电路，奇偶校验发生电路适用于为来自外部的写入数据产生奇偶校验数据，其中，第一存储器件的层间通道单元还可以分别在第一存储器件和第二存储器件的写入操作期间经由层间通道来将来自数据输入/输出单元的写入数据和奇偶校验数据传送给第一存储器件和第二存储器件的写入错误校正电路，以及其中，写入错误校正电路还可以在不产生奇偶校验位的情况下根据奇偶校验发生电路产生的奇偶校验数据来对写入数据进行错误校正。
附图说明
通过参照附图来更详细地描述本发明的各种实施例，对于本发明所属领域技术人员而言，本发明的以上和其他的特征和优点将变得更加明显，在附图中：
图1是图示根据本发明的一个实施例的包括错误校正电路的存储器件的框图；
图2是图示图1的写入错误校正电路的配置示例的框图；
图3是图示根据本发明的一个实施例的半导体封装体300的框图；以及
图4是图示根据本发明的另一实施例的半导体封装体400的框图。
具体实施方式
下面将参照附图来更详细地描述各种实施例。然而，本发明可以按照不同的形式来实施，而不应当被解释成局限于本文中所阐述的实施例。相反地，这些实施例被提供使得此公开将是彻底且完整的，且这些实施例将把本发明的范围充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。
将理解的是，虽然在本文中可以使用术语“第一”、“第二”和“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用来将元件彼此区分。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以称作第二元件或第三元件。
附图不一定成比例，且在一些情况下，可能已经夸大了比例以清楚地示出实施例的各种元件。例如，在附图中，为了图示的方便，可以相比于实际尺寸和间隔而夸大元件的尺寸和元件之间的间隔。
还将理解的是，当一个元件被称作“连接到”或“耦接到”另一元件时，其可以直接连接到或耦接到另一元件，或者可以存在一个或多个中间元件。此外，将理解的是，当一个元件被称作在两个元件“之间”时，其可以为这两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
在本文中可以为了描述方便而使用诸如“之下”、“以下”、“较低”、“以上”、“较高”等空间相对术语来描述图中所示的一个元件或特征与另外的元件或特征的关系。将理解的是，除图中所描述的方向之外，空间相对术语意在还包含制造、使用或操作中的器件的不同方向。例如，如果图中的器件翻转，则描述成在其他元件或特征“之下”或“下面”的元件将在其他元件或特征“之上”或“上面”。器件可以另外指向(旋转90度或者处于其他指向)，而本文中使用的空间相对描述语可以相应地描述。
本文中使用的术语仅用于描述特定实施例的目的，而非意图限制本发明。除非上下文清楚地另外指出，否则本文中所使用的单数形式意在也包括复数形式。还将理解的是，术语“包括”、“包含”在本说明书中使用时指定所陈述元件的存在，而不排除存在或添加一个或多个其他元件。本文中所使用的术语“和/或”包括相关联的列出项中的一个或多个的任意组合和全部组合。
除非另外限定，否则本文中使用的全部术语(包括技术术语和科学术语)具有与本发明基于本公开的所属领域的技术人员所通常理解的意思相同的意思。还将理解的是，诸如在通常使用的词典中定义的术语的术语应当被解释成具有与其在本公开的上下文中的意思相一致的意思，而不应当以理想化或过于形式的意义来解释(除非本文中另外直接如此定义)。
在下面的描述中，阐述了大量具体细节以提供对本发明的透彻理解。可以在无这些具体细节中的一些或全部的情况下实施本发明。另一方面，未详细描述众所周知的工艺结构和/或工艺以免不必要地混淆本发明。
还要注意的是，在一些情况下，对于本领域技术人员将明显的是，除非另外具体指出，否则关于一个实施例而描述的元件(也称作特征)可以单独使用，或者结合另一实施例的其他元件来使用。
在下文中，将参照附图来详细描述本发明的各种实施例。
现在参见图1，根据本发明的一个实施例，提供了存储器件100。存储器件100被配置成使得其可以在将参照图3和图4来详细描述的半导体封装体中与其他类似存储器件和/或与存储器件100不同的存储器件层叠在一起。
参见图1，存储器件100可以包括数据焊盘101、存储器件110、数据输入/输出电路120、层间通道传送电路130、层间通道接收电路140、读取错误校正电路150和写入错误校正电路160。存储器件100可以与其他存储器件一起层叠在半导体封装体中。我们还注意到，虽然图1将存储器件示例成前面提及的元件每种仅包括一个，但是将理解的是，在其他实施例中，在不脱离本发明的范围的情况下，存储器件100可以包括两个或更多个前面提及的元件中的每种。
数据焊盘101可以在存储器件100被设置成主器件时被使能，以及在存储器件100被设置成从器件时被禁止。当数据焊盘101被使能时，在存储器件100的外部中的外部数据线(未示出)可以耦接到数据焊盘101。当数据焊盘101被禁止时，存储器件100的外部中的外部数据线可以与数据焊盘101电隔离。
存储核110可以包括用于储存数据和用于从器件读取数据的多个元件。存储核110可以包括例如已知元件，诸如设置有用于储存数据的多个存储单元的单元阵列、使能字线的行解码器、选择列的列解码器、感测数据的位线感测放大器、在写入操作期间将写入数据传送给位线感测放大器的写入驱动器以及在读取操作期间将位线感测放大器的感测的数据传送给存储核110的外部的输入/输出感测放大器。
数据输入/输出电路120可以经由数据焊盘101来在存储器件100与诸如主机的外部设备之间传送数据。数据输入/输出电路120可以在存储器件100被设置成主器件时被使能，以及在存储器件100被设置成从器件时被禁止。数据输入/输出电路120可以响应于主/从信号M/S而被使能/禁止。例如，主/从信号M/S可以在存储器件100被设置成主器件时被使能成“1”，以及在存储器件100被设置成从器件时被禁止成“0”。数据输入/输出电路120可以基于输入的读取信号RD而工作于读取操作模式。数据输入/输出电路120也可以基于输入的写入信号WT而工作于写入操作模式。当存储器件100是主器件时，读取信号RD和/或写入信号WT可以从外部设备直接输入。当存储器件是从设备时，读取信号RD和/或写入信号WT可以经由主器件来从外部设备间接输入。
层间通道传送电路130可以将读取数据和奇偶校验数据从存储核110传送给层间通道102。此外，层间通道传送电路130可以将来自数据输入/输出电路120的输入数据传送给层间通道102。层间通道传送电路130的操作可以根据存储器件100被设置成主器件还是从器件而不同。
当存储器件100被设置成主器件时，层间通道传送电路130可以在存储器件100的读取操作期间将从存储核110读取的读取数据和奇偶校验数据传送给层间通道102。此外，当存储器件100被设置成主器件且层叠在半导体封装体中的存储器件之中的一个存储器件(包括存储器件100自身)执行写入操作时，存储器件100的层间通道传送电路130可以将来自数据输入/输出电路120的输入数据传送给层间通道102。
当存储器件100被设置成从器件时，层间通道传送电路130可以在存储器件100的读取操作期间将从存储核110读取的读取数据和奇偶校验数据传送给层间通道102。
基于主/从信号M/S，层间通道传送电路130可以检测存储器件100被设置成了主器件还是从器件。基于截片(slice)读取信号RD_Slice，层间传送电路130可以检测存储器件100是否执行读取操作。基于写入信号WT，存储器件可以检测层叠在半导体封装体中的存储器件之中的另一个存储器件是否执行写入操作。截片读取信号RD_SLICE可以在存储器件100执行读取操作时被使能。写入信号WT可以在层叠在半导体封装体中的存储器件之中的另一个存储器件执行写入操作时被使能。
层间通道接收电路140可以经由层间通道102来接收数据(读取数据、奇偶校验数据或输入数据)，以及可以将接收的数据传送给读取错误校正电路150或写入错误校正电路160。层间通道接收电路140的操作可以根据存储器件100被设置成主器件还是从器件而不同。
当存储器件100被设置成主器件时，层间通道接收电路140可以在存储器件100的写入操作期间将从层间通道102接收的数据传送给写入错误校正电路160。当存储器件100被设置成主器件且层叠在半导体封装体中的存储器件之中的另一个存储器件执行读取操作时，存储器件100的层间通道接收电路140可以将从层间通道102接收的读取数据和奇偶校验数据传送给读取错误校正电路150。
当存储器件100被设置成从器件时，层间通道接收电路140可以在存储器件100的写入操作期间将从层间通道102接收的数据传送给写入错误校正电路160。
基于主/从信号M/S，截片写入信号WT_SLICE和读取信号RD，层间通道接收电路140可以分别检测存储器件100被设置成主器件还是从器件、存储器件100是否执行写入操作、层叠在半导体封装体中的存储器件之中的另一存储器件是否执行读取操作。截片写入信号WT_SLICE可以在存储器件100执行写入操作时被使能。读取信号RD可以在层叠在半导体封装体中的存储器件之中的另一个存储器件执行读取操作时被使能。
在存储器件100的写入操作期间或者当截片写入信号WT_SLICE被使能时，写入错误校正电路160可以产生从层间通道接收电路140传送来的数据的奇偶校验数据，以及将数据和奇偶校验数据传送给存储核110以储存数据和奇偶校验数据。
当存储器件100被设置成在写入操作期间根据使能的数据掩模信号DM来执行数据掩模操作时，从层间通道接收电路140传送来的数据之中的未掩模数据可以被储存在存储核110中。在这种情况下，写入错误校正电路160可以基于从层间通道接收电路140传送来的数据之中的未掩模数据以及已经储存在存储核110中的数据之中的掩模数据来产生奇偶校验数据。
读取错误校正电路150可以在存储器件100被设置成主器件时被使能，以及在存储器件100被设置成从器件时被禁止。在存储器件100被设置成主器件且层叠在半导体封装体中的存储器件之中的另一个存储器件执行读取操作的情况下，读取错误校正电路150可以从层间通道接收电路140接收数据和奇偶校验数据，基于奇偶校验数据来校正数据的错误以产生错误校正过的数据，以及将错误校正过的数据传送给数据输入/输出电路120。基于主/从信号M/S和读取信号RD，读取错误校正电路150可以分别检测存储器件100被设置成主器件还是从器件以及层叠在半导体封装体中的存储器件之中的另一个存储器件是否执行写入操作。
图2是图示图1中所示的写入错误校正电路160的更详细配置的框图。
参见图2，写入错误校正电路160可以包括奇偶校验发生器210、错误校正器220和数据组合器230。数据掩模信号DM可以在数据掩模操作被设置时被使能，以及在数据掩模操作未被设置时被禁止。
在不支持掩模操作的写入操作(在下文中也称作正常写入操作)期间，数据掩模信号DM被禁止而截片写入信号WT_SLICE被使能。奇偶校验发生器210可以基于从层间通道接收电路140传送来的数据来产生奇偶校验数据，以及将数据和奇偶校验数据传送给存储核110。
在支持数据掩模操作的写入操作期间，数据掩模信号DM被使能，截片写入信号WT_SLICE也被使能，以及错误校正器220读取掩模的数据、对应的奇偶校验数据，所述奇偶校验数据已经被产生且被储存在存储核110中。错误校正器220可以基于对应的奇偶校验数据来对掩模的数据进行错误校正。在支持数据掩模操作的写入操作期间，已经储存在存储核110中的掩模数据可以与从层间通道接收电路140提供的未掩模数据组合，且组合的数据可以被写入至存储核110中。
在支持数据掩模操作的写入操作期间，数据组合器230可以将从层间通道接收电路140传送来的数据之中的未掩模数据与从存储核110读取且被错误校正器220校正过的掩模数据组合，由此产生组合的数据。
错误校正器220和数据组合器230在正常写入操作期间被禁止。
在支持数据掩模操作的写入操作期间，奇偶校验发生器210可以基于组合的数据来产生新的奇偶校验数据，以及将组合的数据以及用于组合的数据的奇偶校验数据传送给存储核110。
图3图示了根据本发明的一个实施例的半导体封装体300。
参见图3，半导体封装体300包括经由层间通道102来彼此通信地耦接的两个层叠存储器件100_0和100_1。相应的存储器件100_0和100_1可以各自对应于参照图1和图2而描述的存储器件100。层间通道102可以包括多个硅通孔(TSV)。虽然图3的实施例图示了仅两个存储器件层叠在半导体封装体300中，但是本发明不受此方式的限制。例如，三个或更多个存储器件可以层叠以形成使用与针对半导体封装体300而描述的配置和操作方法相同的配置和操作方法。
现在再次参见图3的实施例，存储器件中的一个存储器件(例如，存储器件100_0)可以被设置成主器件，而另一存储器件(例如，100_1)可以被设置成从器件。例如，对于选择存储器件100_0作为主器件以及选择存储器件100_1作为从器件，存储器件100_0的主/从信号M/S_0可以被使能成“1”，而存储器件100_1的主/从信号M/S_1可以被使能成“0”。虽然图3示出了半导体封装体300包括两个存储器件100_0和100_1从而存在一个从器件，但是从存储器件的数量可以为两个或更多个。在图3的实施例的变型中，三个或更多个从器件可以经由公共层间通道102来可通信地耦接到单个主器件。例如，在一个采用层叠在半导体封装体中的四个存储器件的实施例中，一个存储器件可以为主器件，而另外三个存储器件可以为从器件。
由于存储器件100_0被设置成主存储器件，因此存储器件100_0的数据焊盘101_0可以耦接到半导体封装体300的外部数据线DATA LINE。由于存储器件100_1被设置成从存储器件，因此数据焊盘101_1、数据输入/输出电路120_1和读取错误校正电路150_1可以被禁止。图3图示了从存储器件100_1中的用斜平行线画阴影了的被禁止元件101_1、120_1和150_1。
在下文中，描述在下面的情况下半导体封装体300的操作：(1)当在主存储器件100_0中执行写入操作时，(2)当在主存储器件100_0中执行读取操作时，(3)当在从存储器件100_1中执行写入操作时，以及(4)当在从存储器件100_1中执行读取操作时。
(1)当在主存储器件100_0中执行写入操作时半导体封装体300的操作
当在主存储器件100_0中执行写入操作时，写入信号WT可以被使能成“1”；主存储器件100_0的截片写入信号WT_SLICE_0可以被使能成“1”；以及从存储器件100_1的截片写入信号WT_SLICE_1可以被禁止成“0”。
在主存储器件100_0的写入操作期间，主存储器件100_0的数据输入/输出电路120_0可以经由数据焊盘101_0接收写入数据。写入数据可以经由层间通道传送电路130而传送给层间通道102。层间通道102的写入数据可以经由层间通道接收电路140_0而传送给写入错误校正电路160_0。写入错误校正电路160_0可以基于写入数据来产生奇偶校验数据。写入数据和与写入数据相对应的奇偶校验数据可以被写入至存储核110_0中。当数据掩模操作建立时，写入错误校正电路160_0可以将能够写入数据之中的未掩模数据与储存在存储核110_0中的掩模数据组合，并产生用于组合的数据的奇偶校验数据。
(2)当在主存储器件100_0中执行读取操作时半导体封装体300的操作
当在主存储器件100_0中执行读取操作时，读取信号RD可以被使能成“1”；主存储器件100_0的截片读取信号RD_SLICE_0可以被使能成“1”；以及从存储器件100_1的截片写入信号RD_SLICE_1可以被禁止成“0”。
在从存储器件100_0的读取操作期间，读取数据和与读取数据相对应的奇偶校验数据可以从存储核110_0读取，并被传送给层间通道传送电路130_0。层间通道传送电路130_0可以经由层间通道102和层间通道接收电路140_0将读取数据和奇偶校验数据传送给读取错误校正电路150_0。读取错误校正电路150_0可以基于奇偶校验数据来校正读取数据的错误以产生错误校正过的读取数据。错误校正过的数据可以被传送给数据输入/输出电路120_0。然后数据输入/输出电路120_0可以经由数据焊盘101_0输出读取数据。
当在从存储器件100_1中执行写入操作时半导体封装体300的操作
当在从存储器件100_1中执行写入操作时，写入信号WT可以被使能成“1”；从存储器件100_1的截片写入信号WT_SLICE_1可以被使能成“1”；以及主存储器件100_0的截片写入信号WT_SLICE_0可以被禁止成“0”。
在从存储器件100_1的写入操作期间，主存储器件100_0的数据输入/输出电路120_0可以经由数据焊盘101_0来接收写入数据。写入数据可以经由层间通道传送电路130来传送给层间通道102。层间通道102的写入数据可以经由从存储器件100_1中的层间通道接收电路140_1来传送给写入错误校正电路160_1。写入错误校正电路160_1可以基于写入数据来产生奇偶校验数据。写入数据和与写入数据相对应的奇偶校验数据可以被写入至存储核110_1中。当数据掩模操作建立时，写入错误校正电路160_1可以将写入数据之中的未掩模数据与储存在存储核110_1中的掩模数据组合，并产生用于组合的数据的奇偶校验数据。
(4)当在从存储器件100_1中执行读取操作时半导体封装体300的操作
当在从存储器件100_1中执行读取操作时，读取信号RD可以被使能成“1”；从存储器件100_1的截片读取信号RD_SLICE_1可以被使能成“1”；以及主存储器件100_0的截片读取信号RD_SLICE_0可以被禁止成“0”。
在从存储器件100_1的读取操作期间，读取数据和与读取数据对应的奇偶校验数据可以从存储核110_1读取，并被传送给层间通道传送电路130_1。层间通道传送电路130_1可以经由层间通道102和主存储器件100_0的层间通道接收电路140_0而将读取数据和奇偶校验数据传送给主存储器件100_0的读取错误校正电路150_0。读取错误校正电路150_0可以基于奇偶校验数据来校正读取数据的错误以产生错误校正过的读取数据。错误校正过的读取数据可以被传送给数据输入/输出电路120_0。然后数据输入/输出电路120_0可以经由数据焊盘101_0来输出读取数据。
如上所述，在半导体封装体300的写入操作期间，执行写入操作的存储器件100_0或100_1的写入错误校正电路160_0或160_1可以产生用于写入数据的奇偶校验数据。此外，如上所述，在半导体封装体300的读取操作期间，主存储器件100_0的读取错误校正电路150_0可以对读取数据进行错误校正，而从存储器件100_1的读取错误校正电路150_1被禁止。换言之，可以正好在读取数据被输出给半导体封装体300的外部之前执行用于校正读取数据的读取错误校正操作。因此，根据本发明的一个实施例，甚至可以校正数据经由层间通道102而在存储器件100_0和100_1之间传送时出现的数据错误。
图3示出了彼此相同的主存储器件100_0和从存储器件100_1，而从存储器件100_1中的一些元件(用斜线标出)被禁止。在这层意义上，在一个实施例中，从存储器件100_1可以被设计成不包括图3的被禁止的元件。
在一个实施例中，主存储器件100_0和从存储器件100_1可以为不同的存储器件。例如，主存储器件100_0可以为DRAM器件，而从存储器件100_1可以为闪存器件。
图4图示了根据本发明的另一实施例的半导体封装体400。
参见图4，半导体封装体400包括经由层间通道102可通信地彼此耦接的两个层叠的存储器件500_0和500_1。虽然图4的实施例图示了仅两个存储器件层叠在半导体封装体400中，但是本发明不受此方式的限制。例如，3个、4个或更多个存储器件可以层叠以形成使用与针对半导体封装体400而描述的配置和操作方法相同的配置和操作方法的半导体封装体。
除了存储器件500_0和500_1中的每个分别还包括奇偶校验发生电路570_0和570_1之外，相应的存储器件500_0和500_1与参照图1和图2而描述的存储器件100相同。层间通道102可以包括多个硅通孔(TSV)。
存储器件500_0和500_1之中的一个可以被设置成主器件，而另一存储器件可以被设置成从器件。在图4的实施例中，图示了存储器件500_0是主器件而存储器件500_1为从器件。为了将存储器件500_0设置成主器件，存储器件500_0的主/从信号M/S_0可以被使能成“1”。为了将存储器件500_1设置成从器件，存储器件500_1的主/从信号M/S_1可以被使能成“0”。图4图示了从存储器件500_1中的被禁止的元件101_1、120_1、150_1和570_1用斜线标出。
虽然图4示出了半导体封装体400包括两个存储器件500_0和500_1从而存在一个从器件，但是从存储器件的数量可以为两个或更多个。因此，在图4的实施例的变型中，三个、四个或更多个从器件可以经由公共层间通道102而可通信地耦接到单个主器件。例如，在一个采用四个存储器件层叠在半导体封装体中的实施例中，一个存储器件可以为主器件，而另外三个存储器件可以为从器件。
奇偶校验发生电路570_0和570_1可以在对应的存储器件被设置成主器件时被使能。例如，当主/从信号M/S_0被使能成“1”时，奇偶校验发生电路570_0被使能。此外，例如，当主/从信号M/S_1被使能成“1”时，奇偶校验发生电路570_1可以被使能。当半导体封装体400例如在针对主器件500_0的写入信号WT被使能时执行写入操作，奇偶校验发生电路570_0可以在写入数据经由层间通道传送电路130_0传送给层间通道102之前基于写入数据来产生奇偶校验数据。奇偶校验发生电路570_0和570_1可以与图2中所示的写入错误校正电路160的奇偶校验发生器210相同。
在下文中，描述下面情况下半导体封装体400的操作：(1)当在主存储器件500_0中执行写入操作时，(2)当在主存储器件500_0中执行读取操作时，(3)当在从存储器件500_1中执行写入操作时，以及(4)当在从存储器件500_1中执行读取操作时。
(1)当在主存储器件500_0中执行写入操作时半导体封装体400的操作
当在主存储器件500_0中执行写入操作时，写入信号WT可以被使能成“1”；主存储器件500_0的截片写入信号WT_SLICE_0可以被使能成“1”；以及从存储器件500_1的截片写入信号WT_SLICE_1可以被禁止成“0”。
在主存储器件500_0的写入操作期间，主存储器件500_0的数据输入/输出电路120_0可以经由数据焊盘101_0来接收写入数据。写入数据可以传送给奇偶校验发生电路570_0。奇偶校验发生电路570_0可以基于写入数据来产生奇偶校验数据，以及将写入数据和奇偶校验数据传送给层间通道传送电路130_0。层间通道传送电路130_0可以将写入数据和奇偶校验数据传送给层间通道102。层间通道102的写入数据和奇偶校验数据可以由层间通道接收电路140_0来接收，且被传送给写入错误校正电路160_0。写入错误校正电路160_0可以基于由奇偶校验发生电路570_0产生的奇偶校验数据来校正写入数据的错误。由于写入错误校正电路160_0包括错误校正器220，因此写入数据的错误可以由错误校正器220来校正。由于与写入数据相对应的奇偶校验数据已经由奇偶校验发生电路570_0产生，因此写入错误校正电路160_0不需要再次产生奇偶校验数据。错误校正过的写入数据和与错误校正过的写入数据相对应的奇偶校验数据可以被写入至存储核110_0中。当数据掩模操作建立时，写入错误校正电路160_0的数据组合器230可以将写入数据之中的未掩模数据与储存在存储核110_0中的掩模数据组合，且奇偶校验发生器210可以产生用于组合的数据的新的奇偶校验数据。
(2)当在主存储器件500_0中执行读取操作时半导体封装体400的操作
当在主存储器件500_0中执行读取操作时，读取信号RD可以被使能成“1”；主存储器件500_0的截片读取信号RD_SLICE_0可以被使能成“1”；以及从存储器件500_1的截片写入信号RD_SLICE_1可以被禁止成“0”。
在主存储器件500_0的读取操作期间，读取数据和与读取数据相对应的奇偶校验数据可以从存储核110_0读取，并被传送给层间通道传送电路130_0。层间通道传送电路130_0可以经由层间通道102和层间通道接收电路140_0来将读取数据和奇偶校验数据传送给读取错误校正电路150_0。读取错误校正电路150_0可以基于奇偶校验数据来校正读取数据的错误以产生错误校正过的读取数据。错误校正过的读取数据可以被传送给数据输入/输出电路120_0。数据输入/输出电路120_0可以经由数据焊盘101_0来输出读取数据。
(3)当在从存储器件500_1中执行写入操作时半导体封装体400的操作
当在从存储器件500_1中执行写入操作时，写入信号WT可以被使能成“1”；从存储器件500_1的截片写入信号WT_SLICE_1可以被使能成“1”；以及主存储器件500_0的截片写入信号WT_SLICE_0可以被禁止成“0”。
在从存储器件500_1的写入操作期间，主存储器件500_0的数据输入/输出电路120_0可以经由数据焊盘101_0来接收写入数据。写入数据可以被传送给奇偶校验发生电路570_0。奇偶校验发生电路570_0可以基于写入数据来产生奇偶校验数据，以及将写入数据和奇偶校验数据传送给层间通道传送电路130_0。层间通道传送电路130_0可以将写入数据和奇偶校验数据传送给层间通道102。层间通道102的写入数据和奇偶校验数据可以由层间通道接收电路140_1来接收，且被传送给写入错误校正电路160_1。写入错误校正电路160_1可以基于由奇偶校验发生电路570_0产生的奇偶校验数据来校正写入数据的错误。由于写入错误校正电路160_1包括错误校正器220，因此写入错误的错误可以由错误校正器220来校正。由于与写入数据相对应的奇偶校验数据已经由主存储器件500_0的奇偶校验发生电路570_0产生，因此写入错误校正电路160_1不需要再次产生奇偶校验数据。写入数据和与写入数据相对应的奇偶校验数据可以被写入至存储核110_1中。当数据掩模操作建立时，写入错误校正电路160_1的数据组合器230可以将写入数据之中的未掩模数据与储存在存储核110_1中的掩模数据组合，且奇偶校验发生器210可以产生用于组合的数据的新的奇偶校验数据。
(4)当在从存储器件500_1中执行读取操作时半导体封装体400的操作
当在从存储器件500_1中执行读取操作时，读取信号RD可以被使能成“1”；从存储器件500_1的截片读取信号RD_SLICE_1可以被使能成“1”；以及主存储器件500_0的截片写入信号RD_SLICE_0可以被禁止成“0”。
在从存储器件500_1的读取操作期间，读取数据和与读取数据相对应的奇偶校验数据可以从存储核110_1读取，并被传送给层间通道传送电路130_1。层间通道传送电路130_1可以经由层间通道102和主存储器件500_0的层间通道接收电路140_0来将读取数据和奇偶校验数据传送给主存储器件500_0的读取错误校正电路150_0。读取错误校正电路150_0可以基于奇偶校验数据来校正读取数据的错误以产生错误校正过的读取数据。错误校正过的读取数据可以被传送给数据输入/输出电路120_0。数据输入/输出电路120_0然后可以经由数据焊盘101_0来输出读取数据。
在半导体封装体400中，奇偶校验数据在写入数据被传送给层间通道102之前由奇偶校验发生电路570_0来产生，而经由层间通道102而传送的写入数据的错误由选中存储器件的写入错误校正电路160_0或160_1来校正，因此，在写入数据被传送给层间通道102时出现的写入数据的错误也可以被校正。此外，如上所述，在半导体封装体400的读取操作期间，主存储器件500_0的读取错误校正电路150_0可以对读取数据进行错误校正，而从存储器件500_1的读取错误校正电路150_1被禁止。换言之，用于校正读取数据的读取错误校正操作可以正好在读取数据被输出到半导体封装体400的外部之前执行。因此，甚至可以校正数据经由层间通道102而在存储器件500_0与500_1之间传送时出现的数据错误。
图4示出了彼此相同的主存储器件500_0和从存储器件500_1，而从存储器件100_1中的元件101_1、120_1、570_1和RD_ECC(用斜平行线画成阴影)被禁止。在此意义上，在一个实施例中，从存储器件500_1不包括图4的被禁止的元件。
主存储器件500_0和从存储器件500_1可以为不同类型的存储器件。例如，主存储器件500_0可以为DRAM器件，而从存储器件500_1可以为闪存器件。
根据本发明的实施例，在包括多个存储器件的半导体封装体中可以高效地校正错误。
虽然已经关于具体实施例而描述了本发明，但是对于本领域技术人员将明显的是，在不脱离所附权利要求书中所限定的本发明的精神和范围的情况下，可以作出各种改变和修改。

Claims (18)

1.一种半导体封装体，包括：
经由共同的层间通道以可通信方式耦接的主存储器件和从存储器件；
其中，主器件包括：
第一数据焊盘；
用于储存数据的第一存储核；
第一数据输入/输出电路，适用于经由第一数据焊盘将数据传送给主存储器件/从主存储器件传送数据；
第一层间通道传送电路，适用于将来自第一存储核的第一读取数据传送给公共的层间通道，以及适用于将来自第一数据输入/输出电路的写入数据传送给公共的层间通道；
第一层间通道接收电路，适用于从公共的层间通道接收第一读取数据和写入数据；
第一读取错误校正电路，适用于校正从第一层间通道接收电路传送来的第一读取数据的错误以产生错误校正过的第一读取数据，以及适用于将错误校正过的第一读取数据传送给第一数据输入/输出电路；以及
其中，从器件包括：
用于储存数据的第二存储核；
第二层间通道传送电路，适用于将来自第二存储核的第二读取数据传送给公共的层间通道；
第二层间通道接收电路，适用于接收公共的层间通道的写入数据，和
第二读取错误校正电路，以及
其中，所述第一读取错误校正电路被使能，而第二读取错误校正电路被禁止。
2.如权利要求1所述的半导体封装体，其中，主器件还包括第一写入错误校正电路，第一写入错误校正电路适用于基于从第一层间通道接收电路传送来的写入数据来产生要储存在第一存储核中的第一写入奇偶校验数据，以及
其中，从器件还包括第二写入错误校正电路，第二写入错误校正电路适用于基于从第二层间通道接收电路传送来的写入数据来产生要储存在第二存储核中的第二写入奇偶校验数据。
3.如权利要求1所述的半导体封装体，其中，第一读取错误校正电路还适用于校正经由第二层间通道传送电路、公共的层间通道和第一层间通道接收电路而传送的第二读取数据的错误以产生错误校正过的第二读取数据，以及适用于将错误校正过的第二读取数据传送给第一数据输入/输出电路。
4.如权利要求1所述的半导体封装体，其中，第一数据焊盘电连接到外部数据线。
5.如权利要求1所述的半导体封装体，其中，从器件还包括被禁止的第二数据焊盘。
6.如权利要求1所述的半导体封装体，其中，第一层间通道传送电路在主存储器件的写入操作期间将经由第一数据输入/输出电路而输入的写入数据传送给公共的层间通道。
7.如权利要求1所述的半导体封装体，其中，第一层间通道传送电路在从存储器件的写入操作期间将经由第一数据输入/输出电路而输入的写入数据传送给公共的层间通道。
8.如权利要求1所述的半导体封装体，其中，第一层间通道传送电路在主存储器件的读取操作期间将来自第一存储核的与第一读取数据相对应的第一读取奇偶校验数据传送给公共的层间通道，以及
其中，第二层间通道传送电路在从存储器件的读取操作期间将来自第二存储核的与第二读取数据相对应的第二读取奇偶校验数据传送给公共的层间通道。
9.如权利要求8所述的半导体封装体，其中，在主存储器件的读取操作期间，第一层间通道接收电路从公共的层间通道接收第一读取数据和第一读取奇偶校验数据，以及将第一读取数据和第一读取奇偶校验数据传送给第一读取错误校正电路。
10.如权利要求8所述的半导体封装体，其中，在从存储器件的读取操作期间，第一层间通道接收电路从公共的层间通道接收第二读取数据和第二读取奇偶校验数据，以及将第二读取数据和第二读取奇偶校验数据传送给第一读取错误校正电路。
11.如权利要求2所述的半导体封装体，其中，第一层间通道接收电路和第二层间通道接收电路从公共的层间通道接收写入数据，以及分别在主存储器件和从存储器件的写入操作期间将接收的写入数据传送给相应的第一写入错误校正电路和第二写入错误校正电路。
12.如权利要求2所述的半导体封装体，其中，第一写入错误校正电路在主器件的写入操作期间产生第一写入奇偶校验数据，以及其中，第二写入错误校正电路在从器件的写入操作期间产生第二写入奇偶校验数据。
13.如权利要求12所述的半导体封装体，其中，在半导体封装体的数据掩模操作期间，第一写入错误校正电路和第二写入错误校正电路分别基于从公共的层间通道接收电路传送来的未掩模写入数据以及已经储存在第一存储核或第二存储核中的数据之中的掩模数据来产生相应的第一写入奇偶校验数据和第二写入奇偶校验数据。
14.一种半导体封装体，包括：
主存储器件，适用于将读取数据输出给外部设备，以及从外部设备接收写入数据；
从存储器件，适用于将读取数据输出给主存储器件，以及从主存储器件接收写入数据；以及
通道，用于主存储器件与从存储器件之间的通信，
其中，在主存储器件和从存储器件的相应的写入操作期间，执行相应的写入操作的主存储器件和从存储器件产生用于写入数据的奇偶校验数据，以及
其中，在主存储器件和从存储器件的相应的读取操作期间，主存储器件对来自执行相应的读取操作的主存储器件和从存储器件的读取数据进行错误校正，
主存储器件包括：
数据焊盘；
第一存储核；
数据输入/输出电路，适用于经由数据焊盘来将数据传送给主存储器件/从主存储器件传送数据；
奇偶校验发生电路，适用于基于来自数据输入/输出电路的写入数据来产生奇偶校验数据；
第一层间通道传送电路，适用于在主存储器件的读取操作期间将来自第一存储核的读取数据传送给层间通道，以及适用于在主存储器件和从存储器件的相应的写入操作期间将来自数据输入/输出电路的写入数据和来自奇偶校验电路的奇偶校验数据传送给层间通道；
第一层间通道接收电路，适用于在主存储器件的写入操作期间从层间通道接收写入数据和奇偶校验数据，以及适用于在主存储器件和从存储器件的相应的读取操作期间接收读取数据；
第一写入错误校正电路，适用于在主存储器件的写入操作期间基于从第一层间通道接收电路传送来的奇偶校验数据来对从第一层间通道接收电路传送来的写入数据进行错误校正；以及
读取错误校正电路，适用于在主存储器件和从存储器件的相应的读取操作期间对从第一层间通道接收电路传送来的读取数据进行错误校正以产生错误校正过的数据，以及将错误校正过的数据传送给数据输入/输出电路，
其中，从存储器件包括：
第二存储核；
第二层间通道传送电路，适用于在从存储器件的读取操作期间将来自第二存储核的读取数据传送给层间通道；
第二层间通道接收电路，适用于在从存储器件的写入操作期间接收层间通道的写入数据和奇偶校验数据；以及
第二写入错误校正电路，适用于在从存储器件的写入操作期间基于从第一层间通道接收电路传送来的奇偶校验数据来对从第一层间通道接收电路传送来的写入数据进行错误校正。
15.如权利要求14所述的半导体封装体，
其中，主存储器件和从存储器件层叠在半导体封装体中，以及
其中，主存储器件的数据焊盘电连接到外部设备。
16.如权利要求14所述的半导体封装体，其中，从存储器件层叠在主存储器件之上，以及其中，层间通道包括多个硅通孔TSV。
17.一种存储器件，包括：
数据焊盘；
存储核；
数据输入/输出电路，适用于经由数据焊盘来将数据传送给存储器件/从存储器件传送数据；
层间通道传送电路，适用于将来自存储核的读取数据传送给层间通道或者将来自数据输入/输出电路的数据传送给层间通道；
层间通道接收电路，适用于接收层间通道的数据；
读取错误校正电路，适用于对来自层间通道接收电路的数据进行错误校正以产生错误校正过的数据，以及将错误校正过的数据传送给数据输入/输出电路；以及
写入错误校正电路，适用于基于来自层间通道接收电路的数据来产生要储存在存储核中的奇偶校验数据，
其中，数据焊盘、数据输入/输出电路和读取错误校正电路在存储器件被设置成主存储器件时被使能，以及在存储器件被设置成从存储器件时被禁止。
18.如权利要求17所述的存储器件，其中，当存储器件被设置成执行数据掩模操作时，写入错误校正电路通过使用从层间通道接收电路传送来的数据的一部分和已经储存在存储核中的数据的一部分来产生奇偶校验数据。
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