KR102127455B1 - 반도체 메모리 장치 및 그것의 테스트 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는, 메모리 셀들; 쓰기 동작시 에러 정정 코드를 이용하여 데이터 비트에 대응하는 적어도 하나의 패리티 비트를 발생하고, 읽기 동작시 상기 적어도 하나의 패리티 비트를 이용하여 상기 메모리 셀들로부터 읽혀진 상기 데이터 비트의 에러를 정정하는 에러 정정 회로; 및 테스트 동작시 TMRS 정보를 근거로 하여 상기 메모리 셀들로부터 읽혀진 데이터 비트 혹은 패리티 비트의 에러 정정/리던던시 리페어 동작을 선택적으로 수행하는 테스트 회로를 포함한다.

Description

반도체 메모리 장치 및 그것의 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND TESTING METHOD THEREOF}
본 발명은 온-칩(on-chip) 에러 정정 코드(error correction code, ECC) 혹은 오프-칩(off-chip) ECC을 갖는 반도체 메모리 장치 및 그것의 테스트 방법에 관한 것이다.
반도체 메모리 장치의 제조한 후 제조 과정에서의 메모리 셀 결함이 발생할 경우, 결함이 발생한 메모리 셀을 리페어(repair)하기 위한 여러 가지 기술들이 사용된다. 주로, 결함이 발생된 메모리 셀을 포함하는 로우(row) 혹은 컬럼(column) 단위로 대체하는 리던던시 리페어 기술과, 에러 정정 코드(error correction code, 이하 "ECC")를 이용하여 결함이 발생된 메모리 셀의 결함을 정정하여 출력하는 ECC 등이 일반적으로 사용되는 기술이다. 여기서 ECC 기술은 반도체 메모리 장치 내부에서 에러 정정을 수행하는 온-칩(on-chip) ECC 기술과, 반도체 메모리 장치를 제어하는 외부의 제어기에서 에러 정정을 수행하는 오프-칩(off-chip) ECC 기술로 구분된다.
반도체 메모리 장치의 제조 공정 스케일링 다운에 기인된 메모리 셀들의 결함(defect) 개수가 급격히 증가함에 따라, 기존의 리던던시 리페어 기술을 이용하여 결함 셀들을 대체하기에는 다수의 리던던시 확보에 따른 메모리 칩 크기 (size) 증가하는 문제가 있고, 로우(row) or 컬럼(column) 리던던시 회로 구성 자체가 다수개의 로우셀 단위(4ea or 2ea 워드라인) or 다수개의 컬럼셀 (4ea or 8ea 비트라인) 단위로 구성되어 있어, 단순 싱글 1비트 불량을 구제함에 있어 불필요하게 많은 셀들을 사용하는 단점이 있다. 또한 리던던시 리페어의 경우, 제조 공정 이후 발생하는 신뢰성/품질 문제에 적절히 대응하지 못하는 문제점이 있는데, PKG 조립 공정 이후 피피알 (PPR : Post PKG Repair) 이라는 리던던시 리페어 하는 기술도 있으나, 여러 가지 제약사항이 있어, 효과적으로 활용하지 못하는 문제가 있어, 최근에는 온-칩 혹은 오프-칩 ECC 기술에 대한 연구가 활발하다.
본 발명의 목적은 오프-칩 ECC 혹은 온-칩 ECC 기능을 갖는 반도체 메모리 장치의 품질 혹은 수율을 극대화하기 위한 테스트 장치 및 그것의 테스트 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 메모리 셀들; 쓰기 동작시 에러 정정 코드를 이용하여 데이터 비트에 대응하는 적어도 하나의 패리티 비트를 발생하고, 읽기 동작시 상기 적어도 하나의 패리티 비트를 이용하여 상기 메모리 셀들로부터 읽혀진 상기 데이터 비트의 에러를 정정하는 에러 정정 회로; 및테스트 동작시 테스트 모드 레지스터 셋(test mode register set, "TMRS") 정보를 근거로 하여 상기 메모리 셀들로부터 읽혀진 데이터 비트 혹은 패리티 비트의 에러 정정 동작 혹은 리던던시 리페어 동작을 선택적으로 수행하는 테스트 회로를 포함한다.
실시 예에 있어서, 상기 메모리 셀들 각각은 휘발성 메모리 셀이다.
실시 예에 있어서, 상기 메모리 셀들은 상기 데이터 비트를 저장하는 노말 셀들 및 상기 적어도 하나의 패리티 비트를 저장하는 적어도 하나의 패리티 셀을 포함한다.
실시 예에 있어서, 상기 테스트 회로는, 상기 읽혀진 데이터 비트 혹은 상기 읽혀진 패리티 비트의 에러를 검출하는 에러 검출기; 및 상기 검출된 에러의 개수가 사전에 결정된 값보다 작을 때 상기 에러 정정 혹은 리던던시 리페어를 수행하는 테스트 에러 정정 회로를 포함한다.
실시 예에 있어서, 상기 에러 검출기는 데이터 "0" 및 데이터 "1" 중 어느 하나를 선택적으로 무시한 상태에서 상기 에러를 검출한다.
실시 예에 있어서, 상기 TMRS 정보는 상기 에러 검출기의 에러 검출 동작에서 데이터 "0" 및 데이터 "1" 중 어느 하나를 무시하기 위한 데이터 무시 정보를 더 포함한다.
실시 예에 있어서, 상기 에러 검출기는, 상기 읽혀진 데이터 비트와 테스트 데이터 비트를 XNOR 연산함으로써 상기 데이터 비트의 에러를 검출하는 제 1 XNOR 연산기; 및 상기 읽혀진 패리티 비트와 테스트 패리티 비트를 XNOR 연산함으로써 상기 패리티 비트의 에러를 검출하는 제 2 XNOR 연산기를 포함한다.
실시 예에 있어서, 상기 테스트 에러 정정 회로는, 상기 읽혀진 데이터 비트의 에러의 개수 혹은 상기 읽혀진 패리티 비트의 에러의 개수를 카운팅하는 에러 카운터; 및 상기 카운팅된 에러 개수가 상기 사전에 결정된 값보다 작을 때 상기 읽혀진 데이터 비트 혹은 상기 읽혀진 패리티 비트의 에러를 정정하는 에러 정정기를 포함한다.
실시 예에 있어서, 상기 에러 카운터는, 상기 읽혀진 데이터 비트의 에러의 개수를 검출하는 제 1 에러 카운터; 및 상기 읽혀진 데이터 비트의 에러의 개수 및 상기 읽혀진 패리티 비트의 에러의 개수를 검출하는 제 2 에러 카운터; 및 상기 읽혀진 패리티 비트의 에러의 개수를 검출하는 제 3 에러 카운터를 포함하고, 상기 제 1, 제 2 및 제 3 에러 카운터들의 활성화 여부는 별도의 외부 인가 TMRS 정보에 따라 결정된다.
실시 예에 있어서, 상기 에러 카운터는 캐스케이드로 연결된 에러 카운팅 유닛들을 포함하고, 상기 에러 카운팅 유닛들 각각은, 상기 에러 검출기의 출력값들과 이전 에러 카운팅 유닛의 출력값들 입력 받고, 상기 에러의 개수가 상기 사전에 결정된 값보다 작은 지를 지시하는 출력값을 출력한다.
실시 예에 있어서, 상기 에러 정정기는, 상기 에러 카운터의 출력값을 근거로 하여 상기 읽혀진 데이터 비트 및 상기 읽혀진 패리티 비트의 에러를 정정하고, 상기 정정된 데이터 비트 및 상기 정정된 패리티 비트를 출력하거나, 상기 읽혀진 데이터 비트 및 상기 읽혀진 패리티 비트를 출력한다.
실시 예에 있어서, 상기 에러 정정기는 복수의 논리 회로들을 포함하고, 상기 복수의 논리 회로들 각각은 상기 에러 검출기의 출력값과 에러 정정 제어 신호를 OR 연산함으로써 에러 정정 출력신호를 출력하고, 상기 에러 정정 제어 신호는 상기 에러 카운터의 출력값과 상기 TMRS 정보를 근거로 하여 발생된다.
실시 예에 있어서, 상기 테스트 회로는, 상기 정정된 데이터 비트 혹은 상기 정정된 패리티 비트를 소정의 단위로 동일한 지를 비교하고, 상기 비교 결과값들을 출력하는 비교기를 더 포함한다.
실시 예에 있어서, 상기 테스트 회로는 상기 읽혀진 데이터 비트 혹은 상기 패리티 비트의 에러 개수에 따라 에러 정정 여부를 결정하고, 리던던시 리페어 유연성(flexibility)을 고려하여 상기 에러 개수를 보정한다.
실시 예에 있어서, 상기 에러 정정 회로와 외부 사이에서 상기 데이터 비트를 입출력하고, 상기 테스트 회로와 상기 외부 사이에서 상기 읽혀진 데이터 비트 혹은 상기 정정된 데이터 비트 및 상기 읽혀진 패리티 비트 혹은 상기 정정된 패리티 비트를 입출력하는 입출력 버퍼를 더 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 데이터 비트를 저장하는 노말 셀들; 적어도 하나의 패리티 비트를 저장하는 적어도 하나의 패리티 셀; 상기 노말 셀들로부터 읽혀진 데이터 비트 및 테스트 데이터 비트를 비교하고, 상기 적어도 하나의 패리티 셀로부터 읽혀진 패리티 비트와 테스트 패리티 비트를 비교함으로써 에러를 검출하는 에러 검출기; 상기 에러 검출기의 출력값들로부터 상기 데이터 비트의 에러 개수 혹은 상기 패리티 비트의 에러 개수를 카운팅하는 에러 카운터; 상기 카운팅된 에러 개수가 사전에 결정된 값보다 작을 때, 상기 데이터 비트의 에러를 정정하거나 상기 패리티 비트의 에러를 정정하는 에러 정정기; 상기 정정된 데이터 비트 혹은 상기 정정된 패리티 비트를 소정의 단위로 동일한 지 판별하고, 상기 판별된 값들을 출력하는 비교기; 및 상기 비교기로부터 출력된 상기 출력값들을 저장하는 입출력 버퍼를 포함한다.
실시 예에 있어서, 상기 에러 카운터는, 상기 에러 개수가 상기 사전에 결정된 값보다 작지 않을 때, 상기 검출된 에러에 대하여 리던던시 리페어가 가능한 지를 판별하고, 상기 리던던시 리페어가 가능할 때 상기 카운팅된 에러 개수를 보정한다.
실시 예에 있어서, 상기 에러 카운터의 활성화 여부는 TMRS 정보에 근거로 하여 결정된다.
실시 예에 있어서, 상기 에러 검출기는 데이터 '1' 및 데이터 '0' 중 어느 하나의 에러를 검출한다.
본 발명의 실시 예에 따른 테스트 시스템은, 적어도 하나의 메모리 칩; 및
상기 적어도 하나의 메모리 칩을 테스트하는 테스터를 포함하고, 상기 적어도 하나의 메모리 칩은, 쓰기 동작시 데이터 비트에 대응하는 패리티 비트를 발생하고, 읽기 동작시 읽혀진 상기 데이터 비트의 에러를 상기 패리티 비트를 이용하여 정정하는 에러 정정 회로; 및 테스트 동작시 상기 에러 정정 회로의 비활성 상태에서 읽혀진 데이터 비트 혹은 읽혀진 패리티 비트의 에러 정정 여부 혹은 리던던시 리페어 여부를 선택적으로 수행하는 테스트 회로를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 방법은: 메모리 셀들로부터 데이터를 읽는 단계; 상기 읽혀진 데이터의 에러를 검출하는 단계; 상기 읽혀진 데이터의 에러 개수를 카운팅할 필요가 있는 지를 판별하는 단계; 상기 에러 개수를 카운팅할 필요가 있을 때, 상기 읽혀진 데이터의 에러를 카운팅하는 단계; 상기 에러 개수가 사전에 결정된 값보다 작은 지를 판별하는 단계; 상기 에러 개수가 상기 사전에 결정된 값보다 작으면, 상기 읽혀진 데이터의 에러를 정정하는 단계; 및 상기 정정된 데이터를 출력하는 단계를 포함한다.
실시 예에 있어서, 상기 에러를 검출하는 단계는, 데이터 "0" 및 데이터 "1" 중 어느 하나를 무시한 상태에서 에러를 검출하는 단계를 포함한다.
실시 예에 있어서, 상기 에러 개수를 카운팅할 필요가 있는 지를 판별하는 단계는, TMRS 정보를 이용하여 상기 에러 개수 카운팅 할 지를 결정하는 단계를 포함한다.
실시 예에 있어서, 상기 에러 개수가 사전에 결정된 값보다 작지 않을 때, 리던던시 리페어가 가능한 지를 여부를 판별하는 단계를 더 포함한다.
실시 예에 있어서, 상기 리던던시 리페어가 가능할 때, 리던던시 리페어 유연성 고려하여 상기 에러 개수를 보정하는 단계; 및 상기 보정된 에러 개수가 상기 사전에 결정된 값보다 작으면, 상기 읽혀진 데이터의 에러를 정정하는 단계를 더 포함한다.
실시 예에 있어서, 상기 리던던시 리페어가 가능하지 않을 때, 상기 에러 개수가 상기 사전에 결정된 값보다 작은 지를 판별하는 단계로 진입된다.
실시 예에 있어서, 상기 에러 개수가 상기 사전에 결정된 값보다 작지 않을 때, 상기 읽혀진 데이터를 출력하는 단계를 더 포함한다.
실시 예에 있어서, 상기 반도체 메모리 장치는 온-칩 ECC 혹은 오프-칩 ECC 고려한 에러 정정 기능을 구비한다.
본 발명의 실시 예에 따른 온-칩 ECC 기능을 가진 반도체 메모리 장치의 테스트 방법은: 읽혀진 데이터와 테스트 데이터를 비교함으로써 에러를 검출하는 단계; 상기 검출된 에러의 개수가 사전에 결정된 값보다 작을 때, 상기 읽혀진 데이터의 리던던시 리페어 동작을 수행하거나 에러 정정 동작을 수행하는 단계; 및 상기 검출된 에러의 개수가 상기 사전에 결정된 값보다 같거나 클 때, 리던던시 리페어 유연성을 고려하여 상기 읽혀진 데이터의 리던던시 리페어 동작 혹은 에러 정정 동작을 선택적으로 수행하는 단계를 포함한다.
상술한 바와 같이 본 발명의 실시 예에 따른 반도체 메모리 장치는 테스트 동작시 검출된 에러 개수에 따른 에러 정정 출력 혹은 리던던시 리페어 관련한 선택적 제어 수단을 구비함으로써, 종래의 그것과 비교하여 수율을 극대화시킬 수 있다.
도 1은 본 발명의 실시 예에 반도체 메모리 장치에 대한 제 1 실시 예를 보여주는 도면이다.
도 2는 도 1에 도시된 테스트 회로의 에러 검출기에 대한 실시 예를 보여주는 도면이다.
도 3은 도 1에 도시된 테스트 회로의 에러 카운터를 예시적으로 보여주는 도면이다.
도 4는 도 3에 도시된 에러 카운팅 유닛에 대한 실시 예를 보여주는 도면이다.
도 5는 도 1에 도시된 테스트 회로의 에러 정정기에 대한 실시 예를 보여주는 도면이다.
도 6은 도 1에 도시된 테스트 회로에서 데이터 비트, 패리티 비트, 데이터 비트 및 패리티 비트 각각의 에러 카운팅 방법에 대한 실시 예를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치에 대한 제 2 실시 예를 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 반도체 메모리 장치에 대한 제 3 실시 예를 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 테스트 동작에서 리던던시 리페어를 고려한 에러 정정 방법을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 테스트 시스템을 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 방법에 대한 제 1 실시 예를 보여주는 흐름도이다.
도 12는 본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 방법에 대한 제 2 실시 예를 보여주는 흐름도이다.
도 13 내지 도 15는 본 발명의 응용 예들을 보여주는 도면들이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그것의 테스트 방법은, 테스트 동작시 에러 정정(error correction)/리던던시 리페어(redundancy repair) 동작들을 선택적으로 수행할 수 있다.
도 1은 본 발명의 실시 예에 반도체 메모리 장치에 대한 제 1 실시 예를 보여주는 도면이다. 도 1을 참조하면, 반도체 메모리 장치(100)는 노말(normal) 셀들(111), 적어도 하나의 패리티(parity) 셀(112), 제 1 및 제 2 감지 증폭기들(121, 122), 테스트 회로(130), 입출력 버퍼(140) 및 에러 정정 회로(150)를 포함한다.
노말 셀들(111) 및 패리티 셀(112) 각각은 동일한 구조의 메모리 셀로 구현될 수 있다. 여기서 메모리 셀은 휘발성 메모리 셀일 수 있다.
노말 셀들(111)은 데이터 비트를 저장하고, 패리티 셀(112)은 데이터 비트에 대응하는 패리티 비트(parity bit)를 저장한다. 여기서 패리티 비트는 에러 정정 회로(도시되지 않음)에서 에러 정정 코드(error correction code; ECC)에 의해 발생 될 수 있다. 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 온-칩 ECC 기능을 수행할 수 있다.
제 1 감지 증폭기(121)는 노말 셀들(111)에 저장된 데이터 비트를 읽는다. 여기서, 읽혀진 데이터 비트는 k 비트이다. 제 2 감지 증폭기(122)는 패리티 셀(112)에 저장된 패리티 비트를 읽는다. 여기서 읽혀진 패리티 비트는 n-k 비트이다. 여기서 n은 코드워드(codeword)의 크기일 수 있다.
테스트 회로(130)는 테스트 동작시 노말 셀들(111)에 저장된 데이터 비트의 에러 혹은 패리티 셀(112)에 저장된 패리티 비트의 에러를 검출하고, 검출된 에러의 개수에 따라 읽혀진 데이터 비트 혹은 읽혀진 패리티 비트의 에러 정정 여부를 결정하고, 읽혀진 데이터 비트/패리티 비트를 출력하거나, 혹은 정정된 데이터 비트/패리티 비트를 출력할 수 있다.
실시 예에 있어서, 테스트 회로(130)는 테스트 동작시 활성화될 수 있다. 예를 들어, 테스트 모드 레지스터 셋(test mode register set; "TMRS")에 저장된 정보(이하, "TMRS 정보")를 근거로 하여 테스트 회로(130)의 활성화 여부가 결정될 수 있다. 테스트 동작시 외부의 테스터(tester)로부터 TMRS 정보가 입력될 수 있다.
실시 예에 있어서, 테스트 회로(130)는 TMRS 정보를 근거로 하여 읽혀진 데이터 비트 혹은 읽혀진 패리티 피트의 에러 정정 여부 혹은 리던던시 리페어 여부를 선택적으로 수행할 수 있다.
테스트 회로(130)는 에러 검출기(132), 테스트 에러 정정 회로(134) 및 비교기(138)를 포함한다.
에러 검출기(132)는 제 1 감지 증폭기(121)에서 읽혀진 데이터 비트와 테스트 데이터 비트를 비교함으로써 에러를 검출하거나, 제 2 감지 증폭기(122)에서 읽혀진 패리티 비트와 테스트 패리티 비트를 비교함으로써 에러를 검출할 수 있다. 여기서 테스트 데이터 비트와 테스트 패리티 비트는 테스트 동작시 외부(예를 들어, 테스터)로부터 입력될 수 있다.
또한, 에러 검출기(132)는 노말 셀들(111) 혹은 패리티 셀들(112)에 저장된 데이터 "1" 혹은 데이터 "0"에 대하여 선택적으로 무시(ignore)한 상태로 비교 및 에러 검출할 수 있다. 여기서 선택적으로 무시한다는 것은 읽기 동작시 선택된 데이터 "1" 혹은 데이터 "0"의 패스/페일에 상관없이 올 패스 처리한다는 것이다.
테스트 에러 정정 회로(134)는 에러 검출기(132)로부터 검출된 에러의 개수를 카운팅하고, 카운팅된 에러의 개수를 근거로 하여 에러 정정 동작 혹은 리던던시 리페어 동작을 선택적으로 수행할 수 있다. 테스트 에러 정정 회로(134)는 에러 카운터(135) 및 에러 정정기(136)를 포함한다.
에러 카운터(135)는 읽혀진 데이터 비트의 에러 개수 혹은 읽혀진 패리티 비트의 에러 개수를 카운팅 할 수 있다. 또한, 에러 카운터(135)는 리던던시 리페어 유연성(flexibility)에 따라 카운팅된 에러 개수를 보정/조정/조절할 수 있다. 예를 들어, 리던던시 리페어 처리될 수 있는 에러들은 에러 개수의 카운팅에서 제외될 수 있다.
에러 정정기(136)는 카운팅된 에러 개수/보정된 에러 개수가 사전에 결정된 값보다 작을 때 읽혀진 데이터 비트의 에러 혹은 읽혀진 패리티 비트의 에러를 정정할 수 있다.
비교기(138)는 읽혀진 데이터 비트/패리티 비트 혹은 정정된 데이트 비트/패리티 비트를 소정의 단위로 압축하고(예를 들어, n 비트 데이터가 m 비트 데이터로 출력됨, 여기서 m은 n보다 작다.), 압축된 데이터 비트/패리티 비트를 출력한다. 여기서 소정의 단위는 하나의 컬럼 선택 라인(column selection line)의 신호가 동시에 입력되는 비트라인의 개수일 수 있다. 여기서 압축한다는 것은 소정의 단위로 데이터 비트들이 동일한 지를 비교하고, 동일한 지 여부에 관련된 비교 결과값을 출력하는 것을 의미한다. 그 결과로써, 소정의 단위의 메모리 셀들을 동시에 테스트될 수 있다(parallel bit test; PBT).
입출력 버퍼(140)는 테스트 회로(130)로부터 출력된 데이터 비트/패리티 비트를 저장한다. 여기서 저장된 데이터 비트 및 패리티 비트는 m 비트이다. 외부 테스터의 요청에 따라 입출력 버퍼(140)에 저장된 데이터 비트/패리티 비트는 외부로 테스트로 결과로써 출력될 수 있다.
한편, 도 1에 도시된 반도체 메모리 장치(100)는 에러 정정 회로(150)를 내부적으로 구비한다. 하지만 본 발명의 반드시 여기에 제한될 필요는 없다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 에러 정정 회로를 내부적으로 구비하지 않을 수도 있다.
에러 정정 회로(150)는 쓰기 동작시 에러 정정 코드를 이용하여 데이터 비트에 대응하는 적어도 하나의 패리티 비트를 발생하거나, 읽기 동작시 읽혀진 패리티 비트를 근거로 하여 읽혀진 데이터 비트의 에러를 정정할 수 있다. 여기서 쓰기 동작 및 읽기 동작은 테스트 동작 모드가 아닌 정상 동작 모드에서의 쓰기 동작 및 읽기 동작이다.
실시 예에 있어서, 에러 정정 회로(150)는 테스트 동작시 비활성화 될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 에러 정정 회로(150)가 비활성화 상태에서 데이터 비트의 에러 정정 혹은 패리티 비트의 에러 정정을 수행하면서 테스트 동작을 수행할 수 있다.
또한, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 테스트 동작시 검출된 에러 개수/보정된 에러 개수에 따라 정정된 데이터 비트/패리티 비트를 출력함으로써, 종래의 그것과 비교하여 수율을 극대화시킬 수 있다.
도 2 내지 도 6에서는 도 1에 도시된 테스트 회로(130)에 관련된 다양한 실시 예들을 설명하겠다.
도 2는 도 1에 도시된 테스트 회로(130)의 에러 검출기(132)에 대한 실시 예를 보여주는 도면이다. 도 2를 참조하면, 에러 검출기(132)는 복수의 에러 검출 유닛들을 포함한다. 에러 검출 유닛(132-1)은 도 2에 도시된 바와 같이 피모스 트랜지스터들(P1 ~ P4), 엔모스 트랜지스터들(N1 ~ N4) 및 논리 회로들(NOR1, NOR2)을 포함한다. 에러 검출 유닛(132-1)은 데이터 무시(ignore) TMRS 신호들(d0ignr,d1ignr)에 응답하여 읽기 데이터 "0" 혹은 "1"의 패스/페일과는 무관한 상태에서 읽혀진 데이터 비트(FD0(1))와 테스트 데이터 비트(WDIO(1))가 동일한지 비교하고, 그 결과값(ECO(1))을 출력한다.
아래는 도 2에 도시된 에러 검출 유닛(132-1)의 에러 검출 동작을 예시적으로 보여주는 테이블이다.
FDO(read data) WDIO(test data) d1ignor d0ignor ECO(Output) Result
H ("1") H ("1") L("Off") L("Off") H Pass
H H H("On") L H Pass
L ("0") H L L L Fail
L H H L H Pass
L L ("0") L L H Pass
L L L H("On") H Pass
H L L L L Fail
H L L H H Pass
표 1 및 도 2를 참조하면, 에러 검출기(132)는 데이터 무시(ignore) TMRS 신호들(d0ignr, d1ignr)에 응답하여 읽혀진 데이터(FDO(1) ~ FDO(n))와 테스트 데이터(WDIO(1) ~ WDIO(n))을 비교하고, 에러 검출 동작 결과로써 검출 결과값들(ECO(1) ~ ECO(n))을 출력할 것이다.
한편, 본 발명의 에러 검출 유닛(132-1)은 도 2에 도시된 논리 회로들에 제한되지 않을 것이다.
본 발명의 실시 예에 따른 에러 검출기(132)는 읽기 데이터 "1" 및 "0" 중에서 어느 하나를 선택적으로 무시한 상태에서 에러 검출 동작을 수행할 수 있다.
도 3은 도 1에 도시된 테스트 회로(130)의 에러 카운터(135)를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 에러 카운터(135)는 복수의 에러 카운팅 유닛들(135-1 ~ 135-j, j는 2 이상의 정수) 및 논리 회로(OR)를 포함할 수 있다.
도 3에 도시된 에러 카운터(135)는 1개 이하의 에러에 대한 정정이 가능하다(에러 정정 기준 = 1)고 가정하고 구현되었다. 예를 들어, 에러 카운터(135)는 에러가 없으면 단자(zero(i))에 대응하는 전압("H")을 출력하고, 에러가 한 개이면 단자(one(i)) 대응하는 전압("H")을 출력하고, 에러가 두 개이상이면 단자(one(i))에 대응하는 전압("L")을 출력할 수 있다. 한편, 본 발명의 에러 카운터(135)는 에러 정정 기준에 따라 다양하게 구현될 수 있다.
도 3에 도시된 바와 같이, 에러 카운팅 유닛들(135-1 ~ 135-j)은 캐스케이드 형태로 연결될 수 있다. n는 코드워드의 크기이다.
만일, 카운팅된 에러의 개수가 0이라면, 마지막 에러 카운팅 유닛(135-j)의 zero(i)는 "H" 및 one(i)는 "L" 이다. 따라서, 논리 회로(OR)의 출력값(ECOUT)은 "H"이다. 만일, 카운팅된 에러의 개수가 1이라면, 마지막 에러 카운팅 유닛(135-j)의 zero(i)는 "L" 및 one(i)는 "H" 이다. 따라서, 논리 회로(OR)의 출력값(ECOUT)은 "H"이다. 반면에, 에러의 개수가 2개 이상이라면, 유닛(135-j)의 zero(i)는 "L" 및 one(i)는 "L" 이다. 따라서, 논리 회로(OR)의 출력값(ECOUT)은 "L"이다.
상술 된 바와 같이 에러 카운터(135)의 출력값(ECOUT)은 읽혀진 데이터 비트/패리티 비트의 에러 정정 여부를 판단 및 지시하는 값을 출력할 것이다.
도 4는 도 3에 도시된 에러 카운팅 유닛에 대한 실시 예를 보여주는 도면이다. 도 4를 참조하면, 에러 카운팅 유닛(135-1)은 에러 카운터(135)의 활성화 여부를 지시하는 TMRS 신호(TMRS_S)에 응답하여 이전 에러 카운팅 유닛의 출력단들(zero(i-1),one(i-1))의 전압들과 에러 검출 유닛들의 출력값들(ECO(0) ~ ECO(n)을 입력받는 입력단들(In(0), In(1))의 전압들을 논리 연산함으로써 에러 발생 유/무를 출력할 수 있다.
예를 들어, 에러 개수가 0개이면, 출력단(Zero(i))의 전압은 논리 "H" 상태가 될 수 있다. 에러 개수가 1개이면, 출력단(One(i))의 전압은 논리 "H" 상태가 될 수 있다.
한편, 나머지 에러 카운팅 유닛들(135-2 ~ 135-j) 각각도 동일한 구조로 구현될 수 있다.
본 발명의 실시 예에 따른 에러 카운팅 유닛(135-1)은 TMRS 신호(TMRS_S) "H" 인가 시에만 정상적으로 동작하며(enable), TMRS 신호(TMRS_S) "L" 인가시에는 동작하지 않는다(disable).
도 5는 도 1에 도시된 테스트 회로(130)의 에러 정정기(136)에 대한 실시 예를 보여주는 도면이다. 도 5를 참조하면, 에러 정정기(136)는 에러 정정 신호(ECCS)에 응답하여 입력된 에러 검출 결과값들(ECO(1) ~ ECO(n))의 에러를 정정하는 논리 회로들(136-1 ~ 136-n)을 포함할 수 있다. 여기서 에러 정정 신호(ECCS)는, 도 5에 도시된 바와 같이 에러 정정 수행 여부를 지시하는 TMRS 신호(TMRS_S) 및 에러 카운터(135)의 출력값(ECOUT)을 앤드 연산함으로써 발생될 수 있다.
만일, TMRS 신호(TMRS_S)가 "L"인 경우, 에러 카운팅 유닛(135)의 동작이 비활성됨으로서 테스트 동작시 에러 검출이 수행되지 않는다. 따라서 에러 정정 없이 에러 검출 결과값들(ECO(1) ~ ECO(n))이 그대로 에러 정정기(136)의 출력값들(FECO(1) ~ FECO(n))로 출력될 것이다.
반면에, TMRS 신호(TMRS_S)가 "H"인 경우, 에러 카운팅 유닛(135)의 동작이 활성화됨으로써, 테스트 동작시 에러 검출이 수행된다. 아래에서는 에러 정정 기준으로써 에러의 개수가 1이라고 가정하겠다.
만일, 도 3에서 설명된 바와 같이, 카운트된 에러의 개수가 0 혹은 1개라면, 에러 카운터(135)의 출력값(ECOUT)는 "H"이 될 것이다. 따라서, 논리 회로들(136-1 ~ 136-n)은 에러 검출 결과값들(ECO(1) ~ ECO(n))에 상관없이 모두 "H"를 출력할 것이다. 즉, 에러 정정기(136)의 출력값들(FECO(1) ~ FECO(n))은 모두 "H"가 될 것이다.
반면에, 카운트된 에러의 개수가 2개 이상이라면, 에러 카운터(135)의 출력값(ECOUT)는 "L"이 될 것이다. 따라서 논리 회로들(136-1 ~ 136-n)은 입력된 에러 검출 결과값들(ECO(1) ~ ECO(n))을 에러 정정기(136)의 출력값들(FECO(1) ~ FECO(n))로 그대로 출력할 것이다.
본 발명의 실시 예에 따른 에러 정정기(136)는 에러 정정 가능 여부를 지시하는 에러 정정 신호(ECCS)에 응답하여 에러 검출 결과값들(ECO(1) ~ ECO(n)) 그대로 출력할 지 혹은 정정해서 출력할 지를 결정할 수 있다.
한편, 본 발명의 실시 예에 따른 테스트 회로(130)는 데이터 비트 및/혹은 패리티 비트의 에러를 카운팅하고, 카운팅된 에러 개수에 따라 에러 정정 및/혹은 리던던시 리페어 동작을 수행한다. 실시 예에 있어서, 본 발명의 테스트 회로(130)는 데이터 비트의 에러를 카운팅하고, 카운팅된 개수에 따라 에러 정정 및/혹은 리던던시 리페어 동작을 수행할 수다. 다른 실시 예에 있어서, 본 발명의 테스트 회로(130)는 패리티 비트의 에러를 카운팅하고, 카운팅된 개수에 따라 에러 정정 및/혹은 리던던시 리페어 동작을 수행할 수다. 또 다른 실시 예에 있어서, 본 발명의 테스트 회로(130)는 데이터 비트 및 패리티 비트의 에러를 카운팅하고, 카운팅된 개수에 따라 에러 정정 및/혹은 리던던시 리페어 동작을 수행할 수다. 한편, 본 발명의 실시 예에 따른 테스트 회로(130)는 카운팅 동작의 대상을 필요에 따라 선택할 수 있도록 구현될 수도 있다.
도 6은 도 1에 도시된 테스트 회로(135)에 대한 다른 실시 예를 보여주는 도면이다. 도 6을 참조하면, 테스트 회로(135)는 제 1 및 제 2 XNOR 연산기들(341, 342), 제 1 및 제 2 카운터들(343, 344), 인버터(345), 멀티플렉서(346), 제 1 및 제 2 OR 연산기들(347, 348), 및 AND 연산기(349)를 포함한다.
제 1 XNOR 연산기(341)는 노말 셀들로부터 읽혀진 데이터 비트와 테스트 데이터 비트를 XNOR 연산함으로써 에러를 검출한다. 제 2 XNOR 연산기(342)는 패리티 셀로부터 읽혀진 패리티 비트와 테스트 패리티 비트를 XNOR 연산함으로써 에러를 검출한다.
제 1 카운터(343)는 TMRS 정보를 근거로 하여 제 1 XNOR 연산기(341)의 출력값들로부터 데이터 비트의 에러 개수를 검출할 수 있다. 실시 예에 있어서, 제 1 카운터(343)는 데이터 비트에 대한 에러 개수를 검출할 수 있다. 또한, 제 1 카운터(343)는 에러 개수가 소정의 값보다 작은 지 여부를 지시하는 결과값을 출력할 수 있다.
제 2 카운터(343)는 TMRS 정보를 근거로 하여 제 1 XNOR 연산기(341)의 출력값들 및 제 2 XNOR 연산기(342)의 출력값들로부터 데이터 비트 및 패리티 비트의 에러 개수를 검출할 수 있다. 실시 예에 있어서, 제 2 카운터(344)는 데이터 비트/패리티 비트에 대한 에러 개수를 검출할 수 있다. 여기서 제 2 카운터(343)에 입력된 TMRS 정보는 제 1 카운터(343)에 입력된 그것과 반전된 신호로 구현될 수 있다. 즉, 제 1 카운터(343) 및 제 2 카운터(344) 중 어느 하나만 활성화될 수 있다.
또한, 제 2 카운터(344)는 에러 개수가 사전에 결정된 값보다 작은 지 여부를 지시하는 결과값을 출력할 수 있다. 인버터(345)는 TMRS 정보에 관련된 신호를 반전시켜 제 2 카운터(344)로 출력할 수 있다. 멀티 플렉서(346)는 TMRS 정보를 근거로 하여 제 1 카운터(343)의 출력값 및 제 2 카운터(344)의 출력값 중 어느 하나를 선택할 수 있다.
제 1 OR 연산기(347)는 멀티 플렉서(346)의 출력값과 제 1 XNOR 연산기(341)의 출력값들을 OR 연산함으로써, 데이터 비트를 위한 출력값들을 출력한다. 여기서 출력값들은 정정된 데이터 비트이거나 읽혀진 데이터 비트이다. 제 2 OR 연산기(348)는 제 2 XNOR 연산기(342)의 출력값들과 TMRS 정보 및 멀티 플렉서(346)의 출력값에 관련된 값을 OR 연산함으로써, 패리티 비트를 위한 출력값을 출력한다. 여기서 출력값은 정정된 패리티 비트이거나 읽혀진 패리티 비트이다.
AND 연산기(349)는 TMRS 정보에 관련된 신호를 반전한 값과 멀티 플렉서(346)의 출력값을 AND 연산하고, 연산된 결과값을 제 2 OR 연산기(348)로 출력한다.
본 발명의 실시 예에 따른 테스트 회로(134)는 TMRS 정보를 근거로 하여 데이터 비트의 에러 개수를 카운팅하거나 혹은 데이터 비트와 패리티 비트의 에러 개수를 선택적으로 카운팅할 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치에 대한 제 2 실시 예를 보여주는 블록도이다. 도 7을 참조하면, 반도체 메모리 장치(200)는 노말 셀들(211), 패리티 셀(들)(212), 제 1 및 제 2 감지 증폭기들(221, 222), 테스트 회로(230), 비교기(238) 및 입출력 버퍼(240) 포함한다.
노말 셀들(211), 패리티 셀(212), 제 1 및 제 2 감지 증폭기들(221, 222), 테스트 회로(230) 및 입출력 버퍼(240)는, 도 1에 도시된 노말 셀들(111), 패리티 셀(들)(112), 제 1 및 제 2 감지 증폭기들(121, 122), 테스트 회로(130), 입출력 버퍼(140)과 동일하게 구현될 수 있다. 반도체 메모리 장치(200)는 도 1에 도시된 반도체 메모리 장치(100)와 비교하여 에러 정정 회로(ECC)를 구비하지 않는 구조이다. 반도체 메모리 장치(200)의 정상적인 데이터 입출력 과정에서 에러 정정 동작은 외부에서 수행될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치(200)는 데이터 비트의 에러 정정 혹은 패리티 비트의 에러 정정을 수행하면서 테스트 동작을 수행할 수 있다.
도 1 내지 도 7에서는 동시에 복수의 메모리 셀들을 테스트(다른 말로, 병렬 테스트(PBT, parallel bit test))하였다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 테스트 회로는 메모리 셀들을 동시에 테스트하지 않고 각각 테스트(다른 말로, non-PBT)하는 테스트 회로를 구비할 수도 있다.
도 8은 본 발명의 실시 예에 반도체 메모리 장치에 대한 제 3 실시 예를 보여주는 도면이다. 도 8을 참조하면, 반도체 메모리 장치(300)는 노말 셀들(311), 패리티 셀(312), 제 1 및 제 2 감지 증폭기들(321, 322), 테스트 회로(330), 및 입출력 버퍼(340)를 포함한다. 반도체 메모리 장치(300)는 도 1에 도시된 반도체 메모리 장치(100)와 비교하여 테스트 회로(330)를 제외하고 동일하게 구현될 수 있다. 테스트 회로(330)는 도 1의 테스트 회로(130)와 비교하여 비교기(138)의 구성이 빠진 구조이다. 입출력 버퍼(340)는 정정된 n 비트의 데이터 비트 및 패리티 비트를 저장/출력하거나, 읽혀진 n 비트의 데이터 비트 및 패리티 비트를 저장/출력할 수 있다.
실시 예에 있어서, 테스트 회로(330)는 도 1에 도시된 테스트 회로(130)의 구성을 이용하되, TMRS 정보를 근거로 하여 PBT 혹은 non-PBT 동작을 선택하도록 구현될 수도 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치(300)는 데이터 비트/패리티 비트의 에러를 정정하면서 non-PBT 모드 테스트를 진행할 수 있다.
한편, 본 발명의 실시 예에 따른 반도체 메모리 장치는 테스트 동작시 리던던시 리페어(redundancy repair)를 고려한 에러 카운팅을 진행할 수 있다. 예를 들어, 에러 검출된 에러들 중에서 리페어 처리될 수 있는 것은, 그만큼 에러 개수를 줄이도록 에러 개수가 카운팅 될 수 있다. 아래에서는 이에 대하여 자세하게 설명하도록 하겠다.
도 9는 본 발명의 실시 예에 따른 테스트 동작에서 리던던시 리페어를 고려한 에러 정정 방법을 예시적으로 보여주는 도면이다. 도 9에 도시된 바와 같이, 설명의 편의를 위하여 하나의 리던던시 워드라인(RD) 존재하고, DQ 크기는 16이고, 하나의 워드라인에 8개의 메모리 셀들이 연결되어 있고, 메모리 셀들(A, B, C)에 에러가 검출되었다고 가정하겠다. 이때, 제 1 워드라인(WL1)에 연결된 메모리 셀들(A, B)의 에러들은 리던던시 워드라인에 연결된 메모리 셀들에 의하여 리페어 처리될 수 있다. 또한, 제 2 워드라인(WL2)에 연결된 메모리 셀(C)은 에러 정정 가능할 수 있다. 따라서, 실제로 검출된 에러의 개수는 3개이지만, 리던던시 리페어 처리를 고려하여 카운팅 되는 에러의 개수는 1개로 표현 가능하다.
한편, 도 9에 도시된 리던던시 구조는 한가지 예에 불과하다. 리던던시 구조는 다양할 수 있으며, 그에 따른 에러 개수의 카운팅에 대한 보정도 다양해 질 수 있다.
실시 예에 있어서, 테스트 동작에서 리던던시 리페어 처리를 고려한 에러 개수의 카운팅 보정은 선택적으로 수행될 수 있다.
본 발명의 실시 예에 따른 테스트 동작은 검출된 에러의 개수 및 리던던시 리페어 구조를 고려하여 읽혀진 코드워드(읽혀진 데이터 비트 + 읽혀진 패리티 비트)의 에러 정정 여부를 결정할 수 있다.
한편, 본 발명의 실시 예에 따른 반도체 메모리 장치는 휘발성 메모리 장치(예를 들어, DRAM)일 수 있다.
도 10은 본 발명의 실시 예에 따른 테스트 시스템(10)을 예시적으로 보여주는 블록도이다. 도 10을 참조하면, 테스트 시스템(10)은 에러 정정 회로(ECC)를 구비한 적어도 하나의 메모리 칩(12) 및 테스터(14)을 포함한다. 여기서 적어도 하나의 메모리 칩(12)은 도 1에 도시된 반도체 메모리 장치(100), 도 7에 도시된 반도체 메모리 장치(200), 및 도 8에 도시된 반도체 메모리 장치(300) 중 어느 하나로 구현될 수 있다.
테스터(14)는 테스트 모드 레지스터 셋(TMRS) 정보, 테스트 데이터(테스트 데이터 비트 + 테스트 패리티 비트)를 메모리 칩(12)로 전송할 수 있다. 메모리 칩(12)은 테스터(14)로부터 전송된 테스트 모드 레지스터 셋(TMRS) 정보에 따라 읽혀진 데이터의 에러 검출을 하고, 검출된 에러를 정정하고, 정정된 데이터를 테스터(14)로 전송할 수 있다.
본 발명의 실시 예에 따른 테스트 시스템(10)은 테스트 동작시 에러 정정 및/혹은 리던던시 리페어를 선택적으로 수행함으로써 수율을 극대화시킬 수 있다.
도 11은 본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 방법에 대한 제 1 실시 예를 보여주는 흐름도이다. 도 1 내지 도 11을 참조하면, 반도체 메모리 장치의 테스트 방법은 다음과 같다.
테스트 데이터(테스트 데이터 비트 + 테스트 패리티 비트)를 이용하여 읽혀진 데이터(데이터 비트 + 패리티 비트)의 에러가 검출된다(S110). 테스트 모드 레지스터 셋(TMRS) 정보를 근거로 하여 검출된 에러의 개수를 카운팅할 필요가 있는 지가 판별된다(S120). 만일, 에러 개수의 카운팅이 필요하면, 읽혀진 데이터로부터 에러 개수가 카운팅 된다(S130). 카운팅된 에러 개수가 사전에 결정된 값(PDV)보다 작은지 판별된다(S140). 만일, 에러 개수가 사전에 결정된 값(PDV)보다 작으면, 읽혀진 데이터의 에러가 정정된다(S150). 정정된 데이터가 외부로 출력된다(S160). 만일, 에러 개수 카운팅이 필요하지 않거나, 카운팅된 에러 개수가 사전에 결정된 값(PDV)보다 작지 않으면, 읽혀진 데이터가 외부로 출력된다(S165).
본 발명의 실시 예에 따른 테스트 방법은, 에러 카운팅 여부를 선택하며, 에러 개수에 따라 읽혀진 데이터의 에러를 정정할 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 메모리 장치의 테스트 방법에 대한 제 2 실시 예를 보여주는 흐름도이다. 도 1 내지 도 10 및 도 12를 참조하면, 반도체 메모리 장치의 테스트 방법은 다음과 같다.
테스트 데이터(테스트 데이터 비트 + 테스트 패리티 비트)를 이용하여 읽혀진 데이터(데이터 비트 + 패리티 비트)의 에러가 검출된다(S210). 테스트 모드 레지스터 셋(TMRS) 정보를 근거로 하여 검출된 에러의 개수를 카운팅할 필요가 있는 지가 판별된다(S220). 만일, 에러 개수의 카운팅이 필요하면, 읽혀진 데이터로부터 에러 개수가 카운팅 된다(S230). 검출된 에러들 중에서 리던던시 리페어가 가능한 지 여부가 판별된다(S240). 만일, 카운팅된 에러들 중에서 리던던시 리페어가 가능한 것이 있다면, 카운팅된 에러 개수가 보정된다(S250). 즉, 에러들 중에서 리던던시 리페어로 처리될 수 있는 만큼, 카운팅된 에러 개수가 줄어들 수 있다. 반면에, 리던던시 리페어가 가능하지 않다면, S260 단계가 진행된다.
이후, 카운팅된/보정된 에러 개수가 사전에 결정된 값(PDV)보다 작은지 판별된다(S260). 만일, 에러 개수가 사전에 결정된 값(PDV)보다 작으면, 읽혀진 데이터의 에러가 정정된다(S270). 정정된 데이터가 외부로 출력된다(S280). 만일, 에러 개수 카운팅이 필요하지 않거나, 카운팅된 에러 개수가 사전에 결정된 값(PDV)보다 작지 않으면, 읽혀진 데이터가 외부로 출력된다(S185).
본 발명의 실시 예에 따른 테스트 방법은, 에러 카운팅 여부를 선택할 수 있으며, 리페어 가능 여부에 따라 에러 개수를 보정하고, 보정된 에러 개수에 따라 읽혀진 데이터의 에러를 정정할 수 있다.
도 13 내지 도 14는 본 발명의 실시 예에 따른 반도체 메모리 장치의 응용 예들이다. 도 13은 본 발명의 실시 예에 따른 메모리 시스템(20)을 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 메모리 시스템(20)은 메모리 모듈(22) 및 그것을 제어하는 메모리 제어기(24)를 포함한다. 메모리 모듈(22)은 복수의 메모리 칩들(22-1, 22-2, 22-3, ..., 22-N)을 포함한다. 메모리 칩들(22-1, 22-2, 22-3, ..., 22-N) 각각은, 도 1 내지 도 12에 설명된 바와 같이 테스트 동작시 에러 정정 여부 선택 및/혹은 리페어 여부 선택이 가능하도록 구현될 수 있다.
도 14는 본 발명의 다른 실시 에에 따른 메모리 시스템(30)을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(30)은 메모리 모듈(32) 및 그것을 제어하는 메모리 제어기(34)를 포함한다.
메모리 모듈(32)은 모듈 보드 상에 장착된 복수의 반도체 메모리 장치들(32-1, 32-2, ..., 32-n)을 포함하고, 복수의 반도체 메모리 장치들(32-1, 32-2, ..., 32-n) 각각은 복수의 DRAM 칩들이 적층된 구조이다. 여기서 복수의 DRAM 칩들은 적어도 하나의 마스터 칩(32-11) 및 적어도 하나의 슬레이브 칩(32-12)을 포함한다. 적어도 하나의 마스터 칩(32-11) 및 적어도 하나의 슬레이브 칩(32-12)은 스루 실리콘 비아(through silicon via, TSV)을 통하여 신호를 송수신할 수 있다. 마스터 칩(32-11)은 외부의 메모리 제어기(34)와 클록 신호(CLK), 커맨드/어드레스 신호(CA) 및 데이터(DQ) 등을 송수신하고, 외부로부터 신호를 스루 실리콘 비아(TSV)을 통해 슬레이브 칩(32-22)으로 전송하거나, 슬레이브 칩(32-12)으로부터 신호를 외부의 메모리 제어기(34)로 제공할 수 있다.
본 발명의 실시 예에 따른 마스터 칩(32-11) 및 슬레이브 칩(32-12) 각각은, 도 1 내지 도 12에 설명된 바와 같이 테스트 동작시 에러 정정 여부 선택 및/혹은 리페어 여부 선택이 가능하도록 구현될 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 15는 본 발명의 실시 예에 따른 모바일 장치(2000)를 예시적으로 보여주는 메모리 블록도이다. 도 15를 참조하면, 모바일 장치(2000)는 어플리케이션 프로세서(2100), 통신 모듈(2200), 디스플레이/터치 모듈(2300), 저장 장치(2400), 및 모바일 램(2500)을 포함한다.
어플리케이션 프로세서(2100)는 모바일 장치(2000)의 전반적인 동작을 제어한다. 통신 모듈(2200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(2300)은 어플리케이션 프로세서(2100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(2400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(2400)는 eMMC, SSD, UFS 장치일 수 있다.
모바일 램(2500)은 모바일 장치(2000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 모바일 램(2500)은 도 1 내지 도 12에 설명된 바와 같이 테스트 동작시 에러 정정 여부 선택 및/혹은 리페어 여부 선택이 가능하도록 구현될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100, 200, 300: 반도체 메모리 장치
111: 노멀 셀들
112: 패리티 셀
121, 122: 감지 증폭기
130, 230, 330: 테스트 회로
132, 232, 332: 에러 검출기
134, 234, 334: 테스트 에러 정정회로
135, 235, 335: 에러 카운터
136, 236, 336: 에러 정정기
150: 에러 정정 회로
138: 비교기
140, 240, 340: 입출력 버퍼
10: 테스트 시스템
12: 메모리 칩
14: 테스터

Claims (29)

  1. 메모리 셀들;
    쓰기 동작시 에러 정정 코드를 이용하여 데이터 비트에 대응하는 적어도 하나의 패리티 비트를 발생하고, 읽기 동작시 상기 적어도 하나의 패리티 비트를 이용하여 상기 메모리 셀들로부터 읽혀진 상기 데이터 비트의 에러를 정정하는 에러 정정 회로; 및
    테스트 동작시 TMRS(test mode register set) 정보를 근거로 하여 상기 메모리 셀들로부터 읽혀진 데이터 비트 혹은 패리티 비트의 에러 정정 동작 혹은 리던던시 리페어 동작을 선택적으로 수행하는 테스트 회로를 포함하고,
    상기 테스트 회로는,
    상기 읽혀진 데이터 비트 혹은 상기 읽혀진 패리티 비트의 에러를 검출하는 에러 검출기; 및
    상기 검출된 에러의 개수가 사전에 결정된 값보다 작을 때 상기 에러 정정 혹은 리던던시 리페어를 수행하는 테스트 에러 정정 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀들 각각은 휘발성 메모리 셀인 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀들은 상기 데이터 비트를 저장하는 노말 셀들 및 상기 적어도 하나의 패리티 비트를 저장하는 적어도 하나의 패리티 셀을 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 에러 검출기는 상기 TMRS 정보에 의거하여 데이터 "0" 및 데이터 "1" 중 어느 하나를 선택적으로 무시한 상태에서 상기 에러를 검출하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 TMRS 정보는 상기 에러 검출기의 에러 검출 동작에서 데이터 "0" 및 데이터 "1" 중 어느 하나를 무시하기 위한 데이터 무시 정보를 더 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 에러 검출기는,
    상기 읽혀진 데이터 비트와 테스트 데이터 비트를 XNOR 연산함으로써 상기 데이터 비트의 에러를 검출하는 제 1 XNOR 연산기; 및
    상기 읽혀진 패리티 비트와 테스트 패리티 비트를 XNOR 연산함으로써 상기 패리티 비트의 에러를 검출하는 제 2 XNOR 연산기를 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 테스트 에러 정정 회로는,
    상기 읽혀진 데이터 비트의 에러의 개수 혹은 상기 읽혀진 패리티 비트의 에러의 개수를 카운팅하는 에러 카운터; 및
    상기 카운팅된 에러 개수가 상기 사전에 결정된 값보다 작을 때 상기 읽혀진 데이터 비트 혹은 상기 읽혀진 패리티 비트의 에러를 정정하는 에러 정정기를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 에러 카운터는,
    상기 읽혀진 데이터 비트의 에러의 개수를 검출하는 제 1 에러 카운터;
    상기 읽혀진 데이터 비트의 에러의 개수 및 상기 읽혀진 패리티 비트의 에러의 개수를 검출하는 제 2 에러 카운터; 및
    상기 읽혀진 패리티 비트의 에러의 개수를 검출하는 제 3 에러 카운터를 포함하고,
    상기 제 1, 제 2 및 제 3 에러 카운터들의 활성화 여부는 별도의 외부 인가 TMRS 정보에 따라 결정되는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 에러 카운터는 캐스케이드로 연결된 에러 카운팅 유닛들을 포함하고,
    상기 에러 카운팅 유닛들 각각은, 상기 에러 검출기의 출력값들과 이전 에러 카운팅 유닛의 출력값들 입력 받고, 상기 에러의 개수가 상기 사전에 결정된 값보다 작은 지를 지시하는 출력값을 출력하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 에러 정정기는,
    상기 에러 카운터의 출력값을 근거로 하여 상기 읽혀진 데이터 비트 및 상기 읽혀진 패리티 비트의 에러를 정정하고, 상기 정정된 데이터 비트 및 상기 정정된 패리티 비트를 출력하거나, 상기 읽혀진 데이터 비트 및 상기 읽혀진 패리티 비트를 출력하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 에러 정정기는 복수의 논리 회로들을 포함하고,
    상기 복수의 논리 회로들 각각은 상기 에러 검출기의 출력값과 에러 정정 제어 신호를 OR 연산함으로써 에러 정정 출력신호를 출력하고,
    상기 에러 정정 제어 신호는 상기 에러 카운터의 출력값과 상기 TMRS 정보를 근거로 하여 발생되는 반도체 메모리 장치.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 테스트 회로는 상기 읽혀진 데이터 비트 혹은 상기 패리티 비트의 에러 개수에 따라 에러 정정 여부를 결정하고, 리던던시 리페어를 고려하여 상기 에러 개수를 보정하는 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 에러 정정 회로와 외부 사이에서 상기 데이터 비트를 입출력하고, 상기 테스트 회로와 상기 외부 사이에서 상기 읽혀진 데이터 비트 혹은 상기 정정된 데이터 비트 및 상기 읽혀진 패리티 비트 혹은 상기 정정된 패리티 비트를 입출력하는 입출력 버퍼를 더 포함하는 반도체 메모리 장치.
  15. 적어도 하나의 메모리 칩; 및
    상기 적어도 하나의 메모리 칩을 테스트하는 테스터를 포함하고,
    상기 적어도 하나의 메모리 칩은,
    쓰기 동작시 데이터 비트에 대응하는 패리티 비트를 발생하고, 읽기 동작시 읽혀진 상기 데이터 비트의 에러를 상기 패리티 비트를 이용하여 정정하는 에러 정정 회로; 및
    테스트 동작시 상기 에러 정정 회로의 비활성 상태에서 읽혀진 데이터 비트 혹은 읽혀진 패리티 비트의 에러 정정 여부 혹은 리던던시 리페어 여부를 선택적으로 수행하는 테스트 회로를 포함하고,
    상기 테스트 회로는,
    상기 읽혀진 데이터 비트 혹은 상기 읽혀진 패리티 비트의 에러를 검출하는 에러 검출기; 및
    상기 검출된 에러의 개수가 사전에 결정된 값보다 작을 때 상기 에러 정정 혹은 리던던시 리페어를 수행하는 테스트 에러 정정 회로를 포함하는 테스트 시스템.
  16. 데이터 비트를 저장하는 복수의 제 1 셀들;
    상기 데이터 비트에 대응하는 패리티 비트를 저장하는 복수의 제 2 셀들; 및
    테스트 데이터 비트에 기초하여 상기 복수의 제 1 셀들로부터 읽혀진 데이터 비트 혹은 상기 복수의 제 2 셀들로부터 읽혀진 패리티 비트의 에러의 개수를 카운팅하고, 상기 에러의 개수에 기초하여 상기 읽혀진 데이터 비트 혹은 상기 읽혀진 패리티 비트의 에러 정정 동작 혹은 리던던시 리페어 동작을 선택적으로 수행하고, 그리고 제 1 값을 갖는 상기 읽혀진 데이터 비트 혹은 상기 읽혀진 패리티 비트를 무시하여 상기 에러의 개수를 카운팅하는 테스트 회로를 포함하고,
    상기 테스트 회로는,
    상기 읽혀진 데이터 비트 혹은 상기 읽혀진 패리티 비트의 상기 에러를 검출하는 에러 검출기; 및
    상기 에러의 개수가 사전에 결정된 값보다 작을 때 상기 에러 정정 혹은 리던던시 리페어를 수행하는 테스트 에러 정정 회로를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 패리티 비트를 생성하는 에러 정정 회로를 더 포함하는 반도체 메모리 장치.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
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