KR20210122942A - 메모리 장치 및 그것의 테스트 방법 - Google Patents

메모리 장치 및 그것의 테스트 방법 Download PDF

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장성익
김기현
안수진
이충기
한동국
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삼성전자주식회사
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Abstract

본 발명에 따른 메모리 장치는, 복수의 뱅크들로부터 병렬 비트 테스트 신호에 응답하여 데이터 비트를 감지하는 복수의 감지 증폭 회로들, 상기 감지 증폭 회로들의 각각으로 상기 데이터 비트와 테스트 비트를 비교하는 복수의 비교기들, 및 상기 복수의 비교기들의 출력 신호들을 수신하고, 테스트 결과를 출력하는 논리 회로를 포함하고, 상기 복수의 비교기들의 각각은, 상기 테스트 비트, 개선 PBT 신호, 적어도 하나의 논리 상태 테스트 무시 신호, 테스트 패스 신호를 수신하고, 상기 개선 PBT 신호, 상기 적어도 하나의 논리 상태 테스트 무시 신호 및 상기 테스트 패스 신호에 응답하여 상기 데이터 비트와 상기 테스트 비트를 비교하고, 및 상기 테스트 패스 신호에 응답하여 대응하는 뱅크를 테스트 동작에 상관없이 패스 처리하는 것을 특징으로 한다.

Description

메모리 장치 및 그것의 테스트 방법{MEMORY DEVICE AND TEST METHOD THEREOF}
본 발명은 메모리 장치 및 그것의 테스트 방법에 관한 것이다.
일반적으로, DRAM(dynamic random access memory)는 복수의 비트들의 병렬 테스트를 행하기 위한 병렬 비트 테스트(PBT; parallel bit test) 회로를 포함한다. 병렬 비트 테스트 모드에서, N(2이상 자연수)개의 메모리 셀들에 동일한 데이터가 쓰여진 후에, N-비트의 데이터가 동시에 읽혀진다. 읽혀진 N-비트의 데이터는 비교기를 통해 서로 비교되어, 패스(혹은 "일치")인지 페일(혹은 "불일치")인지가 판별된다. 이러한 패스/페일에 따라 "1"/"0"이 테스트 결과 데이터로서 출력된다. 병렬 비트 테스트 모드는 모든 비트들에 접근하는 사이클의 수를 1/N로 줄임으로써, 직렬 테스트에 비해 테스트 시간이 단축된다.
본 발명의 목적은 수율을 개선하는 메모리 장치 및 그것의 테스트 방법을 제공하는데 있다.
본 발명의 목적은 리페어 불가능한 뱅크의 출력단을 마스킹 처리하는 메모리 장치 및 그것의 테스트 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는, 복수의 뱅크들로부터 병렬 비트 테스트 신호에 응답하여 데이터 비트를 감지하는 복수의 감지 증폭 회로들, 상기 감지 증폭 회로들의 각각으로 상기 데이터 비트와 테스트 비트를 비교하는 복수의 비교기들, 및 상기 복수의 비교기들의 출력 신호들을 수신하고, 테스트 결과를 출력하는 논리 회로를 포함하고, 상기 복수의 비교기들의 각각은, 상기 테스트 비트, 개선 PBT(parallel bit test) 신호, 적어도 하나의 논리 상태 테스트 무시 신호, 테스트 패스 신호를 수신하고, 상기 개선 PBT(parallel bit test) 신호, 상기 적어도 하나의 논리 상태 테스트 무시 신호 및 상기 테스트 패스 신호에 응답하여 상기 데이터 비트와 상기 테스트 비트를 비교하고, 및 상기 테스트 패스 신호에 응답하여 대응하는 뱅크를 테스트 동작에 상관없이 패스 처리하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치는, 뱅크로부터 읽혀진 데이터 비트를 수신하는 제 1 입력단에 연결된 제 1 인버터; 개선 병렬 비트 테스트 신호를 인버팅하는 제 2 인버터; 제 3 인버터; 제 4 인버터; 제 5 인버터; 상기 제 2 인버터의 출력 신호와 테스트 비트를 제 1 노아 연산하고, 상기 제 1 노아 연산된 결과를 상기 제 3 인버터에 출력하는 제 1 노어 게이팅 회로; 제 1 데이터 상태 테스트 설정 신호와 테스트 패스 신호를 제 2 노어 연산하고, 상기 제 2 노어 연산된 결과를 상기 제 4 인버터에 출력하는 제 2 노어 게이팅 회로; 제 2 데이터 상태 테스트 설정 신호와 상기 테스트 패스 신호를 제 3 노어 연산하고, 상기 제 3 노어 연산된 결과를 상기 제 5 인버터에 출력하는 제 3 노어 게이팅 회로; 상기 제 4 인버터의 출력 신호와 상기 제 1 노어 게이팅 회로의 출력 신호를 제 1 낸드 연산하고, 상기 제 1 낸드 연산된 결과를 제 2 입력단으로 출력하는 제 1 낸드 게이팅 회로; 상기 제 3 인버터의 출력 신호와 상기 제 5 인버터의 출력 신호를 제 2 낸드 연산하고, 상기 제 2 낸드 연산된 결과를 제 2 반전 입력단으로 출력하는 제 2 낸드 게이팅 회로; 전원단과 제 1 노드 사이에 연결되고, 상기 제 1 입력단에 연결된 게이트를 갖는 제 1 피모스 트랜지스터; 상기 전원단과 상기 제 1 노드 사이에 연결되고, 상기 제 2 입력단에 연결된 게이트를 갖는 제 2 피모스 트랜지스터; 상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 제 1 입력단의 출력단에 연결된 게이트를 갖고, 상기 제 2 노드는 병렬 비트 테스트 동작의 결과를 출력하는 출력단에 연결되는 제 3 피모스 트랜지스터; 상기 제 1 노드와 상기 제 2 노드 사이에 연결되고, 상기 제 2 반전 입력단에 연결된 게이트를 갖는 제 4 피모스 트랜지스터; 상기 제 2 노드와 제 3 노드 사이에 연결되고, 상기 제 1 인버터의 상기 출력단에 연결된 게이트를 갖는 제 1 엔모스 트랜지스터; 상기 제 2 노드와 상기 제 3 노드 사이에 연결되고, 상기 제 2 입력단에 연결된 게이트를 갖는 제 2 엔모스 트랜지스터; 상기 제 3 노드와 접지단 사이에 연결되고, 상기 제 1 입력단에 연결된 게이트를 갖는 제 3 엔모스 트랜지스터; 및 상기 제 3 노드와 상기 접지단 사이에 연결되고, 상기 제 2 반전 입력단에 연결된 게이트를 갖는 제 4 엔모스 트랜지스터를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 워드라인들과 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 뱅크들; 로우 어드레스에 응답하여 상기 워드라인들 중에서 어느 하나를 선택하는 로우 디코더; 컬럼 어드레스에 응답하여 상기 비트라인들 중에서 어느 하나를 선택하는 컬럼 디코더; 병렬 비트 테스트 동작시 상기 선택된 비트라인에 연결된 메모리 셀로부터 데이터 비트를 감지하는 감지 증폭 회로; 상기 병렬 비트 테스트 동작에서 페일된 메모리 셀을 리던던시 셀로 치환하는 리페어 제어회로; 및 외부의 장치로부터 테스트 명령 및 테스트 비트를 수신하고, 상기 복수의 뱅크들의 각각의 상기 감지 증폭 회로로부터 수신한 상기 데이터 비트와 상기 테스트 비트를 비교함으로써 상기 병렬 비트 테스트 동작을 수행하는 병렬 비트 테스트 회로를 포함하고, 상기 병렬 비트 테스트 회로는 상기 복수의 뱅크들 중에서 적어도 하나를 상기 병렬 비트 테스트 동작에 상관없이 패스 처리하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치의 테스트 동작은, 테스트 명령, 테스트 데이터 및 뱅크 무시 정보를 수신하는 단계; 복수의 뱅크들의 각각에서 테스트 명령에 응답하여 상기 테스트 데이터와 상기 복수의 뱅크들의 각각으로부터 읽혀진 데이터를 비교함으로써 테스트 동작을 수행하는 단계; 상기 복수의 뱅크들 중에서 상기 테스트 동작에서 페일된 뱅크에 대한 리페어 동작을 수행하는 단계; 및 상기 뱅크 무시 정보를 이용하여 상기 리페어 동작에서 리페어 불가한 뱅크를 패스 처리하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치 및 그것의 테스트 방법은, 뱅크 별 데이터 처리 결과를 제어함으로써, 일부 리페어 불가한 영역의 데이터 출력 단을 마스킹(masking) 처리할 수 있다.
본 발명의 실시 예에 따른 메모리 장치 및 그것의 테스트 방법은, 페일 칩을 패스 칩으로 동작 가능할 수 있다.
본 발명의 실시 예에 따른 메모리 장치 및 그것의 테스트 방법은 테스트 다이(test die)의 모수를 확보할 수 있다.
본 발명의 실시 예에 따른 메모리 장치 및 그것의 테스트 방법은, 조립 후 백-엔드(back-end) 단의 스트레스 평가 및 신뢰성 평가 용도로 이용 가능하다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치(100)를 테스트하기 위한 테스트 시스템(10)을 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치(100)를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치(100)의 테스트 동작을 개념적으로 설명하는 도면이다.
도 4는 본 발명의 실시 예에 따른 PBT 회로(190)를 예시적으로 보여주는 도면이다.
도 5는 병렬 비트 테스트 동작을 수행하는 일반적인 비교기(CMP)를 예시적으로 보여주는 도면이다.
도 6a 및 도 6b은 일반적인 메모리 장치의 병렬 비트 테스트 동작 과정을 예시적으로 보여주는 도면들이다.
도 7은 본 발명의 실시 예에 따른 비교기를 예시적으로 보여주는 도면이다.
도 8a 및 도 8b은 본 발명의 실시 예에 따른 메모리 장치(100)의 병렬 비트 테스트 동작 과정을 예시적으로 보여주는 도면들이다.
도 9는 본 발명의 실시 예에 따른 메모리 장치(100)의 테스트 동작을 예시적으로 보여주는 흐름도이다.
도 10는 본 발명의 다른 실시 예에 따른 메모리 장치(100)의 테스트 동작을 예시적으로 보여주는 흐름도이다.
도 11a 및 도 11b는 테스트 패스 신호(PBTPASS)의 이용에 대한 실시 예를 보여주는 도면들이다.
도 12는 본 발명의 실시 예에 따른 메모리 칩을 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템(2000)을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 차량용 전자 시스템(3000)을 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템(5000)을 예시적으로 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 메모리 장치가 적용된 데이터 센터(7000)를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 메모리 장치는, 출력 단을 뱅크(bank) 별로 마스크(mask) 제어하는 테스트 회로(예를 들어, PBT 회로)를 구비할 수 있다. 예를 들어, 본 발명의 메모리 장치는, 리페어 로직(repair logic)을 이용하여 리페어 불가능한 뱅크의 출력단을 마스킹 처리할 수 있다. 이에, 본 발명의 메모리 장치는, 리페어 가능한 뱅크만 정상 출력함으로써, 제품 구동 가능한 정상 칩으로 동작시킬 수 있다. 본 발명의 메모리 장치는, 뱅크 별 출력 단 제어로 페일 칩(failed chip)을 양품 칩(good chip)으로 전환시킴으로써, 제품 초기 저 수율/저 품질에 의한 평가 물량 손실을 만회하고 및 평가 수량 극대화시킬 수 있다. 그 결과로써, 본 발명의 메모리 장치는 신뢰성 평가 샘플 사이즈(sample size)의 통계적 한계 극복 가능하고, 개발 기간을 크게 단축시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치(100)를 테스트하기 위한 테스트 시스템(10)을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 테스트 시스템(10)은 메모리 장치(DRAM, 100) 및 테스터(200)를 포함할 수 있다.
메모리 장치(100)는, 데이터를 저장하도록 구현될 수 있다. 실시 예에 있어서, 메모리 장치(100)는 복수의 뱅크들(도시되지 않음)을 포함할 수 있다. 실시 예에 있어서, 복수의 뱅크들의 각각은 워드라인들과 비트라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다. 실시 예에 있어서, 메모리 셀들의 각각은, 휘발성 메모리 셀 혹은 비휘발성 메모리 셀일 수 있다. 예를 들어, 메모리 셀은 DRAM(dynamic random access memory) 셀, 플래시 메모리 셀, MRAM(magnetoresistive random access memory) 셀, PRAM(phase-change random access memory) 셀 등일 수 있다. 한편, 본 발명의 메모리 셀이 여기에 제한되지 않는다고 이해되어야 할 것이다.
메모리 장치(100)는 PBT 회로(190)를 포함할 수 있다. PBT 회로(190)는 병렬 비트 테스트(parallel bit test; PBT) 동작을 수행하기 위한 PBT 회로(190)를 포함할 수 있다. 여기서 병렬 비트 테스트 동작은, 메모리 장치(100)의 메모리 셀들에 테스트 데이터를 쓴 후에, 메모리 셀들로부터 읽혀진 데이터를 비교함으로써, 메모리 장치(100)의 양호 혹은 불량을 판별하는 테스트 동작을 포함할 수 있다.
또한, PBT 회로(190)는, 병렬 비트 테스트 동작에서 테스트 패스 신호(PBTPASS)에 응답하여 메모리 장치(100)의 사전에 결정된 메모리 영역(예를 들어, 뱅크)의 페일 유무에 상관없이 사전에 결정된 메모리 영역을 패스처리 하도록 구현될 수 있다. 실시 예에 있어서, 테스트 패스 신호(PBTPASS)는 모드 레지스터 셋(mode register set; MRS)에 의해 발생될 수 있다. 다른 실시 예에 있어서, 테스트 패스 신호(PBTPASS)는 테스터(200)로부터 수신될 수 있다.
테스터(200)는, 테스트 동작에서 메모리 장치(100)에 테스트 동작에 관련된 명령/어드레스(CMD/ADDR), 클록(CLK), 및 테스트 데이터(TDATA)를 전송하고, 메모리 장치(100)로부터 테스트 동작의 결과값(RSLT)를 수신하도록 구현될 수 있다.
본 발명의 실시 예에 따른 테스트 시스템(10)은, 테스트 패스 신호(PBTPASS)를 이용하여 메모리 장치(100)의 사전에 결정된 영역에 대한 테스트 패스를 처리할 수 있다. 이로써 본 발명의 테스트 시스템(10)은, 메모리 장치(100)의 특정 영역에 대한 테스트 동작을 스킵(skip) 시킴으로써, 신뢰성 평가 샘플 사이즈의 통계적 한계 극복 하고, 메모리 장치(100)의 개발 기간을 크게 단축시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 디코더(130), 감지 증폭 회로(140), 어드레스 레지스터(150), 뱅크 제어 로직(152), 리프레쉬 카운터(154), 로우 어드레스 멀티플렉서(156), 컬럼 어드레스 래치(158), 제어 로직(160), 리페어 제어회로(166), 타이밍 제어 회로(164), 입출력 게이팅 회로(170), 에러 정정 회로(180), 데이터 입출력 버퍼(182), 및 PBT 회로(190)를 포함할 수 있다.
메모리 셀 어레이(110)는 제 1 내지 제 8 뱅크들(111 ~ 118)을 포함할 수 있다. 한편, 메모리 셀 어레이(110)의 뱅크의 개수는 여기에 제한되지 않는다고 이해되어야 할 것이다.
로우 디코더(120)는 제 1 내지 제 8 뱅크들(111 ~ 118)에 각각 연결된 제 1 내지 제 8 뱅크 로우 디코더들(121 ~ 128)을 포함할 수 있다.
컬럼 디코더(130)는 제 1 내지 제 8 뱅크들(111 ~ 118)에 각각 연결된 제 1 내지 제 8 뱅크 컬럼 디코더들(131 ~ 138)을 포함할 수 있다.
감지 증폭 회로(140)는 제 1 내지 제 8 뱅크들(111 ~ 118)에 각각 연결된 제 1 내지 제 8 뱅크 센스 앰프들(141 ~ 148)을 포함할 수 있다.
한편, 제 1 내지 제 8 뱅크들(111 ~ 118), 제 1 내지 제8 뱅크 로우 디코더들(121 ~ 128), 제 1 내지 제 8 뱅크 컬럼 디코더들(131 ~ 138), 제 1 내지 제 8 뱅크 센스 앰프들(141 ~ 148)은 제 1 내지 제 8 뱅크들을 각각 구성할 수 있다. 제 1 내지 제 8 뱅크들(111 ~ 118)의 각각은 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(150)는 외부의 메모리 제어기로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 갖는 어드레스(ADDR)를 수신 및 저장할 수 있다. 어드레스 레지스터(150)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(152)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(156)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(158)에 제공할 수 있다.
뱅크 제어 로직(152)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 로우 디코더들(121 ~ 128) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 로우 디코더가 활성화될 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 컬럼 디코더들(131 ~ 138) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(156)는 어드레스 레지스터(150)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(154)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(156)는 로우 어드레스(ROW_ADDR) 혹은 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(156)로부터 출력된 로우 어드레스(RA)는 제 1 내지 제 8 뱅크 로우 디코더들(121 ~ 128)에 각각 인가될 수 있다.
제 1 내지 제 8 뱅크 로우 디코더들(121 ~ 128) 중에서 뱅크 제어 로직(152)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(156)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스에 대응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 또한, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인을 활성화하는 것과 동시에 리페어 제어회로(166)로부터 출력되는 리던던시 로우 어드레스에 대응하는 리던던시 워드라인을 활성화할 수 있다.
컬럼 어드레스 래치(158)는 어드레스 레지스터(150)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(158)는, 버스트(burst) 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(158)는 일시적으로 저장된 혹은 점진적으로 증가한 컬럼 어드레스(COL_ADDR)를 제 1 내지 제 8 뱅크 컬럼 디코더들(131 ~ 138)에 각각 인가할 수 있다.
제 1 내지 제 8 뱅크 컬럼 디코더들(131 ~ 138) 중에서 뱅크 제어 로직(152)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(170)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 대응하는 센스 앰프를 활성화할 수 있다. 또한, 활성화된 뱅크 컬럼 디코더는 리페어 제어회로(166)로부터 출력되는 컬럼 리페어 신호(CRP)에 응답하여 컬럼 리페어 동작을 수행할 수 있다.
제어 로직(160)은 메모리 장치(100)의 동작을 제어하도록 구현될 수 있다. 예를 들어, 제어 로직(160)은 반도체 메모리 장치(100)가 쓰기 동작 혹은 읽기 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(160)은 메모리 제어기로부터 수신되는 명령(CMD)을 디코딩하는 커맨드 디코더(161) 및 메모리 장치(100)의 동작 모드를 설정하기 위한 모드 레지스터 셋(162)를 포함할 수 있다.
예를 들어, 커맨드 디코더(161)는 쓰기 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩함으로써 명령(CMD)에 대응하는 동작 제어 신호들(ACT, PCH, WE, RD)을 생성할 수 있다. 제어 로직(160)은 동작 제어 신호들(ACT, PCH, WE, RD)을 타이밍 제어 회로(164)에 제공할 수 있다. 제어 신호들(ACT, PCH, WR, RD)은 액티브 신호(ACT), 프리차지 신호(PCH), 쓰기 신호(WR) 및 읽기 신호(RD)를 포함할 수 있다. 타이밍 제어 회로(164)는 동작 제어 신호들(ACT, PCH, WR, RD)에 응답하여 워드라인(WL)의 전압 레벨을 제어하는 제 1 제어 신호들(CTL1)과 비트라인(BL)의 전압 레벨을 제어하는 제 2 제어 신호들(CTL2)을 생성하고, 제 1 제어 신호들(CTL1)과 제 2 제어 신호들(CTL2)을 메모리 셀 어레이(110)에 제공할 수 있다.
리페어 제어회로(166)는 어드레스(ADDR, 혹은 액세스 어드레스)의 로우 어드레스(ROW_ADDR), 컬럼 어드레스(COL_ADDR) 및 워드라인들 각각의 퓨즈 정보에 근거로 하여 뱅크들 적어도 하나의 제 1 셀 영역 및 제 2 셀 영역의 리페어 동작을 제어하는 리페어 제어 신호들(CRP, SRP)을 생성할 수 있다. 리페어 제어회로(166)는 리던던시 로우 어드레스는 대응하는 뱅크 로우 디코더에 제공하고, 컬럼 리페어 신호(CRP)는 대응하는 뱅크 컬럼 디코더에 제공하고, 선택 신호 및 인에이블 신호(SRA)는 대응하는 리던던시 어레이 블록에 관련된 블록 제어 회로에 제공할 수 있다.
또한, 리페어 제어회로(166)는 모드 레지스터 셋(163)에 저장된 hPPR 모드시, 어드레스(ADDR)에 응답하여 hPPR 워드라인 활성화 신호를 생성할 수 있다. 또한, 리페어 제어회로(166)는 모드 레지스터 셋(163)에 저장된 sPPR 모드시, 어드레스(ADDR)에 응답하여 sPPR 워드라인 활성화 신호(sPPR_WL_EN)를 생성할 수 있다. 또한, 리페어 제어회로(166)는 모드 레지스터 셋(162)에 저장된 sPPR_OFF 모드시, 리페어 제어회로(166)는 sPPR 로직을 오프 시키고, 이전 데이터에 접근하도록 노멀 워드라인 활성화 신호를 생성할 수 있다. 실시 예에 있어서, 리페어 제어회로(166)는 어드레스(ADDR)와 퓨즈 정보에 근거로 하여 리페어 단위를 가변할 수 있다. 예를 들어, 리페어 제어회로(166)는 어드레스(ADDR) 및 퓨즈 정보를 리페어 어드레스 비트의 종류 및 개수를 가변할 수 있다.
입출력 게이팅 회로(170)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제 1 내지 제 8 뱅크들(111 ~ 118)로부터 출력된 데이터를 저장하기 위한 읽기 데이터 래치들, 및 제 1 내지 제 8 뱅크들(111 ~ 118)에 데이터를 쓰기 위한 쓰기 드라이버들을 포함할 수 있다.
제 1 내지 제 8 뱅크들(111 ~ 118) 중에서 하나의 뱅크에서 읽혀질 코드워드(CW; codeword)는 하나의 뱅크에 대응하는 센스 앰프에 의해 감지되고, 읽기 데이터 래치들에 저장될 수 있다. 읽기 데이터 래치들에 저장된 코드워드(CW)는 에러 정정 회로(180)에 의하여 ECC 디코딩이 수행된 후, 데이터 입출력 버퍼(182)를 통하여 메모리 제어기에 제공될 수 있다. 제 1 내지 제 8 뱅크들(210 ~ 218) 중에서 하나의 뱅크에 쓰여질 데이터(DQ)는 에러 정정 회로(180)에서 ECC 인코딩을 수행한 후 쓰기 드라이버들을 통하여 하나의 뱅크에 쓰여 질 수 있다.
데이터 입출력 버퍼(182)는 쓰기 동작에서 메모리 제어기로부터 제공되는 클록 신호(CLK)에 근거로 하여 데이터(DQ)를 에러 정정 회로(180)에 제공하고, 읽기 동작에서 에러 정정 회로(180)로부터 제공되는 데이터(DQ)를 메모리 제어기에 제공할 수 있다.
에러 정정 회로(180)는 쓰기 동작에서 데이터 입출력 버퍼(182)로부터 제공되는 데이터(DQ)의 데이터 비트들에 근거로 하여 패리티 비트들을 생성하고, 데이터(DQ)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(170)에 제공하고, 입출력 게이팅 회로(170)은 코드워드(CW)를 뱅크에 쓸 수 있다.
또한, 에러 정정 회로(180)는 읽기 동작에서 하나의 뱅크에서 읽혀진 코드워드(CW)를 입출력 게이팅 회로(170)로부터 제공 받을 수 있다. 에러 정정 회로(180)는 읽혀진 코드워드(CW)에 포함되는 패리티 비트들을 이용하여 데이터(DQ)에 대한 ECC 디코딩을 수행하여 데이터(DQ)에 포함되는 적어도 하나의 에러 비트를 정정하여 데이터 입출력 버퍼(182)에 제공할 수 있다.
PBT 회로(190)는 테스터(200, 도 1 참조)로부터 수신된 테스트 데이터(TDATA)와 뱅크들의 각각에 병렬 테스트 동작을 수행하고, 에러 정정 가능할 때 리페어 동작을 수행하고, 그 결과에 따른 결과값을 출력하도록 구현될 수 있다.
또한, PBT 회로(190)는 테스트 패스 신호(PBTPASS)에 응답하여 대응하는 뱅크의 테스트 동작의 결과값에 상관없이 뱅크 패스하도록 구현될 수 있다. 실시 예에 있어서, 테스트 패스 신호(PBTPASS)는 병렬 비트 테스트 동작시 모드 레지스터 셋(162)로부터 출력될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는, 리페어 제어 회로(166)을 이용하여 리페어 불가능한 뱅크를 구비하더라도, 이러한 뱅크의 출력단을 테스트 패스 신호(PBTPASS)에 응답하여 마스킹 처리할 수 있다. 이로써, 본 발명의 메모리 장치(100)는 뱅크 별 출력단을 제어함으로써, 불량 칩을 양품 칩으로 동작 가능하게 할 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 장치(100)의 테스트 동작을 개념적으로 설명하는 도면이다. 도 3을 참조하면, 데이터 입력단은 입력 데이터(DI)를 노멀 모드와 테스트 모드 중 하나로 선택할 수 있다. 입력 데이터(DI)는 복수의 뱅크들로 전달, 저장 및 출력될 수 있다.
PBT 회로(190)는 복수의 뱅크들의 출력들을 비교하고, 그 결과에 대응하는 비교 출력 신호와 테스트 패스 신호(PBTPASS)를 이용하여 결과값을 출력하도록 구현될 수 있다.
데이터 출력단은 노멀 모드 및 테스트 모드 중에서 어느 하나를 선택하고, 선택된 모드에 따라 외부로 데이터를 출력하거나, 테스트 동작의 결과값을 출력할 수 있다.
실시 예에 있어서, 동작 모드는 각각의 뱅크에 데이터를 쓰거나 읽는 노말 모드와, 복수의 뱅크들 동시에 쓰고 읽는 테스트하는 병렬 형태의 테스트 모드를 포함할 수 있다. 노말 모드에서, 일반적인 메모리의 동작과 동일한 방식으로 셀을 억세스하기 위해서 로우 어드레스와 컬럼 어드레스의 조합에 의해 하나의 뱅크의 한 개의 워드라인과 입출력의 비트 수에 해당하는 비트라인이 선택될 수 있다. 이렇게 선택된 메모리 셀의 데이터가 쓰여지거나 읽혀질 수 있다.
테스트 모드에서, 복수의 뱅크들에 동일한 데이터가 쓰여질 수 있다. 테스트를 위한 읽기 동작 시 각 뱅크의 데이터는 감지 증폭기를 통해 PBT 회로(190)에 수신될 수 있다. 각 뱅크의 데이터(B1, B2, B3, B4)가 모두 "로우(Low)" 이거나 모두 "하이(High)" 일 때, PBT 회로(190)는 테스트 동작에 결과로써 정상에 대응하는 결과값을 출력할 수 있다. 또한, 각 뱅크의 데이터(B1, B2, B3, B4)가 모두 "로우" 이거나 모두 "하이" 이 아니더라도, PBT 회로(190)는 테스트 패스 신호(PBTPASS)에 응답하여 특정 뱅크의 결과가 페일이더라도 정상에 대응하는 결과값을 출력할 수 있다.
한편, 도 3에 도시된 뱅크들의 개수는 4이지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다.
도 4는 본 발명의 실시 예에 따른 PBT 회로(190)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, PBT 회로(190)는 제 1 내지 제 4 병렬 테스트 회로들(PBT1 ~ PBT4; 191~194) 및 논리 회로(195)를 포함할 수 있다.
제 1 내지 제 4 비교기들(CMP1 ~ CMP4; 191~194)의 각각은, 테스터(200, 도 1 참조)에 입력된 테스트 데이터와 대응하는 뱅크로부터 읽혀진 데이터를 비교하고, 테스트 패스 신호(PBTPASS)과 비교 결과를 이용하여 뱅크의 테스트 결과들(B1_PASS ~ B4_PASS)을 출력하도록 구현될 수 있다.
제 1 비교기(PBT1, 191)는, 데이터 비트(FDO1), 테스트 비트(WDI1), 개선 PBT 신호(ePBT), 논리 상태 테스트 무시(don't) 신호(iePBT 1/0), 테스트 패스 신호(PBTPASS)를 수신하고, 제 1 뱅크 테스트 결과 신호(B1_PASS)를 출력하도록 구현될 수 있다. 여기서, 데이터 비트(FDO1)는 제 1 입출력 감지증폭회로(IOSA1)로부터 수신될 수 있다. 제 1 입출력 감지증폭회로(IOSA1)는 병렬 비트 테스트 신호(PBT)를 수신하고, 제 1 뱅크(BANK1)로부터 데이터 비트(FDO1)를 감지할 수 있다. 또한, 테스트 비트(WDIO1)는 테스터(200)로부터 수신되고, 수신된 테스트 비트(WDI01)는 내부의 래치에 버퍼링 될 수 있다. 또한, 병렬 비트 테스트 신호(PBT), 개선 PBT 신호(ePBT), 논리 상태 테스트 무시 신호(iePBT 1/0), 테스트 패스 신호(PBTPASS)는 모드 레지스터 셋(MRS, 도 2의 162)로부터 수신될 수 있다.
제 2 내지 제 4 비교기들(192 ~ 194)의 각각은, 제 1 비교기(191)과 동일하게 구현될 수 있다. 한편, 도 4에 도시된 비교기들(191 ~ 194)의 개수는 4이지만, 본 발명은 여기에 제한되지 않을 것이다.
논리 회로(195)는, 각 비교기들(191 ~ 194)의 출력 신호들(B1_PASS, B2_PASS, B3_PASS, P4_PASS)를 수신하고, PBT 테스트 동작의 결과값(PBT_RSLT)을 출력하도록 구현될 수 있다. 예를 들어, 논리 회로(195)는 OR 연산을 수행하는 오어 게이팅 회로를 포함할 수 있다. 한편, 도 4에 도시된 논리 회로(195)는 오어 게이팅 회로이지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 논리 회로는 XOR 연산을 수행하는 엑스오어 게이팅 회로를 포함할 수 있다.
도 5는 병렬 비트 테스트 동작을 수행하는 일반적인 비교기(CMP)를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 비교기(CMP)는 피모스(PMOS) 트랜지스터들(PM1 ~ PM4), 엔모스(NMOS) 트랜지스터들(NM1 ~ NM4), 인버터들(INV1 ~ INV3), 낸드 게이팅 회로들(NAND1 ~ NAND3), 제 1 노어 게이팅 회로들(NOR1)를 포함한다.
제 1 피모스 트랜지스터(PM1)는 전원단(VDD)과 제 1 노드(N1) 사이에 연결되고, 제 1 입력단(FD0x)에 연결된 게이트를 갖는다. 여기서 제 1 입력단(FDOx)은 대응하는 감지 증폭기를 통해 메모리 셀에 연결된 데이터를 수신할 수 있다.
제 2 피모스 트랜지스터(PM2)는 전원단(VDD)과 제 1 노드(N1) 사이에 연결되고, 제 2 입력단(CIN1)에 연결된 게이트를 갖는다. 여기서, 제 2 입력단(CIN1)은 제 1 낸드 게이팅 회로(NAND1)의 출력단에 연결될 수 있다. 제 1 낸드 게이팅 회로(NAND1)는 제 1 논리 상태 테스트 무시 신호(iePBT_D0)와 노아 게이팅 회로(NOR1)의 출력 신호를 제 1 NAND 연산하도록 구현될 수 있다. 노아 게이팅 회로(NOR1)는 테스터(200, 도 1 참조)로부터 수신된 테스트 데이터(WDIx)와 제 2 인버터(INV2)의 출력 신호를 제 1 NOR 연산하도록 구현될 수 있다. 여기서 제 2 인버터(INV2)는 개선 PBT 신호(ePBT)를 인버팅 하도록 구현될 수 있다.
제 3 피모스 트랜지스터(PM3)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결되고, 제 1 인버터(INV1)의 출력단에 연결된 게이트를 갖는다. 여기서 제 1 인버터(INV1)는 제 1 입력단(FD0x)의 데이터를 인버팅 하도록 구현될 수 있다.
제 4 피모스 트랜지스터(PM4)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 연결되고, 제 2 반전 입력단(CIN2)에 연결된 게이트를 갖는다. 여기서 반전된 제 2 인버터(CIN2)는 제 2 낸드 게이팅 회로(NAND2)의 출력단에 연결될 수 있다. 제 2 낸드 게이팅 회로(NAND2)는 제 2 논리 상태 테스트 무시 신호(iePBT_D1)와 제 3 인버터(INV3)의 출력 신호를 제 2 NAND 연산하도록 구현될 수 있다. 제 3 인버터(INV3)는 노아 게이팅 회로(NOR1)의 출력 신호를 인버팅 하도록 구현될 수 있다. 여기서 제 2 노드(N2)는 비교기(CMP)의 출력단(Dout)을 포함할 수 있다.
제 1 엔모스 트랜지스터(NM1)는 제 2 노드(N2) 사이에 연결되고, 제 1 인버터(INV1)의 출력단에 연결된 게이트를 갖는다.
제 2 엔모스 트랜지스터(NM2)는 제 2 노드(N2)와 제 3 노드(N3) 사이에 연결되고, 제 2 입력단(CIN1)에 연결된 게이트를 갖는다.
제 3 엔모스 트랜지스터(NM3)는 제 3 노드(N3)와 접지단(GND) 사이에 연결되고, 제 1 입력단(FDOx)에 연결된 게이트를 갖는다.
제 4 엔모스 트랜지스터(NM4)는 제 3 노드(N3)와 접지단(GND) 사이에 연결되고, 제 2 반전 입력단(CIN2)에 연결된 게이트를 갖는다.
일반적인 비교기(CMP)는, 특정 데이터 입출력단의 데이터를 돈 케어 하거나 특정 논리의 데이터를 돈 케어 하면서 테스트 동작을 수행할 수 있다.
도 6a 및 도 6b은 일반적인 메모리 장치의 병렬 비트 테스트 동작 과정을 예시적으로 보여주는 도면들이다. 도 6a를 참조하면, 제 3 뱅크(BANK3) 와 제 12 뱅크(BANK12)가 테스트 및 리페어 동작 결과로써 리페어 불가하다고 판단되고 가정하겠다. 도 6b에 도시된 바와 같이, 뱅크 별로 병렬 테스트 동작을 수행할 때, 제 3 뱅크(BANK3)에 대한 테스트 동작에서 리페어 불가가 확인되기 때문에, 곧바로 메모리 장치는 페일 칩으로 처리될 것이다.
일반적인 메모리 장치는 리페어 불가한 뱅크가 하나라도 발생할 때 불량 칩으로 처리하고 있다. 도 6a 및 도 6b에 도시된 바와 같이 불량이 없는 14개의 뱅크들(BANK1, BANK2, BANK4 ~ BANK11, BANK13~ BANK16)로 메모리 장치를 구동하는데 문제가 없지만, 대응하는 메모리 장치는 불량으로 처리되고 있다.
본 발명의 실시 예에 따른 메모리 장치는 병렬 비트 테스트 동작에서 불량 뱅크를 패스하도록 구현될 수 있다.
도 7은 본 발명의 실시 예에 따른 비교기를 예시적으로 보여주는 도면이다. 도 7을 참조하면, 비교기(191)는 도 5에 도시된 비교기(CMP)과 비교하여, 제 2 노아 게이팅 회로(NOR2), 제 3 노아 게이팅 회로(NOR3), 제 4 인버터(INV4), 및 제 5 인버터(INV5)를 더 포함할 수 있다.
제 2 노아 게이팅 회로(NOR2)는 제 1 논리 상태 테스트 무시 신호(iePBT_D0)와 테스트 패스 신호(PBTPASS)를 NOR 연산하도록 구현될 수 있다. 제 2 노아 게이팅 회로(NOR2)의 출력단은 제 4 인버터(INV4)의 입력단에 연결될 수 있다. 제 1 낸드 게이팅 회로(NAND1)는 제 4 인버터(INV4)의 출력 신호와 제 1 노아 게이팅 회로(NOR1)의 출력 신호를 제 1 NAND 연산하도록 구현될 수 있다.
제 3 노아 게이팅 회로(NOR3)는 제 2 논리 상태 테스트 무시 신호(iePBT_D1)와 테스트 패스 신호(PBTPASS)를 NOR 연산하도록 구현될 수 있다. 제 3 노아 게이팅 회로(NOR3)의 출력단은 제 5 인버터(INV5)의 입력단에 연결될 수 있다. 제 2 낸드 게이팅 회로(NAND2)는 제 3 인버터(INV3)의 출력 신호와 제 5 인버터(INV5)의 출력 신호를 제 2 NAND 연산하도록 구현될 수 있다. 여기서 제 3 인버터(INV3)의 입력단은 제 1 노아 게이팅 회로(NOR1)의 출력단에 연결될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는 PBT 회로(190)의 출력 단에서 Read한 데이터를 쓰기 기대 값과 비교 및 출력하기 위한 ePBT 회로, 특정 데이터를 돈 케어(Don't Care) 처리 및 출력하는 iePBT 회로에 테스트 패스 신호(PBTPASS)의 인가를 통해 실제 불량에 의한 데이터 처리시 페일 판정을 패스시키는 회로를 포함할 수 있다. 여기서 테스트 패스 신호(PBTPASS)는 iePBT D0/D1과 함께 Bank 별로 제어 가능하다.
IOSA을 통해 출력되는 PBT Path에서 출력되는 값(FDOx)과 테스트 기대값(WDIx)을 비교할 때, 테스트 패스 신호(PBTPASS)의 위상이 '하이(High)'이면, 대응하는 데이터의 Pass/Fail 판정이 돈 케어(Don't Care) 처리될 수 있다.
실시 예에 있어서, 뱅크 별로 테스트 패스 신호(PBTPASS)가 적용 가능하다. 이로써, 특정 뱅크(ex. G0_A)의 데이터 돈 케어(Data Don't Care)시, 대응하는 뱅크(ex.G0_A)의 테스트 뱅크 신호(PBTPASS)를 인가함으로써, 데이터 처리 결과가 패스 처리 될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는 뱅크 별 데이터 처리 결과를 제어함으로써, 일부 리페어 불가한 영역의 데이터 출력 단을 마스킹(masking) 처리할 수 있다. 이로써, 본 발명의 실시 예에 따른 메모리 장치(100)는 페일 칩을 패스 칩으로 동작 가능할 수 있다. 그 결과로써 테스트 다이(test die)의 모수가 확보될 수 있다. 예를 들어, 공정 세대 전환에 의한 초기 수율 미 확보 시, 테스트 패스 신호(PBTPASS)의 적용을 통해 확보된 테스트 다이는, 웨이퍼 레벨(wafer level) 평가, 스트레스(stress), 신뢰성 평가 등에 이용 가능하다. 또한, 조립 후 백-엔드(back-end) 단의 스트레스 평가 및 신뢰성 평가 용도로 이용 가능하다.
또한, 본 발명의 실시 예에 따른 메모리 장치는 평가 가능한 샘플 크기 부족에 의한 통계적 한계를 극복할 수 다. 그 결과로써 메모리 칩의 개발 기간 단축 및 조기 램프 업(ramp up)이 가능하다.
도 8a 및 도 8b은 본 발명의 실시 예에 따른 메모리 장치(100)의 병렬 비트 테스트 동작 과정을 예시적으로 보여주는 도면들이다. 도 8a에 도시된 바와 같이 제 3 뱅크(BANK3)와 제 12 뱅크(BANK12)가 리페어 불가하더라도, 본 발명의 실시 예에 따른 메모리 장치(100)는 병렬 비트 테스트 동작에서 특정 뱅크들(BANK3, BANK12)을 무시한 채 테스트 동작을 완료하고, 양품 칩으로 처리될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 장치(100)의 테스트 동작을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 9를 참조하면, 메모리 장치(100)의 병렬 비트 테스트 동작은 다음과 같이 진행될 수 있다.
메모리 장치(100)는 테스터(200, 도 1 참조)로부터 테스트 명령, 테스트 데이터 및 뱅크 무시 정보를 수신할 수 있다(S110). 메모리 장치(100)는 테스트 명령에 응답하여 복수의 뱅크들의 각각에서 테스트 동작을 수행할 수 있다(S120). 메모리 장치(100)는 뱅크들의 각각에서 리페어 동작을 수행할 수 있다(S130). 메모리 장치(100)는 뱅크 무시 정보를 리페어 불가한 뱅크를 패스 뱅크로 처리할 수 있다(S140).
실시 에에 있어서, 뱅크 무시 정보를 이용하여 복수의 뱅크들 중에서 적어도 하나에 대한 테스트 패스 신호가 발생될 수 있다. 실시 예에 있어서, 리페어 동작은 복수의 뱅크들 중에서 리페어 불가한 뱅크를 판별하는 동작을 포함할 수 있다. 실시 예에 있어서, 테스트 패스 신호에 응답하여 리페어 불가한 뱅크의 출력단이 마스킹 처리될 수 있다. 실시 예에 있어서, 리페어 불가한 뱅크를 RA(row address) 스킵 후에 리페어 동작이 수행될 수 있다. 실시 예에 있어서, 테스트 패스 신호는 복수의 뱅크들 중에서 적어도 하나의 뱅크 그룹에 전송될 수 있다.
도 10는 본 발명의 다른 실시 예에 따른 메모리 장치(100)의 테스트 동작을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 10을 참조하면, 메모리 장치(100)의 테스트 동작은 다음과 같이 진행될 수 있다.
메모리 장치(100)는 테스트 동작에서 리페어 불가 영역(예를 들어, 특정 뱅크)이 존재하는 지를 판별할 수 있다(S210). 메모리 장치(100)는 페일 영역의 출력단을 마스킹 처리할 수 있다(S220). 이후, 메모리 장치(100)는 페일 영역을 RA 스킵 후에 리페어 동작을 수행할 수 있다(S230). 메모리 장치(100)는 페일 영역이 존재하더라도 패스 처리할 수 있다(S240).
도 11a 및 도 11b는 테스트 패스 신호(PBTPASS)의 이용에 대한 실시 예를 보여주는 도면들이다. 도 11a 및 도 11b에 도시된 바와 같이, 제 1 뱅크 그룹(G0A, G0B, GOC, GOC, G0D)에 적용 가능하다.
도 11a에 도시된 iePBT 회로는 제 1 논리 상태 테스트 무시 신호(TMRS_IEPBT_D0) 및 테스트 패스 신호들(TMRSF_PBTPASS_G0A, TMRSF_PBTPASS_G0B, TMRSF_PBTPASS_G0C, TMRSF_PBTPASS_G0D)을 이용하여 특정 데이터를 돈 케어(Don't Care) 처리할 수 있다.
도 11b에 도시된 iePBT 회로는 개선 PBT 신호(TRMS_IEPBT)와 테스트 패스 신호들(TMRS_PBTPAS_G0A, TMRS_PBTPAS_G0B, TMRS_PBTPAS_G0C, TMRS_PBTPAS_G0D)이 이용하여 특정 데이터를 돈 케어(Don't Care) 처리할 수 있다.
한편, 본 발명의 메모리 장치는 스택형으로 구현될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 칩을 예시적으로 보여주는 블록도이다. 도 12를 참조하면, 메모리 칩(1000)은 기판에 수직 방향으로 적층된 제 1 내지 제 3 메모리 다이들(1100 ~ 1300) 및 관통 전극(Through Silicon Via; TSV)들을 포함할 수 있다. 여기서, 적층되는 메모리 다이들의 개수는 도 12에 도시된 것에 제한되지 않을 것이다. 예를 들어, 제 1 및 제 2 메모리 다이들(1100, 1200)은 슬레이브 다이일 수 있고, 제 3 메모리 다이(1300)는 마스터 다이 혹은 버퍼 다이일 수 있다.
제 1 메모리 다이(1100)는 제 1 메모리 셀 어레이(1110) 및 제 1 메모리 셀 어레이(1110)로의 접근을 위한 제 1 관통 전극 영역(1120)을 포함할 수 있다. 제 2 메모리 다이(1200)는 제 2 메모리 셀 어레이(1210) 및 제 2 메모리 셀 어레이(1210)로의 접근을 위한 제 2 관통 전극 영역(1220)을 포함할 수 있다. 여기서, 제 1 관통 전극 영역(1120)은 제 1 메모리 다이(1100)에서 제 1 메모리 다이(1100)와 제 3 메모리 다이(1300)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다. 유사하게, 제 2 관통 전극 영역(1220)은 제 2 메모리 다이(1200)에서 제 2 메모리 다이(1200)와 제 3 메모리 다이(1300)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다. 관통 전극들은 제 1 내지 제 3 메모리 다이들(1100 ~ 1300)간의 전기적 경로들을 제공할 수 있다.
제 1 내지 제 3 메모리 다이들(1100~1300)은 관통 전극들에 의하여 서로 전기적으로 연결될 수 있다. 예를 들어, 관통 전극들의 수는 수백 내지 수천 개일 수 있고, 관통 전극들은 매트리스 배열로 배치될 수 있다. 제 3 메모리 다이(1300)는 제 1 주변 회로(1310) 및 제 2 주변 회로(1320)를 포함할 수 있다. 여기서, 제 1 주변 회로(1310)는 제 1 메모리 다이(1100)를 접근하기 위한 회로들을 포함할 수 있고, 제 2 주변 회로(1320)는 제 2 메모리 다이(1200)를 접근하기 위한 회로들을 포함할 수 있다. 실시 예에 있어서, 주변 회로들(1310, 1320)의 각각은 도 1 내지 도 11에서 설명된 병렬 비트 테스트 동작을 수행하는 방법과 장치에 의해 구현될 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 장치(100)는 컴퓨팅 시스템에 적용 가능하다.
도 13은 본 발명의 실시 예에 따른 컴퓨팅 시스템(2000)을 예시적으로 보여주는 도면이다. 도 13을 참조하면, 컴퓨팅 시스템(2000)은 적어도 하나의 휘발성 메모리 모듈(DIMM(s), 2100), 및 적어도 하나의 비휘발성 메모리 모듈(NVDIMM(s), 2200) 및 적어도 하나의 중앙 처리 장치(CPU(s), 2300))를 포함할 수 있다.
컴퓨팅 시스템(2000)은 컴퓨터, 포터블(Portable) 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션(Workstation), 데이터 서버(Data Server), 넷북, PDA(Personal Digital Assistant), 태블릿, 무선 폰, 모바일 폰, 스마트폰, 전자북, PMP(Portable Multimedia Player), 디지털 카메라, 디지털 오디오 녹음기/재생기, 디지털 사진기/비디오 기록기/재생기, 포터블 게임 머신, 네비게이션 시스템, 블록 박스, 웨어러블 장치, 3D 텔레비전, 무선 환경에서 정보를 수신 및 송신하는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 어느 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 어느 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 어느 하나, RFID(radio frequency identification), 혹은 컴퓨팅 시스템을 구성하는 다양한 전자 장치들 중 어느 하나로 사용될 수 있다.
적어도 하나의 비휘발성 메모리 모듈(2200)은 적어도 하나의 비휘발성 메모리를 포함할 수 있다. 실시 예에 있어서, 적어도 하나의 비휘발성 메모리는, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM), TRAM(Thyristor Random Access Memory) 등을 포함할 수 있다.
실시 예에 있어서, 메모리 모듈들(2100, 2200) 중 적어도 하나는 도 1 내지 도 11에서 설명된 병렬 비트 테스트 동작을 수행하도록 구현될 수 있다.
실시 예에 있어서, 메모리 모듈들(2100, 2200)은 DDRx(x는 1 이상의 정수) 인터페이스에 따라 프로세서(2300)에 연결될 수 있다.
적어도 하나의 프로세서(2300)는 휘발성 메모리 모듈(2100) 및 비휘발성 메모리 모듈(2200)을 제어하도록 구현될 수 있다. 실시 예에 있어서, 프로세서(2300)는 범용 마이크로프로세서, 멀티-코어 프로세서, 디지털 신호 프로세서(DSP; Digital Signal Processor), ASIC(Application Specific Integrated Circuit), 혹은 그것들의 조합을 포함할 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 장치(100)는 automotive 시스템에 적용 가능하다.
도 14는 본 발명의 실시 예에 따른 차량용 전자 시스템(3000)을 예시적으로 보여주는 도면이다. 도 14를 참조하면, 차량용 전자 시스템(3000)은, ECU(electronic control unit, 3100), 메모리 장치(3200), DVS(dynamic range sensor; 3300), 디스플레이(3400) 및 통신 프로세서(3500)를 포함할 수 있다.
ECU(electronic control unit, 3100)는 전반적인 동작을 제어하도록 구현될 수 있다. ECU(3100)는 DVS(3300)로부터 수신된 이미지 데이터를 처리할 수 있다. ECU(3100)는 NPU(neural processing unit)을 포함할 수 있다. NPU는 DVS(3300)로부터 수신된 이미지를 학습 모델과 비교하여 주행을 위한 최적의 이미지를 빠르게 도출할 수 있다.
메모리 장치(3200)는 NPU의 동작 관련된 학습 모델을 저장하도록 구현될 수 있다. 메모리 장치(3200)는 휘발성 혹은 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 메모리 장치(3200)는 DRAM 혹은 PRAM 일 수 있다. 특히, 메모리 장치(3200)는 도 1 내지 도 11에서 설명된 바와 같이 병렬 비트 테스트 모드로 동작할 수 있다.
DVS(dynamic range sensor; 3300)는 차량 외부의 환경을 감지하도록 구현될 수 있다. DVS(3300)는 상대적인 빛의 강도(intensity) 변화에 응답하여 이벤트 신호를 출력할 수 있다. DVS(3300)는 복수의 DVS 픽셀들을 포함하는 픽셀 어레이와, 어드레스 이벤트 처리기들을 포함할 수 있다.
디스플레이(3400)는 ECU(3100)에서 처리된 이미지 혹은 통신 프로세서(3500)에 의해 전송된 이미지를 디스플레이 하도록 구현될 수 있다.
통신 프로세서(3500)는 처리된 이미지를 외부장치, 예를 들어 외부 차량으로 전송하거나, 외부 차량으로부터 이미지를 수신하도록 구현될 수 있다. 즉, 통신 프로세서(3500)는 외부 장치와 유선 혹은 무선 통신하도록 구현될 수 있다.
한편, 본 발명은 모바일 장치에 적용 가능하다.
도 15는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 도면이다. 도 15를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 적어도 하나의 DRAM(4200), 적어도 하나의 저장 장치(4300), 적어도 하나의 센서(4300), 디스플레이 장치(4400), 오디오 장치(4500), 네트워크 프로세서(4600), 적어도 하나의 입출력 장치(4700)를 포함할 수 있다. 예를 들어, 모바일 장치(4000)는 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC (tablet personal computer), 혹은 웨어러블 컴퓨터로 구현될 수 있다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어하도록 구현될 수 있다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시 예에 있어서, 어플리케이션 프로세서(4100)는 싱글 코어(Single Core) 혹은 멀티-코어(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(4100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 실시 예에서, 어플리케이션 프로세서(4100)는 내부 혹은 외부에 위치한 캐시 메모리(cache memory)를 더 포함할 수 있다.
어플리케이션 프로세서(4100)는 제어기(4110), NPU(Neural Processing Unit (인공 지능 프로세서); 4120), 인터페이스(4130)를 포함할 수 있다. 실시 예에 있어서, NPU(4120)는 옵션적으로 구비될 수 있다.
실시 예에 있어서, 어플리케이션 프로세서(4100)는 SoC(System-on-Chip)로 구현될 수 있다. 시스템 온 칩(SoC)에서 구동되는 운영 체제의 커널(Kernel)은 입출력 스케줄러(I/O Scheduler) 및 저장 장치(4300)를 제어하기 위한 장치 드라이버(Device Driver)가 포함될 수 있다. 장치 드라이버(Device driver)는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 저장 장치(4300)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS 레벨 등을 제어할 수 있다.
DRAM(4210)는 제어기(4110)에 연결될 수 있다. DRAM(4210)은 어플리케이션 프로세서(4100)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, DRAM(4210)는 OS(Operating System) 및 어플리케이션 데이터를 임시로 저장하거나, 각종 소프트웨어 코드의 실행 공간으로 이용될 수 있다.
DRAM(4210)는, 어플리케이션 프로세서(4100)의 요청에 따라 sPPR 오프 동작을 수행할 수 있다. DRAM(4220)는 NPU(4120)에 연결될 수 있다. DRAM(4220)는 인공 지능 연산 관련한 데이터를 저장할 수 있다.
DRAM(4210)은 I/O 디바이스나 플래시 메모리보다 상대적으로 빠른 Latency와 BW를 가지고 있다. DRAM(4210)은 Mobile Power-On 시 초기화되고, OS와 어플리케이션 데이터가 로딩되어 OS와 어플리케이션 데이터의 임시 저장 장소로 사용되거나, 각종 Software 코드의 실행 공간으로 사용될 수 있다. Mobile System은, 여러 개의 어플리케이션들을 동시에 로딩하는 Multitasking 동작을 수행하고, 어플리케이션간 전환과 실행 속도가 Mobile System의 Performance Index로 사용될 수 있다.
또한, DRAM(4210)은 도 1 내지 도 11에 설명된 바와 같이, 리페어 불가한 뱅크를 패스 처리하도록 테스트 동작을 수행하는 PBT 회로를 구비할 수 있다.
저장 장치(4300)는 인터페이스(4130)에 연결될 수 있다. 실시 예에 있어서, 인터페이스(4130)는 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC(Multimedia Card), embedded MMC, PCI (Peripheral Component Interconnection), NVMe(non-volatile memory express), PCIe(peripheral component interconnect express), SATA(serial at attachment), SCSI(small computer system interface), SAS(serial attached SCSI), UAS(USB(universal storage bus) attached SCSI), iSCSI(internet small computer system interface), Fiber Channel 및 FCoE(fiber channel over Ethernet) 중에서 어느 하나의 통신 프로토콜에 의해 동작할 수 있다. 실시 예에 있어서, 어느 하나의 저장 장치(4300)는 임베디드 형태로 모바일 장치(4000)에 포함될 수 있다. 다른 실시 예에 있어서, 어느 하나의 저장 장치(4300)는 착탈 방식으로 모바일 장치(4000)에 포함될 수 있다.
저장 장치(4300)는 사용자 데이터를 저장하도록 구현될 수 있다. 예를 들어, 저장 장치(4300)는 센서(4400)로부터 수집된 데이터를 저장하거나, 데이터 네트워크 데이터, AR(Augmented Reality)/VR(Virtual Reality) 데이터, HD(High Definition) 4K 컨텐츠를 저장할 수 있다. 저장 장치(4300)는 적어도 하나의 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 저장 장치(4300)는 SSD(Solid State Driver), eMMC (embedded Multimedia Card) 등을 포함할 수 있다.
실시 예에 있어서, 저장 장치(4300)는 어플리케이션 프로세서(4100)에 별도의 칩으로 구현되거나, 어플리케이션 프로세서(4100)와 하나의 패키지로 구현될 수 있다.
실시 예에 있어서, 저장 장치(4300)는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들어, 저장 장치(4300)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
센서(4300)는 모바일 장치(4000)의 외부 환경을 센싱하도록 구현될 수 있다. 실시 예에 있어서, 센서(4300)는 이미지를 센싱하는 이미지 센서를 포함할 수 있다. 이때, 센서(4300)는 생성된 이미지정보를 어플리케이션 프로세서(4100)로 전송할 수 있다. 다른 실시 예에 있어서, 센서(4300)는 신체 정보(biometric information)를 감지하는 바이오 센서를 포함할 수 있다. 예를 들어, 센서(4300)는 지문, 홍채 패턴, 핏줄 패턴, 심박수, 혈당 등을 감지하고, 감지된 정보에 대응하는 센싱 데이터를 생성할 수 있다. 한편, 센서(4300)는 이미지 센서, 바이오 센서에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 센서(4300)는 조도(luminance) 센서, 음향 센서, 가속도 센서 등과 같은 임의의 센서를 포함할 수 있다.
디스플레이 장치(4500)는 데이터를 출력하도록 구현될 수 있다. 예를 들어, 디스플레이 장치(4500)는 센서(4300)를 이용하여 센싱된 이미지 데이터를 출력하거나, 어플리케이션 프로세서(4100)를 이용하여 연산된 데이터를 출력할 수 있다.
오디오 장치(4600)는 음성 데이터를 외부로 출력하거나, 외부의 음성을 감지하도록 구현될 수 있다.
네트워크 프로세서(4700)는 외부 장치와 유선 혹은 무선 통신 방식에 의해 통신을 연결하도록 구현될 수 있다.
입출력 장치(4800)는 모바일 장치(4000)에 데이터를 입력하거나, 모바일 장치(4000)로부터 데이터를 출력하도록 구현될 수 있다. 입출력 장치(4800)는 USB나 스토리지, 디지털 카메라, SD Card, Touch Screen, DVD, Modem, Network adapter 등 디지털 입력 및 출력 기능을 제공하는 기기들을 포함할 수 있다.
한편, 본 발명은 다양한 종류의 컴퓨팅 시스템(예, CPU/GPU/NPU 플랫폼)에 적용 가능하다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템(5000)을 예시적으로 보여주는 도면이다. 도 16을 참조하면, 컴퓨팅 시스템(5000)은, 시스템 버스(5001)에 연결된 CPU(Central Processing Unit; 5110), GPU(Graphic Processing Unit; 5120), 혹은 NPU(Neural Processing Unit; 5130; 혹은 특수 목적 프로세싱 유닛(Application-specific Processing Unit)), 시스템 버스(5001)에 연결된 메모리 장치(5210) 혹은 저장 장치(5220), 확장 버스(5002)에 연결된 입출력 장치(5310), 모뎀(5320), 네트워크 장치(5330), 혹은 저장 장치(5340)를 포함할 수 있다. 여기서 확장 버스(5002)는 확장 버스 인터페이스(5003)를 통하여 시스템 버스(5001)에 연결될 수 있다.
실시 예에 있어서, CPU(5110), GPU(5120), 및 NPU(5130)의 각각은 온-칩(on-chip) 캐시(5111, 5121, 5131)를 포함할 수 있다.
실시 예에 있어서, CPU(5110)은 오프-칩(off-chip) 캐시(5112)를 포함할 수 있다. 도 23에 도시되지 않았지만 GPU(5120), 및 NPU(5130)의 각각도 오프-칩 캐시를 포함할 수 있다. 실시 예에 있어서, 오프 칩 캐시(5112)는 서로 다른 버스를 통하여 CPU(5110), GPU(5120), 및 NPU(5130)에 내부 연결될 수 있다.
실시 예에 있어서, 온-칩/오프 칩 캐시는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 혹은 NAND 플래시 메모리, PRAM(Phase Random Access Memory), RRAM(Resistive Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수 있다.
실시 예에 있어서, 메인 메모리들(5114, 5124, 5134)은 대응하는 메모리 제어기들(5113, 5123, 5133)을 통하여 CPU(5110), GPU(5120), 및 NPU(5130)에 연결될 수 있다. 실시 예에 있어서, 메모리들(5116, 5126, 5136)은 브릿지들(5115, 5125, 5135)을 통하여 CPU(5110), GPU(5120), 및 NPU(5130)에 연결될 수 있다. 여기서 브릿지들(5115, 5125, 5135)은 대응하는 메모리들(5116, 5126, 5136)을 제어하는 메모리 제어기들을 포함할 수 있다. 실시 예에 있어서, 브릿지들(5115, 5125, 5135)의 각각은 네트워크 장치, 무선 네트워크 장치, 스위치, 버스, 클라우드, 혹은 광채널로 구현될 수 있다.
실시 예에 있어서, 메모리들(5124, 5126)은 GPU 메모리를 포함할 수 있다. GPU 메모리는 GPU와 상호 작용할 수 있는 명령과 데이터를 유지할 수 있다. 명령과 데이터는 메인 메모리나 스토리지에서 복사될 수 있다. GPU 메모리는 이미지 데이터를 저장할 수 있고, 메모리보다 큰 대역폭을 가질 수 있다. GPU 메모리는 CPU에서 클록을 분리할 수 있다. GPU는 GPU 메모리에서 이미지 데이터를 읽고 처리한 다음에 GPU 메모리에 쓸 수 있다. GPU 메모리는 그래픽 처리를 가속화하도록 구성될 수 있다.
실시 예에 있어서, 메모리들(5134, 5136)은 NPU 메모리를 포함할 수 있다. NPU 메모리는 NPU와 상호 작용할 수 있는 명령 및 데이터를 유지할 수 있다. 명령 및 데이터는 메인 메모리나 스토리지에서 복사될 수 있다. NPU 메모리는 신경망에 대한 가중치 데이터를 유지할 수 있다. NPU 메모리는 메모리보다 더 큰 대역폭을 가질 수 있다. NPU 메모리는 CPU에서 클록을 분리할 수 있다. NPU는 NPU 메모리에서 가중치 데이터를 읽고 업데이트 한 다음, 훈련 중에 NPU 메모리에 쓸 수 있다. NPU 메모리는 신경망 훈련 및 추론과 같은 기계 학습을 가속화하도록 구성될 수 있다.
실시 예에 있어서, 메인 메모리들(5114, 5116, 5124, 5126, 5134, 5136, 5210)의 각각은, 도 1 내지 도 11에서 설명한 테스트 동작을 수행하는 메모리 칩으로 구현될 수 있다.
실시 예에 있어서, 메인 메모리는 DRAM, SRAM 등과 같은 휘발성 메모리 혹은 NAND 플래시 메모리, PRAM, RRAM 등과 같은 비휘발성 메모리를 포함할 수 있다. 메인 메모리는 세컨더리 스토리지(secondary storage; 5210, 5220)의 그것들보다 낮은 레이턴시 및 낮은 용량을 갖는다.
CPU(5110), GPU(5120), 혹은 NPU(5130)은 시스템 버스(5001)를 통하여 세컨더리 스토리지들(5210, 5220)에 접근할 수 있다. 메모리 장치(5210)는 메모리 제어기(5211)에 의해 제어될 수 있다. 여기서 메모리 제어기(5211)는 시스템 버스(5001)에 연결될 수 있다. 저장 장치(5220)는 저장 제어기(5221)에 의해 제어될 수 있다. 여기서 저장 제어기(5221)는 시스템 버스(5001)에 연결될 수 있다.
저장 장치(5220)는 데이터를 저장하도록 구현될 수 있다. 저장 제어기(5221)는 저장 장치(5220)로부터 데이터를 읽고, 읽혀진 데이터를 호스트로 전송하도록 구현될 수 있다. 저장 제어기(5221)는 호스트의 요청에 응답하여 전송된 데이터를 저장 장치(5220)에 저장하도록 구현될 수 있다. 저장 장치(5220) 및 저장 제어기(5221)의 각각은 메타데이터(metadata) 저장하거나, 자주 접근하는 데이터를 저장하도록 캐시를 읽거나, 혹은 쓰기 효율을 높이기 위한 캐시를 저장하는 버퍼를 포함할 수 있다. 예를 들어, 쓰기 캐시는 특정 개수의 쓰기 요청을 수신하여 처리할 수 있다.
저장 장치(5220)는 HDD(Hard Disk Drive)와 같은 휘발성 메모리와 NVRAM, SSD, SCM, 뉴 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
한편, 본 발명은 데이터 서버 시스템에 적용 가능하다.
도 17은 본 발명의 실시 예에 따른 메모리 장치가 적용된 데이터 센터를 예시적으로 보여주는 도면이다. 도 17을 참조하면, 데이터 센터(7000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(7000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 혹은 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(7000)는 어플리케이션 서버들(7100 내지 7100n) 및 스토리지 서버들(7200 내지 7200m)을 포함할 수 있다. 어플리케이션 서버들(7100 내지 7100n)의 개수 및 스토리지 서버들(7200 내지 7200m)의 개수는 실시예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(7100 내지 7100n)의 개수 및 스토리지 서버들(7200 내지 7200m)의 개수는 서로 다를 수 있다.
어플리케이션 서버(7100) 혹은 스토리지 서버(7200)는 프로세서(7110, 7210) 및 메모리(7120, 7220) 중 적어도 하나를 포함할 수 있다. 스토리지 서버(7200)를 예시로 설명하면, 프로세서(7210)는 스토리지 서버(7200)의 전반적인 동작을 제어할 수 있고, 메모리(7220)에 액세스하여 메모리(7220)에 로딩된 명령어 및/혹은 데이터를 실행할 수 있다. 메모리(7220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 혹은 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시예에 따라, 스토리지 서버(7200)에 포함되는 프로세서(7210)의 개수 및 메모리(7220)의 개수는 다양하게 선택될 수 있다. 일 실시예에서, 프로세서(7210)와 메모리(7220)는 프로세서-메모리 페어을 제공할 수 있다. 일 실시예에서, 프로세서(7210)와 메모리(7220)의 개수는 서로 다를 수도 있다. 프로세서(7210)는 단일 코어 프로세서 혹은 다중 코어 프로세서를 포함할 수 있다. 스토리지 서버(7200)에 대한 상기 설명은, 어플리케이션 서버(7100)에도 유사하게 적용될 수 있다. 실시예에 따라, 어플리케이션 서버(7100)는 스토리지 장치(7150)를 포함하지 않을 수도 있다. 스토리지 서버(7200)는 적어도 하나 이상의 스토리지 장치(7250)를 포함할 수 있다. 스토리지 서버(7200)에 포함되는 스토리지 장치(7250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.
어플리케이션 서버들(7100 내지 7100n) 및 스토리지 서버들(7200 내지 7200m)은 네트워크(7300)를 통해 서로 통신할 수 있다. 네트워크(7300)는 FC(Fiber Channel) 혹은 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(7300)의 액세스 방식에 따라 스토리지 서버들(7200 내지 7200m)은 파일 스토리지, 블록 스토리지, 혹은 오브젝트 스토리지로서 제공될 수 있다.
실시 예에 있어서, 네트워크(7300)는 SAN(Storage Area Network)와 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 다른 예를 들어, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 혹은 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 다른 실시 예에 있어서, 네트워크(7300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(7300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.
아래에서는, 어플리케이션 서버(7100) 및 스토리지 서버(7200)를 중심으로 설명하기로 한다. 어플리케이션 서버(7100)에 대한 설명은 다른 어플리케이션 서버(7100n)에도 적용될 수 있고, 스토리지 서버(7200)에 대한 설명은 다른 스토리지 서버(7200m)에도 적용될 수 있다.
어플리케이션 서버(7100)는 사용자 혹은 클라이언트가 저장 요청한 데이터를 네트워크(7300)를 통해 스토리지 서버들(7200 내지 7200m) 중 하나에 저장할 수 있다. 또한, 어플리케이션 서버(7100)는 사용자 혹은 클라이언트가 읽기 요청한 데이터를 스토리지 서버들(7200 내지 7200m) 중 하나로부터 네트워크(7300)를 통해 획득할 수 있다. 예를 들어, 어플리케이션 서버(7100)는 웹 서버 혹은 DBMS(Database Management System) 등으로 구현될 수 있다.
어플리케이션 서버(7100)는 네트워크(7300)를 통해 다른 어플리케이션 서버(7100n)에 포함된 메모리(7120n) 혹은 스토리지 장치(7150n)에 액세스할 수 있고, 혹은 네트워크(7300)를 통해 스토리지 서버(7200 ~ 7200m)에 포함된 메모리(7220 ~ 7220m) 혹은 스토리지 장치(7250 ~ 7250m)에 액세스할 수 있다. 이로써, 어플리케이션 서버(7100)는 어플리케이션 서버들(7100 ~ 7100n) 및/혹은 스토리지 서버들(7200 ~ 7200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 어플리케이션 서버(7100)는 어플리케이션 서버들(7100 ~ 7100n) 및/혹은 스토리지 서버들(7200 ~ 7200m) 사이에서 데이터를 이동 혹은 카피(copy)하기 위한 명령어를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(7200 ~ 7200m)의 스토리지 장치로(7250 ~ 7250m)부터 스토리지 서버들(7200 ~ 7200m)의 메모리들(7220 ~ 7220m)을 거쳐서, 혹은 바로 어플리케이션 서버들(7100 ~ 7100n)의 메모리(7120 ~ 7120n)로 이동될 수 있다. 네트워크(7300)를 통해 이동하는 데이터는 보안 혹은 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 서버(7200)를 예시로 설명하면, 인터페이스(7254)는 프로세서(7210)와 컨트롤러(7251)의 물리적 연결 및 NIC(7240)와 컨트롤러(7251)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(7254)는 스토리지 장치(7250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(1254)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
스토리지 서버(7200)는 스위치(7230) 및 NIC(7240)을 더 포함할 수 있다. 스위치(7230)는 프로세서(7210)의 제어에 따라 프로세서(7210)와 스토리지 장치(7250)를 선택적으로 연결시키거나, NIC(7240)과 스토리지 장치(7250)를 선택적으로 연결시킬 수 있다.
일 실시예에서 NIC(7240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(7240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(7300)에 연결될 수 있다. NIC(7240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(7210) 및/혹은 스위치(7230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(7254)의 예시들 중 하나로 구현될 수도 있다. 일 실시예에서, NIC(7240)는 프로세서(7210), 스위치(7230), 스토리지 장치(7250) 중 적어도 하나와 통합될 수도 있다.
스토리지 서버(7200 ~ 7200m) 혹은 어플리케이션 서버(7100 ~ 7100n)에서 프로세서는 스토리지 장치(7130 ~ 7130n, 7250 ~ 7250m) 혹은 메모리(7120 ~ 7120n, 7220 ~ 7220m)로 커맨드를 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 혹은 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 혹은 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 장치(7150 ~ 7150m, 7250 ~ 7250m)는 프로세서로부터 수신된 리드 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 NAND 플래시 메모리 장치(7252-7252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(7252-7252m)로부터 데이터를 읽기하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)를 생성할 수 있다. 커맨드와 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 혹은 하강 엣지에 따라 페이지 버퍼에 래치될 수 있다.
컨트롤러(7251)는 스토리지 장치(7250)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 컨트롤러(7251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(7251)는 쓰기 커맨드에 응답하여 낸드 플래시(7252)에 데이터를 쓰기할 수 있고, 혹은 읽기 커맨드에 응답하여 낸드 플래시(7252)로부터 데이터를 읽기할 수 있다. 예를 들어, 쓰기 커맨드 및/혹은 읽기 커맨드는 스토리지 서버(7200) 내의 프로세서(7210), 다른 스토리지 서버(7200m) 내의 프로세서(7210m) 혹은 어플리케이션 서버(7100, 7100n) 내의 프로세서(7110, 7110n)로부터 제공될 수 있다. DRAM(7253)은 낸드 플래시(7252)에 쓰기될 데이터 혹은 낸드 플래시(7252)로부터 읽기된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(7253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 혹은 낸드 플래시(7252)를 관리하기 위해 컨트롤러(7251)에서 생성된 데이터이다. 스토리지 장치(7250)는 보안 혹은 프라이버시를 위해 SE(Secure Element)를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 칩은, PBT회로의 출력 단에서 Read한 Data를 Write 기대 값과 비교하여 출력하기 위한 ePBT 회로, 특정 Data를 Don't Care 처리하여 출력하는 iePBT 회로에 PBT Pass 신호의 인가를 통해 실제 불량에 의한 Data 처리시 Fail 판정을 Pass 시키는 회로를 포함할 수 있다. 실시 예에 있어서, PBT Pass 신호는 iePBT D0/D1과 함께 Bank 별로 Control 가능하다.
본 발명의 실시 예에 따른 메모리 칩은 IO S/A을 통해 출력되는 PBT Path에서 출력되는 값(FDOx)과 기대 값(WDIOx)을 비교 시, PBT Pass 신호의 위상이 ‘High'이면 해당 Data의 Pass/Fail 판정이 Don't Care될 수 있다.
본 발명의 실시 예에 따른 메모리 칩은 Bank별로 PBT Pass 적용이 가능하며, 특정 Bank (ex.G0_A)의 Data Don't Care시 해당 Bank(ex.G0_A)의 PBT Pass 신호를 인가하여 Data 처리 결과를 Pass 처리 할 수 있다.
본 발명의 실시 예에 따른 메모리 칩은 Bank별 Data 처리 결과를 Control할 수 있어, 일부 Repair 불가한 영역의 Data 출력 단을 Masking 처리하여 Fail Chip을 Pass Chip으로 동작하게 함으로써 Test Die의 모수 확보 가능하다.
또한, 공정 세대 전환에 의한 초기 수율 미 확보 시, PBT Pass 적용을 통해 확보 된 Test Die는 Wafer Level 평가 및 Stress, 신뢰성 평가 등에 이용 가능하고, 조립 후 Back-End 단의 Stress 평가 및 신뢰성 평가 용도로 이용 가능하다.
본 발명의 실시 예에 따른 메모리 칩은 평가 가능한 Sample Size 부족에 의한 통계적 한계를 극복할 수 있고, 이를 통해 개발 기간 단축 및 조기 Ramp Up 가능하다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 이용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
10: 테스트 시스템
100: 메모리 장치
200: 테스터
110: 메모리 셀 어레이
120: 로우 디코더
130: 컬럼 디코더
140: 감지 증폭 회로
190: PBT 회로

Claims (10)

  1. 복수의 뱅크들로부터 병렬 비트 테스트 신호에 응답하여 데이터 비트를 감지하는 복수의 감지 증폭 회로들;
    상기 감지 증폭 회로들의 각각으로 상기 데이터 비트와 테스트 비트를 비교하는 복수의 비교기들; 및
    상기 복수의 비교기들의 출력 신호들을 수신하고, 테스트 결과를 출력하는 논리 회로를 포함하고,
    상기 복수의 비교기들의 각각은,
    상기 테스트 비트, 개선 PBT(parallel bit test) 신호, 적어도 하나의 논리 상태 테스트 설정 신호, 테스트 패스 신호를 수신하고, 상기 개선 PBT(parallel bit test) 신호, 상기 적어도 하나의 논리 상태 테스트 설정 신호 및 상기 테스트 패스 신호에 응답하여 상기 데이터 비트와 상기 테스트 비트를 비교하고, 및 상기 테스트 패스 신호에 응답하여 대응하는 뱅크를 테스트 동작에 상관없이 패스 처리하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 비교기들의 각각은, 병렬 비트 테스트 동작에 상관없이 패스 처리할 뱅크에 대한 테스트 패스 신호를 모드 레지스터 셋으로부터 수신하는 것을 특징으로 하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 테스트 패스 신호는 논리 상태 테스트 무시 신호들과 함께 뱅크 별로 제어되는 것을 특징으로 하는 메모리 장치.
  4. 뱅크로부터 읽혀진 데이터 비트를 수신하는 제 1 입력단에 연결된 제 1 인버터;
    개선 병렬 비트 테스트 신호를 인버팅하는 제 2 인버터;
    제 3 인버터;
    제 4 인버터;
    제 5 인버터;
    상기 제 2 인버터의 출력 신호와 테스트 비트를 제 1 노아 연산하고, 상기 제 1 노아 연산된 결과를 상기 제 3 인버터에 출력하는 제 1 노어 게이팅 회로;
    제 1 논리 상태 테스트 무시 신호와 테스트 패스 신호를 제 2 노어 연산하고, 상기 제 2 노어 연산된 결과를 상기 제 4 인버터에 출력하는 제 2 노어 게이팅 회로;
    제 2 논리 상태 테스트 무시 신호와 상기 테스트 패스 신호를 제 3 노어 연산하고, 상기 제 3 노어 연산된 결과를 상기 제 5 인버터에 출력하는 제 3 노어 게이팅 회로;
    상기 제 4 인버터의 출력 신호와 상기 제 1 노어 게이팅 회로의 출력 신호를 제 1 낸드 연산하고, 상기 제 1 낸드 연산된 결과를 제 2 입력단으로 출력하는 제 1 낸드 게이팅 회로;
    상기 제 3 인버터의 출력 신호와 상기 제 5 인버터의 출력 신호를 제 2 낸드 연산하고, 상기 제 2 낸드 연산된 결과를 제 2 반전 입력단으로 출력하는 제 2 낸드 게이팅 회로;
    전원단과 제 1 노드 사이에 연결되고, 상기 제 1 입력단에 연결된 게이트를 갖는 제 1 피모스 트랜지스터;
    상기 전원단과 상기 제 1 노드 사이에 연결되고, 상기 제 2 입력단에 연결된 게이트를 갖는 제 2 피모스 트랜지스터;
    상기 제 1 노드와 제 2 노드 사이에 연결되고, 상기 제 1 입력단의 출력단에 연결된 게이트를 갖고, 상기 제 2 노드는 병렬 비트 테스트 동작의 결과를 출력하는 출력단에 연결되는 제 3 피모스 트랜지스터;
    상기 제 1 노드와 상기 제 2 노드 사이에 연결되고, 상기 제 2 반전 입력단에 연결된 게이트를 갖는 제 4 피모스 트랜지스터;
    상기 제 2 노드와 제 3 노드 사이에 연결되고, 상기 제 1 인버터의 상기 출력단에 연결된 게이트를 갖는 제 1 엔모스 트랜지스터;
    상기 제 2 노드와 상기 제 3 노드 사이에 연결되고, 상기 제 2 입력단에 연결된 게이트를 갖는 제 2 엔모스 트랜지스터;
    상기 제 3 노드와 접지단 사이에 연결되고, 상기 제 1 입력단에 연결된 게이트를 갖는 제 3 엔모스 트랜지스터; 및
    상기 제 3 노드와 상기 접지단 사이에 연결되고, 상기 제 2 반전 입력단에 연결된 게이트를 갖는 제 4 엔모스 트랜지스터를 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 병렬 비트 테스트 동작에서 뱅크에 따라 상기 테스트 패스 신호가 독립적으로 수신되는 것을 특징으로 하는 메모리 장치.
  6. 제 4 항에 있어서,
    상기 병렬 비트 테스트 동작에서 어느 하나의 뱅크 그룹에 동일한 상기 테스트 패스 신호가 수신되는 것을 특징으로 하는 메모리 장치.
  7. 메모리 장치의 테스트 방법에 있어서,
    테스트 명령, 테스트 데이터 및 뱅크 무시 정보를 수신하는 단계;
    복수의 뱅크들의 각각에서 테스트 명령에 응답하여 상기 테스트 데이터와 상기 복수의 뱅크들의 각각으로부터 읽혀진 데이터를 비교함으로써 테스트 동작을 수행하는 단계;
    상기 복수의 뱅크들 중에서 상기 테스트 동작에서 페일된 뱅크에 대한 리페어 동작을 수행하는 단계; 및
    상기 뱅크 무시 정보를 이용하여 상기 리페어 동작에서 리페어 불가한 뱅크를 패스 처리하는 단계를 포함하는 방법.
  8. 제 7 항에 있어서,
    상기 뱅크 무시 정보를 이용하여 상기 복수의 뱅크들 중에서 적어도 하나에 대한 테스트 패스 신호를 발생하는 단계를 더 포함하고,
    상기 리페어 동작을 수행하는 단계는, 상기 복수의 뱅크들 중에서 상기 리페어 불가한 뱅크를 판별하는 단계를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 리페어 불가한 뱅크를 패스 처리하는 단계는,
    사기 테스트 패스 신호에 응답하여 상기 리페어 불가한 뱅크의 출력단을 마스킹 처리하는 단계를 더 포함하는 방법.
  10. 제 8 항에 있어서,
    상기 리페어 동작을 수행하는 단계는,
    상기 리페어 불가한 뱅크를 RA(row address) 스킵 후에 리페어 동작을 수행하는 단계를 더 포함하는 방법.
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