KR102185871B1 - 부분 칩과 이를 포함하는 시스템 - Google Patents

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Abstract

부분 칩은 메모리 셀 어레이와, 상기 메모리 셀 어레이의 페일 영역으로부터 출력될 제1데이터에 상응하는 제2데이터를 생성하는 신호 제어 회로를 포함할 수 있다. 상기 신호 제어 회로는 상기 메모리 셀 어레이의 패스 영역으로부터 출력된 데이터를 데이터 비교 회로로 바이패스하고, PBT(parallel bit test) 동작이 수행되는 동안 상기 제2데이터 모두를 로직 하이와 로직 로우 중에서 어느 하나로 설정한다.

Description

부분 칩과 이를 포함하는 시스템{PARTIAL CHIP AND SYSTEM HAVING THE SAME}
본 발명의 개념에 따른 실시 예는 부분 칩에 관한 것으로, 특히 메모리 셀 어레이의 페일 영역으로부터 출력될 데이터에 상응하는 데이터를 생성하는 신호 제어 회로를 포함하는 부분 칩과 이를 포함하는 시스템에 관한 것이다.
메모리 장치는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들 중에서 어느 하나라도 결합이 있는 경우, 결함이 셀은 데이터 저장 소자로서의 기능을 상실한다.
상기 메모리 장치는 상기 복수의 메모리 셀들을 블록 단위로 구성하고, 상기 결함 셀을 포함하는 블록이 동작하지 않도록 제어한다. 즉, 상기 메모리 장치는 상기 결함 셀을 포함하는 블록을 제외한 나머지 블록만을 이용하여 부분 칩으로서 동작한다.
본 발명이 이루고자 하는 기술적인 과제는 메모리 셀 어레이의 페일 영역으로부터 출력될 데이터에 상응하는 데이터를 생성하는 신호 제어 회로를 포함하는 부분 칩, 이를 포함하는 시스템 및 이의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 부분 칩은 메모리 셀 어레이와, 상기 메모리 셀 어레이의 페일 영역으로부터 출력될 제1데이터에 상응하는 제2데이터를 생성하는 신호 제어 회로를 포함한다.
상기 신호 제어 회로는 상기 메모리 셀 어레이의 패스 영역으로부터 출력된 데이터를 데이터 비교 회로로 바이패스한다. 상기 제2데이터는 PBT(parallel bit test) 동작이 수행되는 동안에 생성되고, 상기 신호 제어 회로에 의해 상기 제2데이터 모두는 로직 하이와 로직 로우 중에서 어느 하나로 설정된다.
상기 부분 칩은 상기 PBT 동작의 수행에 관련된 정보를 포함하는 모드 레지스터를 더 포함한다. 상기 부분 칩은 DRAM(dynamic random access memory)이고, 상기 부분 칩은 상기 메모리 셀 어레이의 패스 영역과 상기 페일 영역을 설정하는 부분 칩 제어 회로를 더 포함한다.
본 발명의 실시 예에 따른 메모리 모듈은 접속 핀들을 포함하는 인쇄 회로 기판(printed circuit board(PCB))과 상기 PCB에 마운트된 적어도 하나의 상기 부분 칩을 포함한다.
본 발명의 실시 예에 따른 컴퓨팅 시스템은 적어도 하나의 상기 부분 칩을 포함하는 메모리 모듈과, 상기 메모리 모듈과 접속될 수 있는 메모리 모듈 슬롯과, 상기 메모리 모듈 슬롯과 전기적으로 접속된 프로세서를 포함하며, 상기 프로세서는 상기 부분 칩의 동작을 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 셀 어레이를 포함하는 부분 칩의 동작 방법은 상기 메모리 셀 어레이의 페일 영역으로부터 출력될 데이터에 상응하는 데이터를 생성하는 단계와, 상기 메모리 셀 어레이의 패스 영역으로부터 출력된 데이터를 바이패스하는 단계를 포함한다.
본 발명의 실시 예에 따른 부분 칩, 이를 포함하는 시스템 및 이의 동작 방법은 메모리 셀 어레이의 페일 영역으로부터 출력된 데이터에 상응하는 데이터를 강제적으로 생성하여 PBT 동작을 수행할 수 있는 효과가 있다.
이에 따라, 상기 부분 칩, 상기 시스템 및 상기 방법은 테스트 시간을 절약할 수 있고, 상기 테스트 시간 절약에 따라 테스트 비용을 감소시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 복수의 뱅크들의 구성의 일 실시 예를 나타낸다.
도 3은 도 1에 도시된 메모리 장치의 복수의 뱅크들의 구성의 다른 실시 예를 나타낸다.
도 4는 도 1에 도시된 메모리 장치의 복수의 뱅크들의 구성의 또 다른 실시 예를 나타낸다.
도 5는 PBT 동작 동안 도 1에 도시된 신호 제어 회로의 동작 방법을 설명하기 위한 블록도를 나타낸다.
도 6은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 플로우 차트이다.
도 7은 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 나타내는 개념도이다.
도 8은 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.
도 10은 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 16는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 블록도이다. 도 1을 참조하면, 메모리 장치(100)는 DRAM(dynamic random access memory)으로 구현될 수 있으나 이에 한정되는 것은 아니다. 메모리 장치(100)는 집적 회로, 다이(die), 또는 칩(chip)을 의미할 수 있다.
메모리 장치(100)는 컨트롤 로직(control logic; 20), 리프레시 카운터 (refresh counter; 31), 로우 멀티플렉서(row multiplexer; 33), 복수의 로우 버퍼들(row buffers; 35), 복수의 로우 디코더들(row decoders; 37), 뱅크 컨트롤 로직 (bank control logic; 39), 복수의 컬럼 버퍼들(column buffers; 41), 복수의 컬럼 디코더들(column decoders; 43), 복수의 뱅크들(banks; 50), 입/출력 게이트 (input/output gate; 55), 출력 드라이버(output driver; 57), 및 입력 버퍼(input buffer; 59), 부분 칩 제어 회로(partial chip control circuit; 70), 신호 제어 회로(signal control circuit; 80), 및 데이터 비교 회로(90)를 포함할 수 있다.
복수의 뱅크들(50) 각각은 각각이 뱅크(Bank0) 내지 뱅크(BankN)로 레벨 (label)된 메모리 셀 어레이(memory cell array; 51)를 포함할 수 있다.
메모리 셀 어레이(51)는 복수의 워드 라인들(또는 로우 라인들), 복수의 비트 라인들(또는 컬럼 라인들), 및 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다.
복수의 뱅크들(50) 각각의 메모리 셀 어레이(51)는 패스 영역(pass region)과, 적어도 하나의 페일 셀(fail cell)을 포함하는 페일 영역(fail region)을 포함할 수 있다.
본 명세서에서 표현된 "페일 셀"은 결함(defect)이 있는 메모리 셀 또는 메모리 셀에 대한 tRCD(RAS to CAS Delay Time), tRP(RAS Precharge Time), 및 tCP(CAS Precharge Time) 등을 포함하는 AC 특성들이 나쁜 메모리 셀을 의미할 수 있다.
메모리 액세스 동작(예컨대, 리드 동작 또는 라이트 동작)은, 컨트롤 로직 (20) 및/또는 부분 칩 제어 회로(70)의 제어에 따라, 페일 영역에서 수행되지 않고 패스 영역에서만 수행될 수 있다.
즉, 부분 칩 제어 회로(70)는 패스 영역과 페일 영역을 구분하는 부분 칩 영역 선택 기능을 수행할 수 있다. 예컨대, 부분 칩 제어 회로(70)는 부분 칩 제어 신호들을 이용하여 전체 부분 영역들 중에서 패스 영역들을 로직 하이(logic high)로 설정하고 페일 영역들을 로직 로우(logic low)로 설정할 수 있다. 실시 예에 따라, 부분 칩에서 실제로 구동되는 영역들은 로직 하이로 제어되고 구동되지 않는 영역들은 로직 로우로 제어된다.
따라서, 데이터는 상기 메모리 액세스 동작에 의해 상기 페일 영역에 포함된 복수의 메모리 셀들로부터/로 리드/라이트되지 않을 수 있다.
실시 예에 따라, 페일 영역과 패스 영역은 뱅크 또는 상기 뱅크에 포함된 서브 블록일 수 있다. 즉, 메모리 장치(100)는 부분 칩(partial chip)일 수 있다. 예컨대, 부분 칩은 결함 셀을 포함하는 블록 외의 블록들을 이용하여 데이터를 처리할 수 있는 반도체 칩을 의미할 수 있다.
설명의 편의를 위해, 복수의 뱅크들(50) 각각이 서로 다른 레이어(layer)로 구현된 경우가 도시되어 있으나, 복수의 뱅크들(50)의 구조와 배치에 의해 본 발명의 범위가 제한해석되어서는 안 된다.
도 2는 도 1에 도시된 메모리 장치의 복수의 뱅크들의 구성의 일 실시 예를 나타내고, 도 3은 도 1에 도시된 메모리 장치의 복수의 뱅크들의 구성의 다른 실시 예를 나타내고, 도 4는 도 1에 도시된 메모리 장치의 복수의 뱅크들의 구성의 또 다른 실시 예를 나타낸다.
도 2부터 도 4에 도시된 복수의 뱅크들(50)의 구성은 설명의 편의를 위해 8개의 뱅크들을 포함하는 것으로 도시하고 있으나, 본 발명의 범위가 복수의 뱅크들(50)의 수에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 복수의 뱅크들(50)은 패스 뱅크들(Bank1, Bank2, Bank5, 및 Bank6) 및 페일 뱅크들(Bank0, Bank3, Bank4, 및 Bank7)을 포함할 수 있다. 예컨대, 패스 뱅크들(Bank1, Bank2, Bank5, 및 Bank6)은 부분 칩 제어 회로 (70)에 의해 로직 하이로 처리된 뱅크들이고, 페일 뱅크들(Bank0, Bank3, Bank4, 및 Bank7)은 부분 칩 제어 회로(70)에 의해 로직 로우로 처리된 뱅크들이다.
메모리 액세스 동작(예컨대, 리드 동작 또는 라이트 동작)은, 컨트롤 로직 (20) 및/또는 부분 칩 제어 회로(70)의 제어에 따라, 뱅크들(Bank0, Bank3, Bank4, 및 Bank7)에 대해서는 수행되지 않을 수 있다.
즉, 데이터는, 메모리 액세스 동작에 의해서, 뱅크들(Bank0, Bank3, Bank4, 및 Bank7)에 포함된 복수의 메모리 셀들로부터 리드되거나 또는 상기 복수의 메모리 셀들에 라이트되지 않을 수 있다.
적어도 하나의 페일 셀(fail cell)을 포함하는 페일 영역(fail region)은 도 2에 도시된 바와 같이 뱅크 단위로 구성될 수 있다.
도 1, 도 3, 및 도 4를 참조하면, 각 뱅크(Bank0~Bank7)는 각 패스 서브 블록(PSB)과 각 페일 서브 블록(FLB)을 포함할 수 있다. 예컨대, 패스 서브 블록들 (PSB)은 부분 칩 제어 회로(70)에 의해 로직 하이로 처리된 서브 블록들이고, 페일 서브 블록들(FLB)은 부분 칩 제어 회로(70)에 의해 로직 로우로 처리된 서브 블록들이다.
즉, 부분 칩 제어 회로(70)는 결함 셀(또는 페일 셀)을 포함하지 않는 메모리 영역을 패스 메모리 영역으로 처리하고 결함 셀(또는 페일 셀)을 포함하는 메모리 영역을 페일 메모리 영역으로 처리할 수 있다. 상기 메모리 영역은 뱅크, 서브 블록, 또는 복수의 메모리 셀들을 포함하는 영역으로 정의될 수 있다. 따라서, 도 3에 도시된 바와 같이 각 뱅크가 두 개의 메모리 영역들로 나누어질 수도 있고, 도 4에 도시된 바와 같이 각 뱅크가 8개의 메모리 영역들로 나누어질 수도 있다.
메모리 액세스 동작은, 컨트롤 로직(20) 및/또는 부분 칩 제어 회로(70)의 제어에 따라, 각 뱅크(Bank0~Bank7)에 포함된 페일 영역에 대응되는 각 서브 블록 (FLB)에 대해서는 수행되지 않을 수 있다.
데이터는, 메모리 액세스 동작에 의해, 각 뱅크(Bank0~Bank7)에 포함된 페일 영역에 대응되는 각 서브 블록(FLB)에 포함된 복수의 메모리 셀들로부터 리드되거나 상기 복수의 메모리 셀들로 라이트되지 않을 수 있다.
도 1 내지 도 4를 참조하면, 컨트롤 로직(20)은 복수의 신호들(예컨대, 클럭 신호(CK), 명령 신호(CMD), 및 어드레스 신호(ADD))에 응답하여 각 구성 요소(31, 33, 39, 41, 및 70)를 제어할 수 있다.
명령 신호(CMD)는 복수의 명령들(예컨대, CS, RAS, CAS, 및/또는 WE)의 조합을 의미할 수 있다. 실시 예에 따라, 명령 신호(CMD)는 메모리 컨트롤러(미도시)로부터 전송될 수 있다.
어드레스 신호(ADD)는 동작(예컨대, PBT(parallel bit test) 동작)의 대상(예컨대, 뱅크 또는 상기 뱅크에 포함된 서브 블록의 어드레스 정보 및/또는 상기 뱅크 또는 상기 서브 블록에 포함된 메모리 셀)의 어드레스 정보를 포함할 수 있다.
뱅크들 또는 서브 블록들의 어드레스 정보는 메모리 장치(100)의 외부에서 입력되지 않고 모드 레지스터(21)에 설정된 정보에 따라 메모리 장치(100)의 내부에서 생성될 수도 있으며 이에 한정되지 않는다.
컨트롤 로직(20)은 모드 레지스터(mode register(MR); 21)와 커맨드 디코더 (command decoder; 23)를 포함할 수 있다.
모드 레지스터(21)는 메모리 장치(100)의 다양한 동작 모드들(예컨대, 정상 메모리 액세스 동작 모드, PBT 동작 모드, 또는 리프레시 동작 모드 등)을 제어하기 위한 정보를 포함할 수 있다.
커맨드 디코더(23)는 복수의 명령들(예컨대, CS, RAS, CAS, 및/또는 WE)의 조합에 따라 결정된 명령 신호(CMD)를 클럭 신호(CK)에 기초하여 디코드하고, 디코드 결과에 따라 각 구성 요소(31, 33, 39, 41, 및 70)를 제어하기 위한 명령 및/또는 어드레스를 생성할 수 있다.
실시 예에 따라, 커맨드 디코더(23)는 컨트롤 로직(20)의 외부에 구현될 수 있으며 이에 한정되는 것은 아니다. 다른 실시 예에 따라, 커맨드 디코더(23)는 명령 신호(CMD)를 디코드하여 PBT 동작을 수행하기 위한 PBT 동작 명령을 생성할 수 있다.
리프레시 카운터(31)는, 커맨드 디코더(23)로부터 출력된 리프레시 명령에 응답하여, 로우 어드레스를 생성할 수 있다.
로우 멀티플렉서(33)는, 선택 신호(미도시)에 응답하여, 리프레시 카운터 (31)에 의해 생성된 로우 어드레스와 컨트롤 로직(20)으로부터 출력된 로우 어드레스 중에서 어느 하나를 선택할 수 있다.
실시 예에 따라, PBT 동작 또는 정상 메모리 액세스 동작(예컨대, 리드 동작 또는 라이트 동작)이 수행될 때, 로우 멀티플렉서(33)는 컨트롤 로직(20)으로부터 출력된 로우 어드레스를 출력할 수 있다.
다른 실시 예에 따라, 리프레시 동작이 수행될 때, 로우 멀티플렉서(33)는 리프레시 카운터(31)에 의해 생성된 로우 어드레스를 출력할 수 있다.
복수의 로우 버퍼들(35) 각각은 로우 멀티플렉서(33)로부터 출력된 로우 어드레스를 버퍼링할 수 있다. 실시 예에 따라, 복수의 로우 버퍼들(35)은 한 개의 로우 버퍼로 구현될 수 있으나 이에 한정되지 않는다.
복수의 로우 디코더들(37) 중에서 뱅크 컨트롤 로직(39)에 의해서 선택된 뱅크에 대응되는 로우 디코더는, 복수의 로우 버퍼들(35) 중에서 상기 뱅크에 대응되는 로우 버퍼로부터 출력된 로우 어드레스를 디코드할 수 있다.
실시 예에 따라, 복수의 로우 디코더들(37)은 한 개의 로우 디코더로 구현될 수 있으나 이에 한정되지 않는다.
뱅크 컨트롤 로직(39)은, 컨트롤 로직(20)의 제어에 따라, 복수의 뱅크들 (50) 중에서 PBT 동작을 수행하기 위한 하나 또는 그 이상의 뱅크들을 선택할 수 있다.
실시 예에 따라, 컨트롤 로직(20)이 복수의 뱅크들(50) 중에서 PBT 동작을 수행하기 위한 하나 또는 그 이상의 뱅크들을 선택할 수 있다.
복수의 컬럼 버퍼들(41) 각각은 컨트롤 로직(20)으로부터 출력된 컬럼 어드레스를 버퍼링할 수 있다. 실시 예에 따라, 복수의 컬럼 버퍼들(41)은 한 개의 컬럼 버퍼로 구현될 수 있으나 이에 한정되지 않는다.
복수의 컬럼 디코더들(43) 중에서 뱅크 컨트롤 로직(39)에 의해서 선택된 뱅크에 대응되는 컬럼 디코더는, 복수의 컬럼 버퍼들(41) 중에서 상기 뱅크에 대응되는 컬럼 버퍼로부터 출력된 컬럼 어드레스를 디코드할 수 있다. 실시 예에 따라, 복수의 컬럼 디코더들(43)은 한 개의 컬럼 디코더로 구현될 수 있으나 이에 한정되지 않는다.
부분 칩 제어 회로(70)는, 커맨드 디코더(23)로부터 출력된 명령 및/또는 어드레스에 따라, 각 구성요소(37, 39, 43, 53, 및 80)를 제어할 수 있다.
부분 칩 제어 회로(70)는 페일 영역(예컨대, 뱅크 또는 상기 뱅크에 포함된 서브 블록)에 대응하는 각 구성요소(37, 39, 43, 및 53)의 동작을 디스에이블시킬 수 있다.
복수의 뱅크들(50) 각각은 감지 증폭기와 라이트 드라이버 블록(sense amplifiers & write driver block; 53)을 더 포함할 수 있다.
감지 증폭기와 라이트 드라이버 블록(53)은, 메모리 장치(100)가 리드 동작을 수행할 때, 각 비트 라인의 전압 변화를 감지하고 증폭하는 감지 증폭기로써 동작할 수 있다. 감지 증폭기와 라이트 드라이버 블록(53)은, 컨트롤 로직(20) 및/또는 부분 칩 제어 회로(70)의 제어에 따라, 출력 데이터를 입/출력 게이트(55) 또는 신호 제어 회로(80)로 출력할 수 있다.
실시 예에 따라, PBT 동작이 수행될 때, 감지 증폭기와 라이트 드라이버 블록(53)은 출력 데이터를 신호 제어 회로(80)로 출력할 수 있다.
다른 실시 예에 따라, 정상 메모리 액세스 동작(예컨대, 리드 동작 또는 라이트 동작)이 수행될 때, 감지 증폭기와 라이트 드라이버 블록(53)은 출력 데이터를 입/출력 게이트(55)로 출력할 수 있다.
신호 제어 회로(80)는, 부분 칩 제어 회로(70)의 제어에 따라, 동작할 수 있다. 신호 제어 회로(80)는 메모리 셀 어레이(51)의 페일 영역으로부터 출력될 제1데이터에 상응하는 제2데이터를 생성할 수 있다. 또한, 신호 제어 회로(80)는 메모리 셀 어레이(51)의 패스 영역으로부터 출력된 제3데이터를 바이패스할 수 있다.
부분 칩 제어 회로(51)에 의해 페일 영역으로부터 제1데이터가 출력될 수 없기 때문에, 신호 제어 회로(80)는 강제적으로 상기 제1데이터에 상응하는 제2데이터를 생성할 수 있다. 실시 예에 따라, 상기 제2데이터는 PBT 동작이 수행되는 동안 생성될 수 있다.
즉, 신호 제어 회로(80)는 패스 영역으로부터 출력된 데이터를 데이터 비교 회로(90)로 바이패스하고 페일 영역에 대응되는 데이터 모두를 강제적으로 로직 하이(또는 로직 로우)로 처리한다.
본 발명의 실시 예에 따른 신호 제어 회로(80)에 의해 페일 영역에 대응되는 데이터 모두가 언노운(unknown) 상태로부터 로직 하이(또는 로직 로우)로 설정됨에 따라, 부분 칩은 PBT 모드를 사용할 수 있다. 따라서, 상기 부분 칩에 대한 테스트 시간이 단축되고 상기 부분 칩에서 소모되는 전류도 감소하는 효과가 있다.
데이터 비교 회로(90)는 제2데이터와 제3데이터를 비교하고, 비교의 결과에 따른 출력 데이터를 출력 드라이버(57)로 출력할 수 있다. 데이터 비교 회로(90)는 상기 제2데이터와 상기 제3데이터를 비교하기 위한 하나 또는 그 이상의 비교 회로들(93)을 포함할 수 있다.
입/출력 게이트(55)는, 복수의 컬럼 디코더들(43) 중에서 어느 하나로부터 출력된 컬럼 선택 신호에 응답하여, 감지 증폭기와 라이트 드라이버 블록(53)으로부터 출력된 데이터(또는 신호들)를 출력 드라이버(57)로 전송할 수 있다.
실시 예에 따라, 입/출력 게이트(55)는, 컬럼 선택 신호에 응답하여, 입력 버퍼(59)를 통하여 입력된 데이터(또는 신호들)를 감지 증폭기와 라이트 드라이버 블록(53)으로 전송할 수 있다.
출력 드라이버(57)는 입/출력 게이트(55)로부터 전송된 데이터(또는 신호들) 또는 데이터 비교 회로(90)로부터 전송된 출력 데이터를 메모리 장치(100)의 외부로 출력할 수 있다.
실시 예에 따라, PBT 동작이 수행되는 동안, 출력 드라이버(57)는 데이터 비교 회로(90)로부터 전송된 출력 데이터를 메모리 장치(100)에 접속된 테스트 회로(미도시)로 출력할 수 있다.
입력 버퍼(59)는 메모리 장치(100)의 외부로부터 입력된 데이터(또는 신호들)를 입/출력 게이트(55)로 전송할 수 있다.
도 5는 PBT 동작 동안 도 1에 도시된 신호 제어 회로의 동작 방법을 설명하기 위한 블록도를 나타낸다.
도 1, 도 3, 및 도 5를 참조하면, 도 5에서는 설명의 편의를 위해, PBT 동작 대상을 도 2에 도시된 뱅크(Bank0)와 뱅크(Bank1)만을 도시하였다.
PBT 동작이 수행될 때, 각 뱅크(Bank0 및 Bank1)의 각 패스 서브 블록(PSB)으로부터 출력된 데이터(DATA1 및 DATA2)는 감지 증폭기와 라이트 드라이버 블록 (53)을 통해 신호 제어 회로(80)로 전송될 수 있다.
상기 PBT 동작이 수행될 때, 각 뱅크(Bank0 및 Bank1)의 각 페일 서브 블록 (FLB)으로부터 출력될 데이터는 감지 증폭기와 라이트 드라이버 블록(53)을 통해 신호 제어 회로(80)로 전송될 수 없다.
신호 제어 회로(80)는 각 패스 서브 블록(PSB)으로부터 출력된 데이터(DATA1 및 DATA2)를 비교 회로(93)로 바이패스할 수 있다. 그러나, 신호 제어 회로(80)는 각 페일 서브 블록(FLB)으로부터 출력될 데이터에 상응하는 데이터(DATA3 및 DATA4)를 생성하고, 생성된 데이터(DATA3 및 DATA4)를 비교 회로(93)로 전송할 수 있다.
실시 예에 따라, 신호 제어 회로(80)는 데이터(DATA3 및 DATA4) 모두를 로직 하이와 로직 로우 중에서 어느 하나로 정할 수 있다. 실시 예에 따라, 데이터(DATA3)와 데이터(DATA4)는 서로 동일한 데이터일 수 있다.
비교 회로(93)는 데이터(DATA1~DATA4)를 비교하고, 비교의 결과에 따른 출력 데이터(CRD)를 출력할 수 있다.
비교 회로(93)는 복수의 배타 논리합 게이트(exclusive-OR gate; 93-1과 93-3)와 부정 논리합 게이트(NOR gate; 95)를 포함할 수 있다.
배타 논리합 게이트(93-1)는 데이터(DATA1)와 데이터(DATA2)에 대해 배타 논리합 연산을 수행하고, 연산의 결과 데이터(CR1)를 부정 논리합 게이트(95)로 전송할 수 있다.
배타 논리합 게이트(93-3)는 데이터(DATA3)와 데이터(DATA4)에 대해 배타 논리합 연산을 수행하고, 연산의 결과 데이터(CR2)를 부정 논리합 게이트(95)로 전송할 수 있다.
부정 논리합 게이트(95)는 데이터(CR1)와 데이터(CR2)에 대해 부정 논리합 연산을 수행하고, 연산 결과에 따른 데이터(CRD)를 출력할 수 있다.
따라서, 메모리 장치(100)는 페일 영역으로부터 출력될 데이터에 상응하는 데이터를 강제적으로 생성함으로써 PBT 동작을 수행할 수 있다. 즉, 메모리 장치 (100)는 테스트에 걸리는 시간을 감소시킬 수 있으며, 이에 따른 비용을 절감할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 플로우 차트이다.
도 1부터 도 6을 참조하면, PBT 동작이 수행될 때, 신호 제어 회로(80)는 메모리 셀 어레이의 페일 영역으로부터 출력될 데이터에 상응하는 데이터를 생성할 수 있다(S110). 신호 제어 회로(80)는 상기 메모리 셀 어레이의 패스 영역으로부터 출력된 데이터를 바이패스할 수 있다(S130).
도 7은 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 나타내는 개념도이다.
도 1과 도 7을 참조하면, 패키지(300)는 패키지 기판(310)의 위에 순차적으로 적층되는 복수의 반도체 장치들(330, 340, 및 350)을 포함할 수 있다. 복수의 반도체 장치들(330, 340, 및 350) 각각의 구조는 메모리 장치(100)의 구조와 실질적으로 동일할 수 있다.
패키지(300)는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs (Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WLP(wafer-level package), 또는 WSP (wafer-level processed stack package) 등으로 구현될 수 있다.
실시 예에 따라, 메모리 컨트롤러(미도시)는 복수의 반도체 장치들(330, 340, 및 350) 중에서 하나 이상의 반도체 장치의 내부에 구현될 수도 있고, 패키지 기판(310)의 위에 구현될 수도 있다.
복수의 반도체 장치들(330, 340, 및 350) 사이의 전기적 연결을 위해서, 전기적 수직적 연결 수단(electrical vertical connection means), 예컨대 TSV (Through-silicon via)가 사용될 수 있다.
패키지(300)는 서로 적층된 메모리 컨트롤러와 메모리 셀 어레이 다이(die)를 포함하는 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 "HMC")로 구현될 수 있다. 패키지(300)가 HMC로 구현됨에 따라, 대역폭(bandwidth)의 증가로 인한 메모리 장치의 성능 향상, 상기 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모와 생산 비용이 감소될 수 있다.
도 8은 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.
도 1, 도 7, 및 도 8을 참조하면, 패키지(300')는 각각의 TSV(360)을 통해 서로 적층된 복수의 다이들(330, 340, 및 350)을 포함할 수 있다.
도 9는 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.
도 1, 도 7, 도 8, 및 도 9를 참조하면, 시스템(400)은 전자 장치 또는 휴대용 전자 장치(portable electronic device)로 구현될 수 있다.
상기 휴대용 전자 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assitant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 또는 e-북(e-book)으로 구현될 수 있다.
시스템(400)은 프로세서(411)와 메모리 장치(413)를 포함할 수 있다. 메모리 장치(413)는 도 1의 메모리 장치(100)일 수 있다.
실시 예에 따라, 프로세서(411)와 메모리 장치(413)는 하나의 패키지(410)로 패키징될 수 있다. 이 경우, 패키지(410)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(410)는 도 7에 도시된 패키지(300) 또는 도 8에 도시된 패키지(300')를 의미할 수 있다.
프로세서(411)는 메모리 장치(413)의 데이터 처리 동작(예컨대, 라이트 동작 또는 리드 동작)을 제어할 수 있는 메모리 컨트롤러(415)를 포함할 수 있다. 메모리 컨트롤러(415)는 시스템(400)의 전반적인 동작을 제어하는 프로세서(411)에 의하여 제어될 수 있다. 실시 예에 따라, 메모리 컨트롤러(415)는 프로세서(411)와 메모리 장치(413) 사이에 별도의 칩으로 접속될 수 있다.
메모리 장치(413)에 저장된 데이터는, 프로세서(411)의 제어에 따라, 디스플레이 컨트롤러를 통해 디스플레이(420)에서 디스플레이될 수 있다.
무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(411)가 처리할 수 있는 신호로 변환할 수 있다. 따라서, 프로세서(411)는 무선 송수신기(430)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 장치(413)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다.
무선 송수신기(430)는 프로세서(411)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(440)는 프로세서(411)의 동작을 제어하기 위한 제어 신호 또는 프로세서(411)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(411)는 메모리 장치(413)로부터 출력된 데이터, 무선 송수신기 (430)로부터 출력된 무선 신호, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)를 제어할 수 있다.
도 10은 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다. 도 1, 도 7, 도 8, 및 도 10을 참조하면, 시스템(500)은 PC, 태블릿 PC, 랩탑 컴퓨터, PDA, PMP, MP3 플레이어, MP4 플레이어, 또는 웨어러블 컴퓨터로 구현될 수 있다.
시스템(500)은 시스템(500)의 전반적인 동작을 제어하기 위한 프로세서(511)와 메모리 장치(513)를 포함할 수 있다. 메모리 장치(513)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.
실시 예에 따라, 프로세서(511)와 메모리 장치(513)는 하나의 패키지(510)로 패키징될 수 있다. 패키지(510)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(510)는 도 7에 도시된 패키지(300) 또는 도 8에 도시된 패키지(300')를 의미할 수 있다.
프로세서(511)는 메모리 장치(513)의 동작을 제어하는 메모리 컨트롤러(515)를 포함할 수 있다.
프로세서(511)는, 입력 장치(520)에 의해 발생된 입력 신호에 따라, 메모리 장치(513)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치 패드와 컴퓨터 마우스와 같은 포인팅 장치, 키패드(keypad), 터치 패널, 또는 키보드로 구현될 수 있다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 1, 도 7, 도 8, 및 도 11을 참조하면, 시스템(600)은 메모리 카드(memory card), 스마트 카드(smart card), USB 플래시 드라이브, 또는 USB(universal flash storage)로 구현될 수 있다.
시스템(600)은 메모리 장치(613), 메모리 컨트롤러(611), 및 카드 인터페이스(620)를 포함할 수 있다. 메모리 장치(613)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.
실시 예에 따라, 메모리 장치(613)와 메모리 컨트롤러(611)는 하나의 패키지 (610)로 패키징될 수 있다. 시스템(600)은 호스트와 접속될 수 있다. 패키지(610)는 도 7에 도시된 패키지(300) 또는 도 8에 도시된 패키지(300')를 의미할 수 있다.
메모리 컨트롤러(611)는 메모리 장치(613)와 카드 인터페이스(620) 사이에서 주고받는 데이터의 교환을 제어할 수 있다.
실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스, MMC(multimedia card) 인터페이스, eMMC(embedded-MMC) 인터페이스, 또는 UFS 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(620)는, 호스트의 프로토콜에 따라, 상기 호스트와 메모리 컨트롤러(611) 사이에서 데이터 교환을 인터페이싱할 수 있다.
시스템(600)이 스마트 폰, 태블릿 PC, 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 콘솔 비디오 게임 하드웨어, MID, 차량용 블랙박스, 또는 디지털 셋-탑 박스와 같은 호스트와 접속될 때, 상기 호스트는 카드 인터페이스(620)와 메모리 컨트롤러(611)를 통하여 메모리 장치(613)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다. 도 1, 도 7, 도 8, 및 도 12를 참조하면, 시스템(700)은 디지털 카메라 또는 디지털 카메라가 부착된 포터블 장치(portable device)로 구현될 수 있다. 상기 포터블 장치는 스마트 폰, 태블릿 PC, MID, 또는 웨어러블 컴퓨터로 구현될 수 있다.
시스템(700)은 시스템(700)의 전반적인 동작을 제어하는 프로세서(711)와, 메모리 장치(713)를 포함할 수 있다. 메모리 장치(713)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.
실시 예에 따라, 프로세서(711)와 메모리 장치(713)는 하나의 패키지(710)로 패키징될 수 있다. 패키지(710)는 도 7에 도시된 패키지(300) 또는 도 8에 도시된 패키지(300')를 의미할 수 있다.
시스템(700)의 이미지 센서(720)는 광학 이미지를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(711)의 제어하에 메모리 장치(713)에 저장되거나 또는 디스플레이(730)를 통하여 디스플레이될 수 있다. 또한, 메모리 장치(713)에 저장된 디지털 신호는 프로세서(711)의 제어하에 디스플레이(730)를 통하여 디스플레이될 수 있다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다. 도 1, 도 7, 도 8, 및 도 13을 참조하면, 시스템(800)은 메모리 장치 (813)와, 시스템(800)의 전반적인 동작을 제어할 수 있는 프로세서(811)를 포함할 수 있다. 메모리 장치(813)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.
실시 예에 따라, 메모리 장치(813)와 프로세서(811)는 하나의 패키지(810)로 패키징될 수 있다. 패키지(810)는 도 7에 도시된 패키지(300) 또는 도 8에 도시된 패키지(300')를 의미할 수 있다.
프로세서(811)는 메모리 장치(813)의 동작을 제어하기 위한 메모리 컨트롤러 (815)를 포함할 수 있다.
시스템(800)은 프로세서(811)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리(840)를 포함할 수 있다. 메모리(840)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다.
호스트는, 프로세서(811)와 호스트 인터페이스(830)를 통해, 메모리 장치 (813)와 데이터를 주거나 받을 수 있다. 이때, 메모리 컨트롤러(815)는 메모리 인터페이스의 기능을 수행할 수 있다.
실시 예에 따라, 시스템(800)은 ECC(error correction code) 블록(820)을 더 포함할 수 있다. 프로세서(811)의 제어에 따라 동작하는 ECC 블록(820)은 메모리 컨트롤러(815)를 통해 메모리 장치(813)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다.
프로세서(811)는 버스(801)를 통하여 ECC 블록(820), 호스트 인터페이스 (830), 및 메모리(840) 사이에서 데이터의 교환을 제어할 수 있다.
시스템(800)은 USB(Universal Serial Bus) 메모리 드라이브, 메모리 스틱 (memory stick), MMC, eMMC, 또는 UFS로 구현될 수 있다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다. 도 14를 참조하면, 시스템(1900), 예컨대 메모리 모듈은 인쇄회로 기판 (printed circuit board(PCB); 1910)에 마운트된 메모리 장치들(1912-1~1912-k, k는 자연수)을 포함할 수 있다. PCB(1910)는 접속핀 들(1914)을 포함할 수 있다.
메모리 장치들(1912-1~1912-k) 각각은 도 1에 도시된 메모리 장치(100)일 수 있다. 상기 메모리 모듈은 SIMM(single in-line memory module), DIMM(dual in-line memory module), LRDIMM(load reduction dual in-line memory module), FBDIMM(Fully Buffered DIMM), UDIMM(unregistered DIMM), RDIMM(registered DIMM), 또는 SO-DIMM(small outline DIMM)일 수 있다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다. 도 14와 도 15를 참조하면, 시스템(2000)은 PC, 랩탑 컴퓨터, 또는 서버로 구현될 수 있다.
시스템(2000)은 메인 보드(main board; 2010)에 장착된 메모리 모듈 슬롯 (memory module slot; 2013)과, 프로세서(2020)를 포함한다. 메모리 모듈(1900)의 메모리 장치들(1912-1~1912-k) 각각은 메모리 모듈 슬롯(2013)과 메인 보드(2010)를 통하여 프로세서(2020)와 데이터를 주거나 받을 수 있다. 메모리 장치들(1912-1~1912-k) 각각은 도 1에 도시된 메모리 장치(100)일 수 있다. 예컨대, 프로세서 (2020)는 칩 셋(chip set)일 수 있다. 프로세서(2020)는 메모리 장치들(1912-1~1912-k)을 제어하기 위한 메모리 컨트롤러(2021)를 포함할 수 있다. 실시 예에 따라, 메모리 장치들(1912-1~1912-k) 각각은 메모리 패키지일 수 있다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다. 도 16에 도시된 바와 같이, 시스템(2100)은 모바일 컴퓨팅 장치(mobile computing device)로 구현될 수 있다.
상기 모바일 컴퓨팅 장치는 랩탑 컴퓨터, 이동 전화기, 스마트 폰, 태블릿 PC, PDA, EDA, 디지털 스틸 카메라, PMP, PND, 휴대용 게임 콘솔, MID, 또는 e-북으로 구현될 수 있다.
애플리케이션 프로세서(application processor(AP); 2110), 예컨대 모바일 애플리케이션 프로세서(2110)는 각 요소(2115, 2120, 2145, 및 2150)의 동작을 제어할 수 있다.
각 메모리 장치(2115와 2221)는 도 1에 도시된 메모리 장치(100)일 수 있다.
AP(2110)의 내부에 구현된 메모리 컨트롤러(2111)는 메모리 장치(2115)에 대한 액세스 동작을 제어할 수 있다.
AP(2110)의 내부에 구현된 디스플레이 드라이버(2113)는 디스플레이(2150)의 동작을 제어할 수 있다. 디스플레이(2150)는 TFT-LCD(Thin film transistor liquid crystal display), LED(light-emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, 또는 플렉시블 디스플레이 (flexible display)로 구현될 수 있다.
모뎀(2120)은 무선 송수신기(2130)와 AP(2110) 사이에서 데이터를 주고받는 것을 제어할 수 있다. 모뎀(2120)에 의해 처리된 데이터는 메모리 장치(2221)에 저장되거나 AP(2110)로 전송될 수 있다.
안테나(ANT)를 통하여 수신된 무선 데이터는 무선 송수신기(2130)를 통하여 모뎀(2120)으로 전송되고, 모뎀(2120)으로부터 출력된 데이터는 무선 송수신기 (2130)에 의해 무선 데이터로 변환되고, 변환된 무선 데이터는 안테나(ANT)를 통하여 출력된다.
이미지 신호 프로세서(image signal processor(ISP); 2145)는 카메라(또는 이미지 센서; 2140)로부터 출력된 신호를 처리하고, 처리된 데이터를 AP(2110)로 전송할 수 있다.
AP(2110)는 웹 브라우징(web browsing), 이-메일 액세스(e-mail access), 비디오 재생(video playback), 문서 편집(document editing), 및 이미지 편집(image editing) 중에서 적어도 하나의 수행을 제어할 수 있다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다. 도 17을 참조하면, 메모리 시스템은 메모리 컨트롤러(2200A)와 메모리 장치(2300A)를 포함한다.
메모리 컨트롤러(2200A)는 컨트롤 유닛(2210A)과, 전기 신호를 광신호로 변경해 주는 전광 변환 장치(electrical-to-optical(E/O))를 포함하는 광 송신기 (2220A)와, 광신호를 전기 신호로 변경해 주는 광전 변환 장치(optical-to-electrical(O/E))를 포함하는 광 수신기(2230A)를 포함한다.
메모리 장치(2300A)는 메모리 코어(2310A), 광신호를 전기 신호로 변경해 주는 광전 변환 장치(O/E)를 포함하는 광 수신기(2320A), 및 전기 신호를 광신호로 변경해 주는 전광 변환 장치(E/O)를 포함하는 광 송신기(2330A)를 포함한다. 예컨대, 메모리 코어(2310A)는 메모리 셀 어레이를 포함할 수 있다.
메모리 장치(2300A)는 도 1에 도시된 메모리 장치(100)일 수 있다.
메모리 컨트롤러(2200A)와 메모리 장치(2300A) 사이에는 데이터를 송수신하기 위한 옵티컬 링크 0(Optical Link 0; 2500)과 옵티컬 링크 1(Optical Link 1; 2501)이 연결된다. 다른 실시 예에 따라, 메모리 컨트롤러(2200A)와 메모리 장치(2300A)는 하나의 옵티컬 링크를 통하여 데이터를 송수신을 할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100; 메모리 장치 20; 컨트롤 로직
31; 리프레시 카운터 33; 로우 멀티플렉서
35; 로우 버퍼 37; 로우 디코더
39; 뱅크 컨트롤 로직 41; 컬럼 버퍼
43; 컬럼 디코더 50; 복수의 뱅크들
55; 입/출력 게이트 57; 출력 드라이버
59; 입력 버퍼 70; 부분 칩 제어 회로
80; 신호 제어 회로 90; 데이터 비교 회로

Claims (10)

  1. 패스 영역과 페일 영역을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 페일 영역으로부터 출력될 제1데이터에 상응하는 제2데이터를 생성하는 신호 제어 회로를 포함하되,
    상기 신호 제어 회로는 상기 패스 영역으로부터 출력된 제3데이터를 데이터 비교 회로로 바이패스하는 부분 칩.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2데이터는 PBT(parallel bit test) 동작이 수행되는 동안에 생성되고, 상기 신호 제어 회로에 의해 상기 제2데이터 모두는 로직 하이와 로직 로우 중에서 어느 하나로 설정되는 부분 칩.
  4. 제3항에 있어서,
    상기 PBT 동작의 수행에 관련된 정보를 포함하는 모드 레지스터를 더 포함하는 부분 칩.
  5. 제1항에 있어서,
    상기 부분 칩은 DRAM(dynamic random access memory)이고,
    상기 메모리 셀 어레이의 패스 영역과 상기 페일 영역을 설정하는 부분 칩 제어 회로를 더 포함하는 부분 칩.
  6. 접속 핀들을 포함하는 인쇄 회로 기판(PCB); 및
    상기 PCB에 마운트된 적어도 하나의 부분 칩을 포함하고,
    상기 부분 칩은,
    패스 영역과 페일 영역을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 페일 영역으로부터 출력될 제1데이터에 상응하는 제2데이터를 생성하는 신호 제어 회로를 포함하되,
    상기 신호 제어 회로는 상기 패스 영역으로부터 출력된 제3데이터를 데이터 비교 회로로 바이패스하는 메모리 모듈.
  7. 제6항에 있어서,
    PBT(parallel bit test) 동작이 수행되는 동안, 상기 신호 제어 회로는 상기 제2데이터 모두를 로직 하이와 로직 로우 중에서 어느 하나로 설정하는 메모리 모듈.
  8. 적어도 하나의 부분 칩을 포함하는 메모리 모듈;
    상기 메모리 모듈과 접속될 수 있는 메모리 모듈 슬롯; 및
    상기 메모리 모듈 슬롯과 전기적으로 접속된 프로세서를 포함하며,
    상기 프로세서는 상기 부분 칩의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 부분 칩은,
    메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 페일 영역으로부터 출력될 제1데이터에 상응하는 제2데이터를 생성하는 신호 제어 회로를 포함하고,
    상기 신호 제어 회로는 상기 메모리 셀 어레이의 패스 영역으로부터 출력된 데이터를 데이터 비교 회로로 바이패스하고,
    PBT(parallel bit test) 동작이 수행되는 동안, 상기 신호 제어 회로는 상기 제2데이터 모두를 로직 하이와 로직 로우 중에서 어느 하나로 설정하는 컴퓨팅 시스템.
  9. 적어도 하나의 부분 칩; 및
    상기 부분 칩의 동작을 제어하기 위한 메모리 컨트롤러를 포함하고,
    상기 부분 칩은,
    메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 페일 영역으로부터 출력될 제1데이터에 상응하는 제2데이터를 생성하는 신호 제어 회로를 포함하고,
    상기 신호 제어 회로는 상기 메모리 셀 어레이의 패스 영역으로부터 출력된 데이터를 데이터 비교 회로로 바이패스하고,
    PBT(parallel bit test) 동작이 수행되는 동안, 상기 신호 제어 회로는 상기 제2데이터 모두를 로직 하이와 로직 로우 중에서 어느 하나로 설정하는 컴퓨팅 시스템.
  10. 부분 칩;
    카드 인터페이스; 및
    상기 부분 칩과 상기 카드 인터페이스 사이에서 데이터의 교환을 제어하는 메모리 컨트롤러를 포함하고,
    상기 부분 칩은,
    메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 페일 영역으로부터 출력될 제1데이터에 상응하는 제2데이터를 생성하는 신호 제어 회로를 포함하고,
    상기 신호 제어 회로는 상기 메모리 셀 어레이의 패스 영역으로부터 출력된 데이터를 데이터 비교 회로로 바이패스하고,
    PBT(parallel bit test) 동작이 수행되는 동안, 상기 신호 제어 회로는 상기 제2데이터 모두를 로직 하이와 로직 로우 중에서 어느 하나로 설정하는 컴퓨팅 시스템.
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