KR100228522B1 - 부분칩을 통한 전류 절감특성을 갖는 반도체메모리장치 - Google Patents
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Abstract
본 발명은 데이타를 입출력하기 위한 데이타 입출력 주변회로와, 적어도 하나이상의 다수개의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들 중 결함있는 상기 메모리 쎌 어레이 블럭을 하나이상 가지는 반도체 메모리 장치에 있어서, 상기 데이타 입출력 주변회로들 각각에 접속되어 상기 데이타 입출력 주변회로의 동작을 제어하기 위한 데이타 입출력 제어회로와, 상기 메모리 쎌 어레이 블럭들 각각에 연결되며 각기 상기 데이타 입출력 제어회로에 공통 접속되어 결함있는 상기 메모리 쎌 어레이 블럭의 상기 데이타 입출력 주변회로들을 부분칩 제어신호로써 제어하여 각기 디세이블시키기 위한 부분칩 인에이블 제어회로와, 상기 부분칩 인에이블 제어회로와 접속된 상기 메모리 쎌 어레이 블럭을 제외한 상기 메모리 쎌 어레이 블럭만으로 구성되어 패드를 통하여 상기 데이타를 입출력하는 다수개의 부분칩을 가지는 것을 요지로 하며, 전체 칩(Chip)내부에서 사용 가능한 메모리 쎌 어레이만을 묶어 부분칩(Particial Chip)들을 형성하고 이를 패드를 통하여 데이타를 입출력함으로써 생산성 향상을 가지며 부분칩의 전류 절감을 도모하는 반도체 메모리 장치를 구현한 것이다
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전체 칩(Chip)내부에서 사용 가능한 메모리 쎌 어레이만을 묶어 부분칩(Particial Chip)들을 형성하고 이를 패드를 통하여 데이타를 입출력함으로써 생산성 향상을 가지며 부분칩의 전류 절감을 도모하는 반도체 메모리 장치에 관한 것이다.
최근, 멀티 미디어 시스템(Multi Media System)의 고속화 및 소형화 추세에 따라 그 내부에 실장되는 부품들도 소형화되고 있다. 이를 위해 반도체 집적회로의 경우 칩 사이즈(Chip Size)를 축소하고 이를 하나의 패키지(Package)에 여러개 탑재하여 보드(Board) 실장 효율을 증가시킨 멀티칩 패키지(이하 MCP라 칭함) 기술이 실용화되고 있다. 이와 같은 MCP의 구현은 국내에 기출원된 특허출원번호 94-30044에, "멀티칩 패키지 및 제조 방법"이라는 발명의 명칭으로 개시되어 있고, 또한 미합중국에 기출원되어 등록 받은 등록번호 5,332,922에, 발명의 명칭이 "MULTI-CHIP SEMICONDUCTOR PACKAGE"라는 것으로 개시되어 있다. 상기 기출원된 기술들에서와 같이 멀티칩은 하나이상의 메모리나 마이크로 칩(Micro Chip)을 한 패키지안에 탑재하여 메모리 집적도를 높이거나 반도체 장치의 효율을 높인 것이다. 이때 사용되는 메모리는 양품의 다이(Good Die)를 사용할 수도 있으며 부분칩을 사용할 수도 있다. 이러한 결과로 16메가(Mega:이하 M이라 칭함)의 용량을 4M의 용량으로 전환하여 사용하는 부분칩의 경우 16M 어레이와 모든 제어회로가 동작하고 있는 상태에서 결함이 없는 4M만을 억세스(Access)하여 사용하였다. 그런데 이러한 부분칩을 사용할 경우 불필요한 전류가 존재하여 MCP의 효율을 저하시킨다. 그러므로 이와 같은 경우 실제 사용하는 메모리는 4M이지만 동작 전류는 16M 수준의 큰 전류를 소모하는 문제점이 있다.
도 1은 종래 기술의 일실시예에 따른 1M×16 다이나믹 램의 개략적인 구조를 보여주는 블럭도이다.
도 1을 참조하면, 메모리 쎌 어레이(1)은 다수개의 메모리 쎌(여기서는 4M의 용량으로써 1M당 데이타 입출력 핀 DQ 하나를 억세스함)이 행(Row)과 열(Column)방향으로 배열되어 있고 워드라인(Word Line) WL과 비트라인(Bit Line) BL이 각각 행과 열방향으로 배열되어 있으며, 상기 워드라인과 비트라인의 교차점에는 메모리 쎌이 위치한다. 또한 상기 메모리 쎌은 워드라인에 의하여 제어되어 메모리 쎌의 정보를 비트라인에 통하여 센스앰프 SA로 전달한다. 메모리 쎌 어레이들(2,3,4)는 다이나믹 램의 효율적인 동작을 위해 통상적으로 구분되어 있고, 각각 데이타 입출력 핀 DQ4∼7, DQ8∼11, DQ12∼15에 접속되어 있다. 로우어드레스스트로우브 신호 버퍼(Row Address Strobe Buffer)(5)는 티티엘(TTL: Transistor-Transistor-Logic) 레벨의 로우어드레스스트로우브 상보 신호 RASB의 입력을 버퍼링(Buffering)하여 메모리 장치 내부에 전달하는 버퍼이며, 여기서 버퍼링된 신호는 워드라인 WL의 선택과 인에이블(Enable)등에 관련된 회로의 마스터(Master) 신호이다. 컬럼어드레스스트로우브 신호 버퍼(Column Address Strobe Buffer)(6)은 티티엘 레벨의 컬럼어드레스스트로우브 상보 신호 CASB의 입력을 버퍼링하여 메모리 장치 내부에 전달하는 버퍼이며, 여기서 버퍼링된 신호는 비트라인 BL의 선택과 인에이블등에 관련된 회로의 마스터 신호이다. 로우어드레스 버퍼(7)은 상기 로우어드레스스트로우브 신호 버퍼(5)에 의해 인에이블되어 어드레스 A0∼A9를 로우 프리디코더(Row Predecoder)들(8,9)에 입력한다. 로우 프리디코더(8)은 칩 상단의 로우디코더들(10,11)에 접속되어 연결된다. 로우 프리디코더(9)는 칩 하단의 로우디코더들(12,13)에 접속되어 연결된다. 로우디코더(10)은 로우 프리디코더(8)에 의해 인에이블되어 메모리 쎌 어레이(1)의 워드라인 WL의 인에이블을 위한 디코딩 신호를 출력한다. 로우디코더(11)은 로우 프리디코더(8)에 의해 인에이블되어 메모리 쎌 어레이(2)의 워드라인 WL의 인에이블을 위한 디코딩 신호를 출력한다. 로우디코더(12)는 로우 프리디코더(9)에 의해 인에이블되어 메모리 쎌 어레이(3)의 워드라인 WL의 인에이블을 위한 디코딩 신호를 출력한다. 로우디코더(13)은 로우 프리디코더(9)에 의해 인에이블되어 메모리 쎌 어레이(4)의 워드라인 WL의 인에이블을 위한 디코딩 신호를 출력한다. 워드라인 인에이블 제어회로(14)는 로우어드레스스트로우브 신호 버퍼(5)의 버퍼링된 신호에 응답하여 메모리 쎌 어레이(1)의 워드라인 인에이블 시점을 결정하는 지연(Delay)회로이다. 워드라인 인에이블 제어회로(15)는 로우어드레스스트로우브 신호 버퍼(5)의 버퍼링된 신호에 응답하여 메모리 쎌 어레이(2)의 워드라인 인에이블 시점을 결정하는 지연회로이다. 워드라인 인에이블 제어회로(16)은 로우어드레스스트로우브 신호 버퍼(5)의 버퍼링된 신호에 응답하여 메모리 쎌 어레이(3)의 워드라인 인에이블 시점을 결정하는 지연회로이다. 워드라인 인에이블 제어회로(17)은 로우어드레스스트로우브 신호 버퍼(5)의 버퍼링된 신호에 응답하여 메모리 쎌 어레이(4)의 워드라인 인에이블 시점을 결정하는 지연회로이다. 워드라인 드라이버(Word Line Driver)(18)은 로우디코더(10)과 워드라인 인에이블 제어회로(14)의 출력신호에 응답하여 메모리 쎌 어레이(1)의 워드라인을 인에이블시킨다. 워드라인 드라이버들(19∼21)은 각각의 로우디코더들(11∼13)과 각각의 워드라인 인에이블 제어회로들(15∼17)의 출력신호에 응답하여 각각의 메모리 쎌 어레이들(2∼4)의 워드라인을 인에이블시킨다. 센스앰프 제어회로(22)는 로우어드레스스트로우브 신호 버퍼(5)의 버퍼링된 신호에 응답하여 메모리 쎌 어레이(1)의 센싱 시점을 결정하는 지연회로이다. 센스앰프 제어회로(23)은 로우어드레스스트로우브 신호 버퍼(5)의 버퍼링된 신호에 응답하여 메모리 쎌 어레이(2)의 센싱 시점을 결정하는 지연회로이다. 센스앰프 제어회로(24)는 로우어드레스스트로우브 신호 버퍼(5)의 버퍼링된 신호에 응답하여 메모리 쎌 어레이(3)의 센싱 시점을 결정하는 지연회로이다. 센스앰프 제어회로(25)는 로우어드레스스트로우브 신호 버퍼(5)의 버퍼링된 신호에 응답하여 메모리 쎌 어레이(4)의 센싱 시점을 결정하는 지연회로이다. 센스앰프(26)은 센스앰프 제어회로(22)의 출력신호에 응답하여 선택된 메모리 쎌의 데이타를 센싱 및 증폭하는 회로이다. 센스앰프(27)은 센스앰프 제어회로(23)의 출력신호에 응답하여 선택된 메모리 쎌의 데이타를 센싱 및 증폭하는 회로이다. 센스앰프(28)은 센스앰프 제어회로(24)의 출력신호에 응답하여 선택된 메모리 쎌의 데이타를 센싱 및 증폭하는 회로이다. 센스앰프(29)는 센스앰프 제어회로(25)의 출력신호에 응답하여 선택된 메모리 쎌의 데이타를 센싱 및 증폭하는 회로이다. 컬럼어드레스 버퍼(30)은 로우어드레스스트로우브 상보 신호 RASB를 출력하는 로우어드레스스트로우브 신호 버퍼(5)와 컬럼어드레스스트로우브 상보 신호 CASB를 출력하는 컬럼어드레스스트로우브 신호 버퍼(6)의 버퍼링된 신호에 응답하여 인에이블되어 어드레스들 A0∼A9를 접속된 컬럼 프리디코더들(31,32)로 입력한다. 컬럼 프리디코더(31)은 칩 상단의 컬럼디코더들(33,34) 각각에 접속되어 연결된다. 컬럼 프리디코더(32)는 칩 하단의 컬럼디코더(35,36) 각각에 접속되어 연결된다. 컬럼디코더(33)은 컬럼 프리디코더(31)에 의해 인에이블되어 메모리 쎌 어레이(1)의 비트라인을 선택하기 위한 디코딩 신호를 출력한다. 컬럼디코더(34)는 컬럼 프리디코더(31)에 의해 인에이블되어 메모리 쎌 어레이(2)의 비트라인을 선택하기 위한 디코딩 신호를 출력한다. 컬럼디코더(35)는 컬럼 프리디코더(32)에 의해 인에이블되어 메모리 쎌 어레이(3)의 비트라인을 선택하기 위한 디코딩 신호를 출력한다. 컬럼디코더(36)은 컬럼 프리디코더(32)에 의해 인에이블되어 메모리 쎌 어레이(4)의 비트라인을 선택하기 위한 디코딩 신호를 출력한다. 데이타 입출력 제어회로(37)은 컬럼어드레스스트로우브 신호 버퍼(6)의 버퍼링된 신호에 응답하여 인에이블되어 데이타 입출력 핀들 DQ0∼3의 데이타 입력 시점과 출력 시점을 제어한다. 데이타 입출력 제어회로(38)은 컬럼어드레스스트로우브 신호 버퍼(6)의 버퍼링된 신호에 응답하여 인에이블되어 데이타 입출력 핀들 DQ4∼7의 데이타 입력 시점 및 출력 시점을 제어한다. 데이타 입출력 제어회로(39)는 컬럼어드레스스트로우브 신호 버퍼(6)의 버퍼링된 신호에 응답하여 인에이블되어 데이타 입출력 핀들 DQ8∼11의 데이타 입력 시점 및 출력 시점을 제어한다. 데이타 입출력 제어회로(40)은 컬럼어드레스스트로우브 신호 버퍼(6)의 버퍼링된 신호에 응답하여 인에이블되어 데이타 입출력 핀들 DQ12∼15의 데이타 입력 시점 및 출력 시점을 제어한다. 리이드 및 라이트 제어회로들(41,42)는 라이트 인에이블 신호 WEB와 출력 인에이블 신호 OEB에 응답하여 인에이블되어 리이드 및 라이트를 제어한다. 데이타 입출력 회로(43)은 데이타 입출력 제어회로(37)과 리이드 및 라이트 제어회로(41)에 의해 제어되어 데이타를 입출력하며 데이타 입출력 핀들 DQ1∼3에 접속되어 연결된다. 데이타 입출력 회로(44)는 데이타 입출력 제어회로(38)과 리이드 및 라이트 제어회로(41)에 의해 제어되어 데이타를 입출력하며 데이타 입출력 핀들 DQ4∼7에 접속되어 연결된다. 데이타 입출력 회로(45)는 데이타 입출력 제어회로(39)와 리이드 및 라이트 제어회로(42)에 의해 제어되어 데이타를 입출력하며 데이타 입출력 핀들 DQ8∼11에 접속되어 연결된다. 데이타 입출력 회로(46)은 데이타 입출력 제어회로(40)과 리이드 및 라이트 제어회로(42)에 의해 제어되어 데이타를 입출력하며 데이타 입출력 핀들 DQ12∼15에 접속되어 연결된다. 그리고, 워드라인 WL을 선택하는 동작과 비트라인 BL을 선택하는 동작을 설명한다. 먼저 워드라인 WL을 선택하는 동작을 설명하면, 로우어드레스스트로우브 신호 버퍼(5)에 의해 인에이블된 로우어드레스 버퍼(7)의 워드라인 선택신호가 칩 상단과 칩 하단의 로우 프리디코더들(8,9)와 로우디코더들(10∼13)에 의해 디코딩되어 리이드 및 라이트할 메모리 쎌들에 연결된 워드라인을 선택한다. 한편 비트라인 BL을 선택하는 동작을 설명하면, 로우어드레스스트로우브 신호 버퍼(5)와 컬럼어드레스스트로우브 신호 버퍼들(6-1,6-2)에 의해 인에이블된 컬럼어드레스 버퍼(30)의 비트라인 선택신호가 칩 상단과 칩 하단의 컬럼 프리디코더들(31,32)와 컬럼디코더들(33∼36)에 의해 디코딩되어 리이드 및 라이트할 메모리 쎌들에 연결된 비트라인을 선택한다. 메모리 쎌 데이타의 센싱 및 출력은 전술한 바와 같이 워드라인이 선택되면 선택된 워드라인과 행으로 연결되어 있는 메모리 쎌내의 억세스 트랜지스터 예를들면 엔모오스 트랜지스터가 턴온(Turn-on)되어 비트라인과 메모리 쎌과의 차아지 셰어링(Charge Sharing)이 시작된다. 이후 로우어드레스스트로우브 신호 버퍼(5)에 의해 지연된 센스앰프 제어회로들이 인에이블되어 센스앰프들을 통하여 메모리 쎌 데이타의 센싱이 시작된다. 이후 적정 레벨로 데이타의 센싱이 완료되면 각각의 컬럼디코더들에 의해 결정된 비트라인으로 센싱된 데이타가 데이타 입출력 회로들(43∼46)을 통하여 출력된다. 통상적으로 메모리 쎌 어레이를 여러개 예를들면 메모리 쎌 어레이(1∼4)로 나누는 것은 비트라인과 워드라인 로딩(Loading)이 커지는 것을 방지하며 센싱 효과를 좋게 하기 위한 것으로, 이를 위해 4개의 메모리 쎌 어레이들은 개별적인 디코더를 갖는다. 이러한 칩내의 동작에 있어서 전술한 바와 같이 결함있는 메모리 쎌 어레이를 가지는 부분칩에 전류를 공급하는 결과를 가져오게 되어 불필요한 동작 전류를 소모하게 되는 문제점이 발생한다.
본 발명의 목적은 부분칩을 형성하여, 결함으로 인해 사용치 않는 메모리 쎌 어레이와 이를 제어하는 회로들을 퓨우즈를 포함하는 부분칩 인에이블 제어회로로 디세이블시켜 필요없는 전류통로를 차단함으로써 동작 전류를 현저히 감소시켜 전체 칩의 전류를 절감할 수 있는 반도체 메모리 장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 데이타를 입출력하기 위한 데이타 입출력 주변회로와, 적어도 하나이상의 다수개의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들 중 결함있는 상기 메모리 쎌 어레이 블럭을 하나이상 가지는 반도체 메모리 장치에 있어서, 상기 데이타 입출력 주변회로들 각각에 접속되어 상기 데이타 입출력 주변회로의 동작을 제어하기 위한 데이타 입출력 제어회로와, 상기 메모리 쎌 어레이 블럭들 각각에 연결되며 각기 상기 데이타 입출력 제어회로에 공통 접속되어 결함있는 상기 메모리 쎌 어레이 블럭의 상기 데이타 입출력 주변회로들을 부분칩 제어신호로써 제어하여 각기 디세이블시키기 위한 부분칩 인에이블 제어회로와, 상기 부분칩 인에이블 제어회로와 접속된 상기 메모리 쎌 어레이 블럭을 제외한 상기 메모리 쎌 어레이 블럭만으로 구성되어 패드를 통하여 상기 데이타를 입출력하는 다수개의 부분칩을 가지는 것을 특징으로 한다.
도 1은 종래 기술의 일실시예에 따른 1M×16 다이나믹 램의 개략적인 구조를 보여주는 블럭도.
도 2는 본 발명의 일실시예에 따른 1M×16 다이나믹 램의 구조를 보여주는 블럭도.
도 3은 본 발명의 다른 실시예에 따른 1M×16 다이나믹 램의 구조를 보여주는 블럭도.
도 4는 본 발명에 따른 부분칩 인에이블 제어회로의 상세회로도.
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 1M×16 다이나믹 램의 구조를 보여주는 블럭도이다.
도 2를 참조하면, 상기 도 2의 구성을 이해를 도모하기 위해 일목요연한 구성으로 만든 도면으로 기본 구성은 상기 도 1과 동일하나, 상기 도 1과 구별되는 구성을 다음과 같다. 부분칩 인에이블 제어회로들(47,48)을 각각 메모리 쎌 어레이 블럭(1,2)의 로우프리디코더(8), 컬럼프리디코더(31) 및 메모리 쎌 어레이 블럭(3,4)의 로우프리디코더(9), 컬럼프리디코더(32)에 연결시킨 구성이다. 기본 구성은 상기 도 1과 동일하므로 설명은 생략하기로 한다. 여기서의 본 발명의 요지는 상기 부분칩 인에이블 제어회로(47,48)로써 두개씩의 메모리 쎌 어레이들(1,2) 및 (3,4)를 각각 제어하여 각각의 메모리 쎌 어레이들에 접속된 입출력 주변회로들(14, 15, 16, 17, 22, 23, 24, 25, 37, 38, 39, 40)을 제어하는 로우프리디코더들(8,9) 및 컬럼프리디코더(31,32)를 제어함으로써 이중 불필요한 메모리 쎌 어레이 블럭에 접속된 입출력 주변회로들로의 전류 경로를 제거(디세이블)하므로써 이에 공급되던 동작 전류를 차단하여 전체 칩 동작에 불필요한 전류 소모를 줄이는 것이다. 여기서 부분칩 인에이블 제어회로(47,48)의 상세한 회로는 후술될 도 4에 명시되어 있으므로 도 4를 참조하여 설명될 것이다.
도 3은 본 발명의 일실시예에 따른 1M×16 다이나믹 램의 구조를 보여주는 블럭도이다.
도 3을 참조하면, 상기 도 1의 구성을 이해를 도모하기 위해 일목요연한 구성으로 만든 것으로, 기본 구성은 상기 도 1과 동일하나 다른 구성은 부분칩 인에이블 제어회로들(47,48,49,50)을 각각의 메모리 쎌 어레이 블럭(1,2,3,4)의 데이타 입출력 주변회로들에 접속시켜 추가한 것이다. 이에 구체적인 기본 구성은 설명은 생략하기로 한다. 메모리 쎌 어레이 블럭(1)에 접속된 데이타 출력 핀 DQ0∼3에 결함이 발생하여 나머지 데이타 출력 핀 DQ4∼15중 결함이 없는 4개의 데이타 출력 핀 DQ를 사용할 경우 결함이 생긴 메모리 쎌 어레이와 접속된 부분칩 인에이블 제어회로(47) 내의 퓨우즈 트리밍(Trimming)에 의해 부분칩 인에이블 제어회로(47)로부터 출력된 부분칩 제어신호가 인에이블되어 데이타 출력 핀 DQ0∼3를 인에이블시키는 제어회로들(1,37,22,14,26,18,33,10,43)을 디세이블 시킨다. 이와 같은 방법으로, 메모리 쎌 어레이 블럭(2)에 접속된 데이타 출력 핀 DQ4∼7에 결함이 발생하여 나머지 데이타 출력 핀 DQ0∼3, DQ8∼15중 결함이 없는 4개의 데이타 출력 핀 DQ를 사용할 경우 결함이 생긴 메모리 쎌 어레이와 접속된 부분칩 인에이블 제어회로(48) 내의 퓨우즈 트리밍(Trimming)에 의해 부분칩 인에이블 제어회로(48)로부터 출력된 부분칩 제어신호가 인에이블되어 데이타 출력 핀 DQ4∼7을 인에이블시키는 제어회로들(2,38,23,15,27,19,34,11)을 디세이블 시킨다. 또한 메모리 쎌 어레이 블럭(3)에 접속된 데이타 출력 핀 DQ8∼11에 결함이 발생하여 나머지 데이타 출력 핀 DQ0∼7, DQ12∼15중 결함이 없는 4개의 데이타 출력 핀 DQ를 사용할 경우 결함이 생긴 메모리 쎌 어레이와 접속된 부분칩 인에이블 제어회로(49) 내의 퓨우즈 트리밍(Trimming)에 의해 부분칩 인에이블 제어회로(49)로부터 출력된 부분칩 제어신호가 인에이블되어 데이타 출력 핀 DQ8∼11을 인에이블시키는 제어회로들(3, 39, 24, 16, 28, 20, 35, 12)를 디세이블 시킨다. 동일한 방법으로, 메모리 쎌 어레이 블럭(4)에 접속된 데이타 출력 핀 DQ12∼15에 결함이 발생하여 나머지 데이타 출력 핀 DQ0∼11중 결함이 없는 4개의 데이타 출력 핀 DQ를 사용할 경우 결함이 생긴 메모리 쎌 어레이와 접속된 부분칩 인에이블 제어회로(50) 내의 퓨우즈 트리밍(Trimming)에 의해 부분칩 인에이블 제어회로(50)로부터 출력된 부분칩 제어신호가 인에이블되어 데이타 출력 핀 DQ12∼15를 인에이블시키는 제어회로들(4, 40, 25, 17, 29, 21, 36, 13)을 디세이블 시킨다. 여기서 만약 데이타 출력 핀 DQ0∼3을 4M(1M×4)인 부분칩으로 사용하려면 부분칩 인에이블 제어회로(48,49,50)을 퓨우즈 트리밍하여 이와 연결된 제어회로들을 디세이블하여 여기에 흐르는 동작전류를 차단함으로써 전체 동작전류를 줄일 수 있는 효과가 있다.
도 4는 본 발명에 따른 부분칩 인에이블 제어회로의 상세회로도이다. 도 4를 참조하면, 구성은 접지전압 VCC 및 내부전원전압 IVCC가 각각 게이트 및 소오스로 인가되는 피모오스 트랜지스터(101)과, 리셋신호 RESET 및 접지전압 VSS가 각각 게이트 및 소오스에 인가되는 엔모오스 트랜지스터(103)과, 상기 피모오스 트랜지스터(101) 및 엔모오스 트랜지스터(103)의 드레인이 양단에 접속되어 미리 설정된 전류경로를 형성하기 위한 절단용 퓨우즈(111)로 구성된 입력부(120)과, 엔모오스 트랜지스터(103)의 드레인단자 및 상기 퓨우즈(111)의 공통접속노드 N1와 전원전압 VSS 단자사이에 채널이 접속되어 드레인에 인가되는 전압을 소오스로 충분히 유기시키기 위한 풀다운전압부(121), 예를들면 엔모오스 트랜지스터(105)과, 상기 엔모오스 트랜지스터(103)의 게이트와 드레인단 사이에 접속된 인버터(107)과 이에 직렬접속된 복수개의 인버터들(108,109)로 구성되어 상기 부분칩 제어신호를 출력하기 위한 출력부(122)로 구성되어 있다. 여기서 퓨우즈를 트리밍하여 이와 연결된 제어회로들을 디세이블하여 동작전류를 줄일 수 있게 된다. 또한 퓨우즈를 트리밍하지 않았을 경우는 리셋신호 RESET가 파워업시 논리 "하이(High)"에서 논리 "로우(Low)"로 트리거하더라도 퓨우즈에 연결되어 있는 피모오스 트랜지스터(101)에 의해 부분칩 제어신호는 항상 논리 "로우"로 디세이블되게 된다.
본 발명에 따르면, 부분칩을 이용하여 멀티칩을 구현할 경우에 동작 전류를 줄일 수 있으며, 또한 부분칩을 하나의 패키지로 조립하여 모듈화하여 사용하는 경우도 역시 동작 전류를 줄일 수 있는 효과가 있다. 또한 본 발명을 적용한 시뮬레이션(Simulation) 결과에서 16M의 용량을 8M의 용량으로 전환하여 사용하는 부분칩의 경우 동작 전류가 약 40% 절감되는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (9)
- 데이타를 입출력하기 위한 데이타 입출력 주변회로와, 적어도 하나이상의 다수개의 메모리 쎌 어레이 블럭과, 상기 메모리 쎌 어레이 블럭들 중 결함있는 상기 메모리 쎌 어레이 블럭을 하나이상 가지는 반도체 메모리 장치에 있어서:상기 데이타 입출력 주변회로들 각각에 접속되어 상기 데이타 입출력 주변회로의 동작을 제어하기 위한 데이타 입출력 제어회로와;상기 메모리 쎌 어레이 블럭들 각각에 연결되며 각기 상기 데이타 입출력 제어회로에 공통 접속되어 결함있는 상기 메모리 쎌 어레이 블럭의 상기 데이타 입출력 주변회로들을 부분칩 제어신호로써 제어하여 각기 디세이블시키기 위한 부분칩 인에이블 제어회로와;상기 부분칩 인에이블 제어회로와 접속된 상기 메모리 쎌 어레이 블럭을 제외한 상기 메모리 쎌 어레이 블럭만으로 구성되어 패드를 통하여 상기 데이타를 입출력하는 다수개의 부분칩을 구비함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 부분칩 인에이블 제어회로는;게이트와 소오스로 각각 접지전압 및 내부전원전압이 인가되는 피모오스 트랜지스터, 게이트와 소오스로 각각 리드신호 및 접지전압이 인가되는 엔모오스 트랜지스터 및 상기 피모오스 트랜지스터 및 엔모오스 트랜지스터의 드레인이 양단에 접속되어 미리 설정된 전류경로를 형성하기 위한 절단용 퓨우즈로 구성된 입력부와,상기 엔모오스 트랜지스터의 드레인단자 및 상기 퓨우즈의 공통접속노드와 전원전압단 사이에 채널이 접속되어 드레인에 인가되는 전압을 소오스로 충분히 유기시키기 위한 풀다운전압부와,상기 엔모오스 트랜지스터의 게이트와 드레인단 사이에 접속된 인버터와 이에 직렬접속된 복수개의 인버터로 구성되어 상기 부분칩 제어신호를 출력하기 위한 출력부로 구성됨을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 부분칩 인에이블 제어회로내의 절단용 퓨우즈가 레이저 퓨우즈 또는 전기적 퓨우즈임을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 부분칩 인에이블 제어회로가 상기 절단용 퓨우즈의 트리밍에 의해 인에이블됨을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 부분칩이 엘오씨 구조를 갖는 리드 프레임을 사용함을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 부분칩이 4메가 비트 또는 8메가 비트의 용량을 가짐을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 부분칩이 16메가 비트임을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 데이타 입출력 제어회로가 로우프리디코더 및 컬럼프리디코더로 구성됨을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 부분칩 인에이블 제어회로가 상기 로우프리디코더 및 컬럼프리디코더에 의해 제어되는 데이타 입출력 주변회로를 제어함을 특징으로 하는 반도체 메모리 장치.
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| KR1019960032756A KR100228522B1 (ko) | 1996-08-06 | 1996-08-06 | 부분칩을 통한 전류 절감특성을 갖는 반도체메모리장치 |
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