KR19990083389A - 반도체집적회로 - Google Patents

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Abstract

본 발명에 따른 반도체 집적 회로는 타이밍 신호에 따라 병행하여 동작하고 인에이블 상태 및 디스에이블 상태를 갖는 복수의 회로와, 상기 복수 회로의 각각을 동작 모드에 따라 인에이블 상태 또는 디스에이블 상태로 설정하는 제어 회로와, 인에이블 상태에 있는 회로의 수에 따라 상기 타이밍 신호를 조정하는 타이밍 조정 회로를 포함한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로 말하면 타이밍 신호와 동기하여 병행하여 동작하는 복수의 회로를 가지며, 동작 모드에 따라 병행하여 동작하는 복수의 회로의 수가 변화되는 반도체 집적 회로에 관한 것이다. 더 구체적으로 말하면, 본 발명은 가변 데이터 길이를 갖는 입력 또는 출력 데이터를 처리하고 외부 클럭 신호와 동기하여 동작하는 반도체 장치(예를 들면, 동기형 다이나믹 랜덤 액세스 메모리(SDRAM))에 관한 것이다.
반도체 장치는 생산 비용을 감소시키고 시장의 요구를 신속히 충족시키기 위해 1개의 칩 내에 복수의 기능을 실현할 수 있는 회로를 구성하고, 외부로부터의 모드 인스트럭션 신호 또는 상호 접속의 변화에 의해 선택적으로 동작될 수 있다. 예를 들면, DRAM과 같은 반도체 메모리 장치의 집적화 밀도가 증가되어 왔지만, 종래의 1 비트 데이터 폭은 증가된 칩당 메모리 용량을 효율적으로 사용하지 못했다. 그래서, 데이터 폭을 다비트화 하는 것이 통상적이다. 오늘날, 1 비트 데이터 폭, 4 비트 데이터 폭, 8 비트 데이터 폭 및 16비트 데이터 폭과 같은 다양한 데이터 폭(비트 폭)을 갖는 DRAM이 유용하다. 통상적으로, 메모리 셀 어레이와 같은 소정 부분은 사용될 데이터 폭에 따라 선택적으로 구동되는 입/출력부, 상이한 데이터 폭을 갖는 DRAM에 공통적으로 사용된다. 그러므로, 상이한 데이터 폭을 갖는 상이한 형태의 메모리 장치는 1개 칩으로부터 생성될 수 있다. 다비트 데이터 폭 메모리 장치는 사용될 데이터 폭을 설정한 후 출하(出荷)할 수 있는 내부 회로를 구비한다. 또다른 다비트 데이터 폭 메모리 장치는 동작하는 동안에 외부 모드 인스트럭션 신호에 응답하여 소망의 데이터 폭을 임의적으로 설정할 수 있는 내부 회로를 구비하기도 한다.
데이터 폭의 다비트화에는 복수의 메모리 셀이 데이터 폭에 따라 동일 어드레스에 의해 액세스될 수 있는 구성이 요구된다. 예를 들면, 제1 구성은 1개의 어드레스에 응답하여 복수의 열(column) 라인 및/또는 복수의 워드 라인을 활성화한다. 제2 구성은 복수의 메모리 셀을 복수의 블록(블랭크)으로 그룹화하고, 동시에 액세스될 수 있다. 제1 및 제2 구성을 조합하여 사용할 수 있다.
데이터 폭의 변경으로, 기록(입력) 데이터의 일부가 데이터 기록 동작 동안에 메모리 셀에 기록되지 못하게 되고 판독(출력) 데이터의 일부가 데이터 판독 동작 동안에 메모리 셀로부터 판독되지 못하게 되어 데이터 출력 단자에 출력되지 못하게 된다. 이와 같은 처리를 마스크 처리로 칭한다. 데이터 기록 동작 동안에서 실행되는 마스크 처리에서 마스킹될 데이터는 메모리 셀에 기록되지 못하게 되고 그에 관련된 워드 라인 및/또는 열 라인은 활성화되지 못하게 된다. 그러므로, 기록 데이터용 마스크 처리는 어드레스 디코더 또는 그 어드레스 디코더 주변의 회로에서 실행된다. 마스크 처리가 블록 단위로 실행되는 경우 마스킹될 블록으로의 액세스를 정지한다.
이와 대조적으로, 메모리 셀이 정상적으로 액세스될 경우에도 데이터 판독 동작에서 특정적인 문제가 발생하지 않으므로, 어떤 데이터 출력 회로로부터의 데이터 출력을 정지할 정도로 충분하다. 마스크 처리가 블록 단위로 실행되는 경우에 조차도, 마스킹될 블록의 데이터 출력 회로로부터의 데이터 출력을 정지할 필요가 있다.
도 1은 출력 데이터를 마스킹하는 기능을 갖는 종래의 DRAM의 블록도이며, 출력 회로의 구성이 상세하게 도시된다. 도 1에 도시된 DRAM 장치는 데이터 입/출력 동작 및 내부 동작이 고속으로 DRAM 장치를 동작시키기 위해 외부적으로 인가되는 클록 신호와 동기하여 실행되는 SDRAM 장치이다. 중간 동작은 복수 단의 파이프라인 동작으로 행해진다.
도 1에 도시된 SDRAM 장치는 메모리 셀 어레이(1), 센스 증폭기(17) 및 데이터 증폭기(18)를 각각 갖는 복수의 블록(8-0~8-n)를 포함한다. 도시되어 있지는 않지만, 각 블록은 종래의 DRAM 장치의 것과 동일한 회로, 즉 어드레스 디코더(행 디코더 및 열 디코더 포함), 구동기 및 기록 증폭기를 추가로 포함한다.
데이터 판독시에, 어드레스 신호에 의해 지시되는 메모리 셀 어레이(1)의 메모리 셀을 액세스하여, 지시된 메모리 셀에 저장된 데이터를 데이터 증폭기(18)에서 증폭하며, 그 증폭기는 출력 회로(20-0)에 보상 데이터 신호를 출력한다. 보상 데이터 신호는 인버터(41, 42)를 통해 트랜스퍼 게이트(44, 45)에 각각 입력된다. 트랜스퍼 게이트(44, 45)는 출력 타이밍 신호(Clko)가 하이 레벨일 때 개방되고, 인버터(46, 47)로 구성된 플립플롭 및 인버터(48, 49)로 구성된 플립플롭에 인버터(41, 42)의 출력 신호를 각각 전달한다. 인버터(41, 42)의 출력 신호는 트랜지스퍼 게이트(44, 45)가 개방될 때 설정되어, 트랜스퍼 게이트(44, 45)가 개방될 때 2개의 플립플롭에 전달된다. 2개의 플립플롭의 출력 신호는 출력 트랜지스터(50, 51)의 게이트에 인가되어, 플립플롭의 출력 신호에 각각 대응하는 상태로 전환된다. 하이 레벨의 데이터 신호가 출력 단자(53-0)에 출력되도록, p-채널 트랜지스터(50)가 턴온되면, n-채널 트랜지스터(51)는 턴오프된다. 전술된 동일 동작은 다른 출력 회로(20-1~20-n)의 각각에서 실행된다.
트랜스퍼 게이트(44, 45)는 출력 타이밍 신호(clko)가 로우 레벨일 때 폐쇄 상태에 있으며, 트랜스퍼 게이트(44, 45)가 다시 개방 상태로 될 때까지 트랜스퍼 게이트(44, 45)가 폐쇄 상태가 된 시점의 상태를 유지한다. 출력 타이밍 신호(clko)는 SDRAM 장치에 외부적으로 인가되는 클럭 신호와 동기되는 신호이다.
마스크 제어 신호(dm)는 블록(20-0)에 인가된다. 유사하게는, 마스크 제어 신호는 블록(20-1~20-n)에 각각 인가된다. 블록(20-1~20-n)에 인가된 마스크 제어 신호(dm)는 블록(20-0)이 데이터를 출력하는 지를 결정한다. 마스크 제어 신호(dm)가 하이 레벨일 때, 트랜스퍼 게이트(44, 45)는 출력 타이밍 신호(clko)와 동기하여 수신된 데이터 신호를 출력한다. 즉, 블록(20-0)은 인에이블(활성화) 상태로 설정된다. 마스크 제어 신호(dm)가 로우 레벨일 때, 트랜스퍼 게이트(44, 45)는 폐쇄 상태로 계속해서 유지되고 어떠한 데이터 신호도 출력하지 않는다. 즉, 블록(20-0)은 디스에이블(비활성화) 상태로 설정된다. 마스크 제어 신호(dm)는 도 1에 도시되지 않은 제어 회로에 의해 발생된다. 상기 제어 회로는 SDRAM 장치의 외부로부터 마스크 데이터를 수신하여, 블록(20-1~20-n)에 각각 공급되는 그 마스크 블록 신호(dm)를 발생한다.
도 2a 및 도 2b는 출력 데이터를 마스킹하는 구성을 각각 도시하고 있다. 이러한 예로서, 각각의 구성에는 4개의 블록 및 출력 회로가 포함된다. 4개의 블록 및 출력 회로의 결합은 상이한 특징을 갖는 SDRAM 장치에 공통적이다. 도 2a에 도시된 구성은 블록(8-0~8-3) 및 출력 회로(20-0~20-3)의 개수와 동일한 데이터 출력단자(53-0~53-3)을 갖는 SDRAM 장치에 적용된다. 도 2a에 도시된 구성에서, 출력 회로(20-0~20-3)는 데이터 출력 단자(53-0~53-3)에 각각 접속된다. 도 2b에 도시된 구성은 블록(8-0~8-3) 및 출력 회로(20-0~20-3)에 관하여 1개의 데이터 출력 단자(53)를 갖는 SDRAM 장치에 적용된다. 도 2b에 도시된 구성에서, 블록(1-0~1-3)은 출력 회로(20-0)에만 접속되고, 그 출력 회로는 데이터 출력 단자(53)에 접속된다. 이 경우에, 출력 회로(20-1~20-3)에 인가된 마스크 제어 신호(dm)는 로우(low) 상태이므로, 출력 회로(20-1~20-3)는 데이터를 출력하지 못하게 된다.
외부적으로 공급되는 모드 인스트럭션 신호에 의해 데이터 폭을 임의적으로 설정하기 위해, 도 2a에 도시된 구성은 출력 회로(8-0~8-3)에 인가되는 마스크 제어 신호를 제어하도록 변경된다. 데이터 폭이 변경되면, 활성화될 출력 회로의 수는 변경된다.
그러나, 상술된 종래의 메모리 장치는 이하의 단점을 가진다. 출력 타이밍 신호(clko)는 활성화될 출력 회로의 수에 상관없이 일정하다. 그러나, 사실상 데이터가 출력 회로로부터 출력되는 데 걸리는 시간은 활성화될 출력 회로의 수에 따라 다르다. 이것은 전원의 전압 강하 및/또는 잡음의 영향이 활성화될 출력 회로의 수에 달려 있기 때문이다.
도 3은 출력 타이밍 신호(clko)에 관하여 출력 데이터의 변화를 도시하고 있다. 출력 데이터(Dout)는 출력 데이터 폭이 짧고 적은 수의 출력 회로가 활성화되는 경우 얻어진다. 이와 대조적으로, 출력 데이터(Dout')는 출력 데이터 폭이 길고, 다수의 출력 회로가 활성화되는 경우 얻어진다. 다수의 출력 회로가 활성화되는 경우 큰 전원 전압 강하 및 큰 잡음이 발생한다. 그러므로, 출력 타이밍 신호(clko)가 발생한 후에 출력 데이터(Dout')가 변경되는 데 걸리는 시간(t2)은 출력 타이밍 신호(clko)가 발생한 후 출력 데이터(Dout)가 변경되는 데 걸리는 시간(t1) 보다 더 길다. 적은 수의 출력 회로가 활성화되는 경우, 출력 데이터에 대한 리셋 시간이 짧아져서 데이터 홀드 시간은 감소된다.
전술된 바와 같이, 데이터는 활성화될 출력 회로의 수에 따라 상이한 타이밍에서 출력된다.
통상적으로, 활성화될 출력 회로의 수에 따른 데이터 출력 타이밍의 차(dispersion)를 고려하여 클럭의 주파수를 결정한다. 그래서, 클럭 주파수를 증가시키기가 매우 어렵다. 전술된 단점은 SDRAM 장치 뿐만 아니라 활성화될 회로의 수가 변경되어 동작 타이밍이 변경되는 반도체 장치에서도 발생한다.
본 발명의 통상적인 목적은 상기의 단점이 제거된 반도체 집적 회로를 제공하는 데 있다.
본 발명의 더 구체적인 목적은 최고주파수에서 동작할 수 있는 반도체 집적 회로를 제공하는 데 있다.
도 1은 출력 데이터 마스킹 기능을 갖는 종래의 DRAM 장치의 블록도.
도 2a 및 도 2b는 출력 데이터 마스킹 기능을 도시한 도면.
도 3은 종래의 DRAM 장치의 데이터 출력 타이밍을 도시한 타이밍 챠트.
도 4는 본 발명의 제1 실시예에 따른 SDRAM의 블록도.
도 5는 도 4에 도시된 SDRAM에 공급되는 출력 회로 및 지연 회로(타이밍 조정 회로)의 상세한 도면.
도 6은 본 발명의 제1 실시예에서 데이터 출력 동작의 타이밍 챠트.
도 7은 도 5에 도시된 것과는 다른 출력 회로의 구성을 도시한 회로도.
도 8은 도4에 도시된 제어 회로에 공급되는 지연 제어 신호 발생 회로의 회로도.
도 9는 본 발명의 제2 실시예에 따른 SDRAM의 블록도.
도 10은 도 9에 도시된 모드 메모리 회로의 회로도.
도 11은 도 4에 도시된 I/O 포트의 블록도.
도 12는 도 11에 도시된 4 비트 데이터 버스 디코더의 회로도.
도 13은 4 비트 데이터 버스 디코더의 회로도이며, 그 동작은 출력 데이터 폭이 4 비트와 동일하게 설정되도록 도시되어 있다.
도 14는 4 비트 데이터 버스 디코더의 회로도이며, 그 동작은 출력 데이터 폭이 8 비트와 동일하게 설정되도록 도시되어 있다.
도 15는 4 비트 데이터 버스 디코더의 회로도이며, 그 동작은 출력 데이터 폭이 16 비트와 동일하게 설정되도록 도시되어 있다.
도 16은 디코딩된 열 어드레스 신호와 로우 레벨의 신호를 얻을 수 있는 출력 단자 간의 관계를 도시하는 도면.
도 17은 도 11의 4 비트 공통 데이터 버스 스위칭 회로의 회로도.
도 18은 고임피던스 제어 회로를 구비한 SDRAM의 회로도.
도 19는 선행 도면들과는 다른 구성으로 된 지연 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 워드 라인 구동기
3 : 행 디코더
11 : 어드레스 포트
12 : 제어 회로
13 : I/O 포트
14 : 열 디코더
21 : 지연 회로
본 발명의 상기 목적을 달성하기 위한 반도체 집적 회로는, 타이밍 신호에 따라 병행하여 동작하고 인에이블 상태 및 디스에이블 상태를 각각 갖는 복수의 회로와; 동작 모드에 따라 인에이블 상태 또는 디스에이블 상태로 각각의 복수의 회로를 설정하는 제어 회로와; 인에이블 상태에 있는 회로의 수에 따라 타이밍 신호를 조정하는 타이밍 조정 회로를 구비하는 것을 특징으로 한다. 그러므로, 데이터가 인에이블 상태에 있는 회로의 수와 상관없이 그 회로로부터 출력될 수 있도록 조정된 타이밍 신호에 따라 병행하여 회로를 동작시킬 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부 도면을 참조하여 판독되는 이하의 상세한 설명으로부터 명백해질 것이다.
본 발명의 실시예에 따른 SDRAM을 설명한다. 본 발명에는 SDRAM 뿐만 아니라 반도체 장치, 즉 활성화될 회로의 수가 변경되고 그것에 따라 동작 타이밍이 변화되는 회로가 포함된다.
본 발명의 제1 실시예의 SDRAM 장치, 즉 칩은 16 비트, 8비트 또는 4비트로 전환될 수 있는 출력 데이터 폭을 가진다. 즉, 16 개의 메모리 셀은 병행하여 동시에 동시에 액세스될 수 있고, 데이터 출력 회로도 16개 제공된다. 출력 데이터 폭의 설정은 SDRAM 장치의 외부로부터 실행될 수 있고, 데이터 출력 회로의 각각은 활성화 또는 비활성화될 수 있다. SDRAM 장치는 16개 블록(코어)을 가진다. 출력 데이터 폭이 16비트로 설정되는 경우, 16개 블록의 메모리 셀은 병행하여 동시에 액세스될 수 있다. 다른 장치가 제조될 수도 있다. 예를 들면, 16개 블록중 4개의 블록만을 병행하여 액세스하고, 4개의 액세스된 블록에서 4개의 메모리 셀을 병행하여 동시에 액세스할 수 있다.
도 4는 본 발명의 제1 실시예에 따른 SDRAM 장치의 전반적인 구조의 블록도이다. 어드레스 포트(11)에 인가되는 어드레스 신호는 각 블록의 행 디코더(3) 및 열 디코더(14)에 공급된다. 행 디코더(3)에 의해 출력되는 행 선택 신호가 워드 라인 구동기(2)를 통해 워드 라인(15)에 인가되어, 선택된 워드 라인(15)을 활성화시키고 나머지 워드 라인(15)을 비활성화시킨다. 열 디코더(14)에 의해 출력되는 열 선택 신호는 센스 증폭기 장치(17)에 인가되어, 액세스될 메모리 셀이 접속되는 비트 라인에 접속된 센스 증폭기를 활성화시키고, 반면에 나머지 비트 라인은 비활성화된다.
어드레스 포트(11)를 통해 인가되는 어드레스 신호 및 제어 신호는 내부 제어 신호를 발생하여 이들 신호를 블록에 공급하는 제어 회로(12)에 인가된다. 상기 제어 신호의 예로는 행 어드레스 스트로브 신호(), 열 어드레스 스트로브 신호(), 칩 선택 신호() 및 기록 인에이블 신호()가 있다. 데이터를 기록할 때, 입력/출력 포트(13)에 입력되는 기록 데이터가 센스 증폭기 장치(17)에 공급되고, 활성화된 센스 증폭기는 기록 데이터에 따른 전위로 비트 라인을 설정한다. 비트 라인의 전위에 대응하는 전하는 선택된 워드 라인에 접속된 메모리 셀에 축적된다. 데이터를 판독할 때, 비트 라인의 상태는 선택된 워드 라인에 접속된 메모리 셀에 축적되는 전하에 따라 변경된다. 활성화된 센스 증폭기는 비트 라인의 상태를 증폭한다. 데이터 증폭기(18)는 I/O 포트(13)에 그 증폭된 상태를 출력한다. 따라서, 출력 회로 및 출력 단자는 I/O 포트(13)에 포함된다.
본 발명의 제1 실시예의 지연 회로(21)는 타이밍 조정 회로로서 제공되며, I/O 포트(13)에 공급되는 출력 타이밍 신호(clko)를 조정하고 출력 데이터 폭에 따른 지연 제어 신호(d4, d8)를 발생한다.
도 5는 도 4에 도시된 SDRAM 장치의 출력 회로 및 그 출력 회로와 관련된 회로의 도면이다. 도 5에서, 도 1에 도시된 것과 동일한 부분은 동일 도면 번호가 부여된다. 도 5에 도시된 구성은, 출력 회로(20-0~20-n)에 공급되는 출력 타이밍 신호(clko)가 지연 회로(21)에 의해 조정되는 지연량을 갖는 지연된 출력 타이밍 신호(clkod)라는 점에서 도 1에 도시된 것과 상이하다.
지연 회로(21)에 공급되는 지연 제어 신호(d4, d8)는 도 4에 도시된 바와 같이 발생된다. 출력 데이터 폭이 16비트와 같을 때, 지연 제어 신호(d4, d8)는 모두 로우 상태가 된다. 출력 데이터 폭이 8비트와 같을 때, 지연 제어 신호(d8, d4)는 각각 하이 상태, 로우 상태가 된다. 출력 데이터 폭이 4비트와 같을 때, 지연 제어 신호(d4, d8)는 각각 하이 상태, 로우 상태가 된다. 지연 제어 신호(d4, d8)가 모두 로우 상태일 때, NOR 게이트(70)의 출력 신호는 하이 상태가 된다. 그러므로, 지연 회로(21)에 입력되는 출력 타이밍 신호(clko)는 NAND 게이트(71)를 통과하고, 또 NAND 게이트(74) 및 인버터(75)를 통과한다. 인버터(75)의 출력 신호는 지연 출력 타이밍 신호(clkod)로서 제공된다. 지연 제어 신호(d8, d4)가 각각 하이, 로우 상태일 때, NOR 게이트(70)의 출력 신호는 로우 상태가 된다. 그러므로, 지연 회로(21)에 인가되는 출력 타이밍 신호(clko)는 인버터(61, 63) 및 커패시터(62)로 구성된 제1 지연 회로를 통과하고, 또 NAND 게이트(74) 및 인버터(75)를 통과한다. 그러므로, 신호(d8, d4)가 각각 하이 및 로우 상태일 때 얻어지는 지연된 출력 타이밍 신호는 신호(d8, d4) 모두가 로우 상태일 때 얻어지는 것 보다 제1 지연 회로의 지연량만큼 더 지연된다.
지연 제어 신호(d4, d8)가 각각 하이 상태, 로우 상태일 때 NOR 게이트(70)의 출력 신호는 로우 상태가 된다. 따라서, 지연 회로(21)에 입력되는 출력 타이밍 신호(clko)는 인버터(64, 66) 및 커패시터(65)로 구성된 제2 지연 회로를 통과하고, 또 인버터(67, 69) 및 커패시터(68)로 구성된 제3 지연 회로를 통과한다. 그런다음, 인버터(69)의 출력 신호는 NAND 게이트(73)를 통과하고, 또 NAND 게이트(74) 및 인버터(75)를 통과한다. 제1 및 제2 지연 회로의 지연 양이 동일한 경우, 신호(d4, d8)가 각각 하이, 로우 상태일 때 얻어지는 지연된 출력 타이밍 신호(clkod)는 신호(d8, d4)가 각각 하이, 로우 상태일 때 얻어지는 것 보다 제3 지연 회로의 지연량 만큼 더 지연된다. 제1, 제2 및 제3 지연 회로의 지연량은 출력 데이터 폭에 따른 데이터 출력 회로의 지연량의 변화에 따라 결정될 수 있다.
도 6은 본 발명의 제1 실시예의 데이터 출력의 타이밍 챠트이다. 출력 데이터 폭이 16비트와 동일한 경우, 지연 제어 신호(d4, d8)는 로우 상태가 되고, 지연된 출력 타이밍 신호(clko)의 지연량은 최소가 된다. 그러나. 출력 회로(20-0~20-n)가 지연된 출력 타이밍 신호(clkod)와 동기하여 데이터를 출력할 때 야기되는 지연은 매우 크다. 그래서, 출력 데이터(Dout)는 도 6에 도시된 바와 같이 변경된다. 출력 타이밍 신호(clko)는 지연된 출력 타이밍 신호(clkod)가 소망의 타이밍을 가지도록 지연 회로(21)의 지연을 고려하여 설정된다.
출력 데이터 폭이 8비트와 동일한 경우, 지연 제어 신호(d8, d4)는 각각 하이 및 로우로 설정된다. 지연된 출력 타이밍 신호(clkod)의 지연량은 중간 정도이다. 그러므로, 출력 회로(20-0~20-n)가 지연된 출력 타이밍 신호(clkod)와 동기하여 중간 정도로 지연되게 데이터를 출력한다. 제1 지연 회로가 적절한 지연량을 가지는 경우, 출력 데이터(Dout)는 지연 제어 신호(d4, d8)가 모두 로우일 때 얻어지는 것과 같은 타이밍에서 변화한다.
출력 데이터 폭이 4비트일 때 지연 제어 신호(d4, d8)는 각각 하이 및 로우로 설정된다. 그래서, 지연 출력 타이밍 신호(clkod)의 지연량은 최대이다. 그러나, 출력 회로(20-0~20-n)가 지연 출력 타이밍 신호(clkod)와 동기하여 데이터를 출력하는 경우에 야기되는 지연량은 최소가 된다. 따라서, 제3 지연 회로의 지연량을 적절하게 설정하면, 출력 데이터(Dout)는 다른 경우에서와 같은 방법으로 변경한다.
전술된 바와 같이, 본 발명의 제1 실시예에 따르면 출력 데이터는 출력 데이터 폭과 상관없이 일정한 타이밍에서 변화한다.
도 7은 지연 회로(21)의 변경된 부분(21A)을 도시하며 도 5에 도시된 것과 동일한 부분에는 동일 도면 번호를 부여한다. 전술된 제1 내지 제3 지연 회로에 부가하여, 지연 회로(21A)는 인버터(81, 83) 및 커패시터(83)로 구성된 제4 지연 회로를 구비한다. 스위치(84~87)는 제1 내지 제4 지연 회로 각각에 제공된다. 스위치(85)가 폐쇄되고 스위치(84, 86, 87)가 개방된 경우, 지연 회로(21A)는 지연 회로(21)와 동등하다. 즉, 각각의 스위치(84~87)는 각 지연 회로를 바이패스하는 기능을 가진다. 출력 타이밍 신호(clko)가 공급되는 입력 단자로부터 NAND 게이트(72)로의 지연 시스템은 입력 단자에서 NAND 게이트(73)로의 지연 시스템과 동일하다. 따라서, 단일 패턴은 지연 시스템을 형성하는데 사용될 수 있다. 스위치(84~87)는 퓨즈, 트랜지스터 등으로 형성될 수 있다.
도 7에 도시된 구성에서 지연 시스템, 즉 지연 회로중 하나를 생략할 수 있다. 이 경우에, 스위치는 트랜지스터로 형성되어 지연 제어 신호(d4, d8)에 따른 제어 신호에 의해 제어된다.
본 발명의 제1 실시예에서, 출력 데이터 폭을 나타내는 모드 인스트럭션 신호는 SDRAM 장치의 외부로부터 입력되고, 모드 인스트럭션 신호를 수신하는 제어 회로(12)는 지연 제어 신호(d4, d8)를 발생한다.
도 8은 제어 회로(12)에 제공되는 지연 제어 신호 발생 회로의 회로도이다. 도 8에 도시된 지연 제어 신호 발생 회로는 신호(fx0, fx1)로부터 지연 제어 신호(d4, d8)를 발생한다. 지연 제어 신호 발생 회로는 NOR 게이트(88), 인버터(89, 90, 91, 93) 및 NAND 게이트(92, 94, 95, 96)로 구성된다. 본 발명의 제1 실시예에서, 신호(fx0, fx1)는 모드 인스트럭션 신호로서 SDRAM 장치의 외부로부터 공급된다. 타이밍 제어 신호 발생 회로는 표 1에 도시된 바와 같이 동작한다.
x16 x8 x4
fx0 L H L H
fx1 L L H H
d4 L L H L
d8 L H L L
출력 데이터 폭은 도 8에 도시된 지연 제어 신호 발생 회로에 모드 인스트럭션 신호를 인가함으로써 SDRAM 장치의 동작 동안에 변경될 수 있다. 통상적으로, 큰 데이터 폭을 갖는 데이터를 고속으로 처리하기 위해서는 광대역 데이터 버스를 통해 CPU에 메모리 장치를 접속할 필요가 있다. 오늘날, 이러한 광대역 데이터 버스는 16 비트(2바이트) 데이터 버스 폭 또는 32 비트(4바이트) 데이터 버스 폭을 가진다. 64 비트 데이터가 메모리로부터 판독되거나 또는 그 메모리에 기록되는 경우, 64 비트 데이터는 메모리와 CPU 사이에서 데이터 폭이 16비트일 때에 비해 4배 빠르게 전달되고 데이터 폭이 32 비트일 때에 비해 2배로 빠르게 전달된다. 광대역 데이터 버스를 사용함으로써 광대역 데이터 폭을 갖는 데이터에 유리하다. 그러나, 협폭의 데이터 폭을 갖는 데이터를 처리하기 위해서는 데이터 버스에 상기 협폭의 데이터 폭과 동일한 데이터 폭을 갖는 데이터를 제공해야 한다. 예를 들면, 이미지의 일부만이 움직임이 있고 나머지 부분에는 어떠한 움직임도 없는 경우이다. 이러한 경우에, 움직임이 있는 이미지 부분에만 관련된 이미지 데이터는 데이터 버스의 일부를 사용함으로써 메모리에 대해 판독 또는 기록된다. 이 경우에, 마스크 기능은 불필요한 이미지 데이터가 출력되어 버스를 통해 전달되도록 적용된다. 그러므로, 동작 동안에 출력 데이터를 변경시킬 필요가 있다.
그러나, 코어(core)가 복수의 출력 데이터 폭에 공통으로 제공되고 출력 데이터 폭중 소망의 데이터 폭이 본딩 라인과 같은 내부의 상호 접속 라인을 단순히 변화시킴으로써 얻어질 수 있는 반도체 장치가 사용되는 경우, 동작 동안에 출력 데이터 버스를 변화시킬 필요가 없다. 이러한 반도체 장치는 본 발명의 제2 실시예에 따른 것이다.
도 9는 본 발명의 제2 실시예에 따른 SDRAM 장치의 블록도이다. 도 9에서, 전술된 도면에 도시된 것과 동일한 부분에는 동일한 도면 부호를 부여한다. 도 9에 도시된 제2 실시예는 사용될 출력 데이터 폭을 저장하는 모드 메모리 회로(22)를 가진다는 점에서 도 4에 도시된 제1 실시예와는 상이하다. 파워 온을 리셋할 경우, 제어 회로(12)는 모드 메모리 회로(22)에 저장된 출력 데이터 폭을 판독한다. 다시 말하면, 전술된 신호(fx0, fx1)는 파워 온 리셋시에 모드 메모리 회로(22)로부터 판독되어 도 8에 도시된 지연 제어 신호 발생 회로에 인가된다.
도 10은 모드 메모리 회로(22)의 회로도이다. 신호(fx0)는 퓨즈(97, 98), p-채널 MOS 트랜지스터(100, 102), n-채널 MOS 트랜지스터(99, 101, 103) 및 인버터(104)로 구성된 회로에 의해 발생된다. 유사하게는, 신호(fx1)는 퓨즈(105, 106), p-채널 MOS 트랜지스터(108, 110), n-채널 MOS 트랜지스터(107, 109, 111) 및 인버터(112)로 구성된 회로에 의해 발생된다. 기호 'Vii'는 전원 전압을 나타내고, 'Vss'는 접지 전위를 나타낸다. 퓨즈(97, 98, 105, 106)는 소망의 출력 데이터 폭에 따라 선택적으로 차단된다. 표 2는 퓨즈와 신호(fx0, fx1) 간의 관계를 나타낸다.
97 105 차단 차단 차단 차단
98 106 차단 차단 차단 차단
fx0 fx1 L L L L H H ? ?
전술된 바와 같이, 신호(fx0, fx1)는 출력 데이터 폭이 4비트와 동일한 경우 로우 및 하이로 각각 설정되므로, 퓨즈(97, 106)를 차단시킨다. 신호(fx0, fx1)는 출력 데이터 폭이 8비트와 동일한 경우 각각 하이 및 로우 상태로 되므로, 퓨즈(98, 105)를 차단시킨다. 신호(fx0, fx1)는 출력 데이터 폭이 16비트와 동일한 경우 모두 로우 상태가 되므로, 어떠한 퓨즈도 차단시키지 않거나 또는 오직 퓨즈(98, 106)만을 차단시킨다.
퓨즈 대신에, 본딩 와이어를 사용할 수 있다. 본딩 와이어는 퓨즈를 차단시켜야 하는 부분에는 제공되지 않는다.
도 11은 SDRAM 장치가 16 블록, 즉 뱅크(n=16)를 가지는 I/O 포트(13)의 출력 시스템의구성의 블록도이다. 도 11에 도시된 바와 같이, I/O 포트(13)는 데이터 버스 디코더(DBDEC)(210~225), 공통 데이터 버스 스위치(CDBSW)(230~245), 래치 회로(LAT), 출력 트랜지스터부(OUT_Tr) 및 출력 단자(53-0~53-15)를 포함한다. 래치 회로(LAT) 및 출력 트랜지스부(OUT_Tr)는 전술된 출력 회로(20-0~20-15)를 형성한다. I/O 포트(13)는 데이터 래치 회로(113)를 통하여 도 11에 도시되지 않은 16개 블록(8-0~8-15)에 접속된다.
공통 데이터 버스 스위치(CDBSW4)(230)는 16개 블록중에서 4개의 블록으로부터 각각 연장하는 4개 쌍의 데이터 라인에 접속된다. 공통 데이터 버스 스위치(231)는 스위치(230)에 접속된 4개 블록과는 다른 16개 블록중에서 4개의 블록으로부터 각각 연장하는 4개 쌍의 데이터 라인에 접속된다. 공통 데이터 버스 스위치(232)는 스위치(230, 231)에 접속된 블록과는 상이한 16개 블록중에서 4개 블록으로부터 각각 연장하는 4개 쌍의 데이터 라인에 접속된다. 공통 데이터 버스 스위치(233)는 16개 블록중에서 나머지의 4개 블록으로부터 각각 연장하는 4개 쌍의 데이터 라인에 접속된다. 공통 데이터 버스 스위치(230~233)는 데이터 버스 디코더(210~213)의 제어 하에서 데이터 라인 쌍의 전환 동작을 실행한다.
유사하게는, 공통 데이터 버스 스위치(CDBSW8)(234~237)는 2개 쌍의 데이터 라인에 각각 접속되고, 데이터 버스 디코더(214~217)에 의해 각각 제어된다. 공통 데이터 버스 스위치(CDBSW16)(238~245)는 각 쌍의 데이터 라인에 접속되어 데이터 버스 디코더(218~225)에 의해 제어된다.
데이터 버스 디코더(210~225)에는 지연 제어 신호(d4, d8)가 공급된다. 또한, 데이터 버스 디코더(210~213)에는 열 디코더(14)로부터 공급되는 소정의 디코딩된 열 어드레스 신호(dca08z, dca09z)가 공급된다. 각각의 데이터 버스 디코더(210~213)는 디코딩된 열 어드레스 신호(dca08z, dca09z)에 따라 지연 제어 신호(d4, d8)를 디코딩하고, 각 공통 데이터 버스 스위치(CDBSW4)에 4개 비트로 구성된 스위치 제어 신호를 출력한다.
출력 데이터 폭이 4비트인 경우 지연 제어 신호(d4, d8)는 각각 하이 및 로우가 된다. 이 경우에, 디코더(210)에 의해 출력되는 스위치 제어 신호는 각 출력 단자에서 얻어지는 출력 데이터(DQ0, DQ1, DQ2, DQ3)와 관련된 4개 블록으로부터 각각 연장하는 4쌍의 데이터 라인중에서 부터 한 쌍의 데이터 라인을 선택하도록 스위치(230)에 명령한다. 출력 데이터 폭이 8비트와 같게 설정되는 경우, 지연 제어 신호(d4, d8)는 각각 로우 및 하이가 된다. 이 경우에, 디코더(210)에 의해 출력되는 스위치 제어 신호는 출력 데이터(DQ2, DQ3)와 관련된 2개의 블록으로부터 연장하는 2개 쌍의 데이터 라인중 하나를 선택하도록 스위치(230)에 명령한다. 출력 데이터 폭이 16비트와 같게 설정되는 경우, 지연 제어 신호(d4, d8)는 모두 로우가 된다. 이 경우에, 디코더(210)에 의해 출력되는 스위치 제어 신호는 출력 데이터(DQ2)와 관련된 블록으로부터 연장하는 데이터 라인 쌍을 선택하도록 스위치(230)에 명령한다.
디코더(211~213) 및 이에 관련된 스위치(231~233)는 전술된 바와 같은 방법으로 동작한다.
각각의 디코더(214~217)는 디코딩된 열 어드레스 신호(dca08z)에 따라 지연 제어 신호(d4, d8)를 디코딩하고, 각각의 스위치(CDBSW8)를 제어한다. 출력 데이터 폭이 8비트와 동일하게 설정되는 경우, 디코더(214)의 스위치 제어 신호는 출력 데이터(DQ0, DQ1)와 관련된 2개의 블록으로부터 연장하는 2쌍의 데이터 라인중 하나를 선택하도록 스위치(234)에 명령한다. 출력 데이터 폭이 16비트와 동일하게 설정되는 경우, 디코더(214)의 스위치 제어 신호는 출력 데이터(DQ0)와 관련된 블록으로부터 연장하는 데이터 라인 쌍을 선택하도록 스위치(234)에 명령한다. 출력 데이터 폭이 4비트와 동일하게 설정되는 경우, 마스크 제어 신호(dm)는 데이터가 대응하는 출력 단자에 출력되지 못하게 한다. 다른 디코더(215~217) 및 그에 관련된 스위치(235~237)는 전술된 바와 같은 동일 방법으로 동작한다.
디코더(DBDEC16)(218~255) 및 그에 관련된 공통 데이터 버스 스위치(CDBSW16)(238~245)는 출력 데이터 폭이 16비트와 동일할 때에만 사용된다. 각각의 디코더(218~215)는 통과하는 대응하는 데이터 라인 쌍을 가지도록 각 스위치에 명령한다. 출력 데이터 폭이 8비트 또는 4비트와 동일한 경우, 마스크 제어 신호(dm)는 데이터가 대응하는 출력 단자에 출력되지 못하게 한다.
스위치(230~245)로부터 입력되는 보상 데이터 신호는 래치 회로(LAT)에 의해 래치된다. 도 5에 도시된 바와 같이, 래치 회로(LAT) 각각은 전술된 인버터(41~43), 트랜스퍼 게이트(44, 45), 인버터(46, 47)로 구성된 2개의 플립플롭 및 인버터(48, 49)로 구성된다. 그리고, 래치된 보상 데이터 신호는 트랜지스터(51, 52)로 구성된 출력 트랜지스터 회로(OUT_Tr)에 인가된다.
도 12는 데이터 버스 디코더(210)의 회로도이다. 다른 데이터 버스 디코더(211, 212, 213) 각각은 도 12에 도시된 것과 동일한 구성으로 되어 있다. 도 12에 도시된 바와 같이, 데이터 버스 디코더(210)는 인버터(NOT 회로)(310~313), NOR 회로(314~316), NAND 회로(317~322) 및 논리 회로(323)로 구성된다. 논리 회로(323)는 출력 데이터 폭이 16비트와 동일하게 설정될 지를 결정한다. 지연 제어 신호(d4)는 입력 단자(302, 304)에 인가된다. 지연 제어 신호(d8)는 입력 단자(303)에 인가된다. 디코딩된 열 어드레스 신호(dca08z)는 입력 단자(301)에 인가되고, 디코딩된 열 어드레스 신호(dca09z)는 입력 단자(300)에 인가된다. 4개 비트(cdd4jx, cdd4kx, cdd4mx)로 구성된 스위치 제어 신호는 출력 단자(305~308)를 통하여 출력된다.
출력 데이터 폭이 4비트와 동일하게 설정되는 경우, 디코더(210)는 도 13에 도시된 바와 같이 동작한다. 도 13에 도시된 바와 같이, 로우 레벨의 신호는 출력 단자(305)를 통하여 출력되고, 하이 레벨의 신호는 출력 단자(306, 307, 308)를 통하여 출력된다. 통상적으로, 출력 단자(305~308)중에서 하나만이 신호(dca08z, dca09z)의 레벨의 결합에 따라 하이가 된다.
출력 데이터 폭이 8비트와 동일하게 설정되는 경우, 디코더(210)는 도 14에 도시된 바와 같이 동작한다. 도 14에 도시된 경우에서, 신호(dca08z, dca09z)는 모두 로우가 되는 반면에, 지연 제어 신호(d4, d8)는 각각 로우 및 하이가 된다. 그러므로, 로우 레벨의 신호는 출력 단자(307)를 통하여 출력되고, 하이 레벨의 신호는 출력 단자(305, 306, 308)를 통하여 출력된다. 신호(dca08z)가 하이이면, 로우 레벨의 신호는 출력 단자(308)를 통하여 출력되고, 하이 레벨의 신호는 출력 단자(305, 306, 307)를 통하여 출력된다. 출력 데이터 폭이 8비트와 동일하게 설정되는 경우, 하이 레벨의 신호는 출력 단자(305, 306)를 통하여 항상 출력되고, 로우 레벨의 신호는 신호(dca08z)의 레벨에 따라 출력 단자(307 또는 308)를 통하여 출력된다.
출력 데이터 폭이 16비트와 동일하게 설정되는 경우, 디코더(210)는 도 15에 도시된 바와 같이 동작한다. 도 15에 도시된 경우에서, 지연 제어 신호(d4, d8)는 모두 로우이고, 디코딩된 열 어드레스 신호(dca08z, dca09z)도 모두 로우이다. 그러므로, 로우 레벨의 신호는 출력 단자(307)를 통하여 출력되고, 하이 레벨의 신호는 출력 단자(305, 306, 308)를 통하여 출력된다. 출력 데이터 폭이 16비트와 동일하게 설정되는 경우, 하이 레벨의 신호는 출력 단자(305, 306, 308)를 통하여 항상 출력되고, 로우 레벨의 신호는 출력 단자(307)를 통하여 출력된다. 모든 출력 단자(305~308)를 통하여 로우 레벨의 신호를 출력할 수 있다.
다른 데이터 버스 디코더(214~225)는 디코더(210~213)와 유사하게 구성된다.
도 16은 신호(dca08z, dca09z)의 레벨과 로우 레벨의 신호가 출력되는 출력 단자와의 관계를 도시한다.
도 17은 공통 데이터 버스 스위치(230)의 회로도이다. 도 17에 도시된 바와 같이, 공통 데이터 버스 스위치(230)는 인버터(NOT 인버터)(334~343) 및 트랜스퍼 게이트(350~353)로 구성된다. 도 17은 단순화하기 위해 각각의 4개의 데이터 라인쌍중 하나만을 도시하고 있다. 인버터(334~337)가 각각 접속되는 입력 단자(330~333)는 도 11에 도시된 데이터 래치 회로(113)에 접속된다. 스위치 제어 신호의 4개 비트(cdd4jx, cdd4kx, cdd4lx, cdd4mx)는 도 17에 도시된 단자(305, 306, 307, 308)를 통하여 트랜스퍼 게이트(350, 351, 352, 353)에 각각 인가된다. 전술된 바와 같이, 신호(cdd4jx, cdd4kx, cdd4lx, cdd4mx)중 하나만이 출력 데이터 폭을 따라 로우가 된다. 트랜스퍼 게이트(350~353)중 하나에 의해 선택되는 출력 데이터는 인버터(342, 343)로 구성된 플립플롭에 의해 래치되고, 출력 단자(354)를 통하여 출력된다. 출력 단자(354)는 예를 들면 도 5에 도시된 바와 같이 인터버(41)에 접속된다.
블록이 마스킹되는 경우, 출력 단자(53-0~53-n)를 고임피던스 상태로 설정해야 바람직하다.
도 18은 출력 단자를 고임피던스 상태로 설정하는 고임피던스 제어 회로가 구비된 SDRAM 장치를 도시한 도면이다. 제어 회로는 출력 회로(20-0~20-n)의 각각에 제공되고, NOR 게이트(361), 인버터(362) 및 NAND 게이트(363)로 구성된다. 고임피던스 제어 신호(Hi-z)는 NOR 게이트(361)에 인가되고, 인버터(362)를 통하여 NAND 게이트(363)에 인가된다. 고임피던스 제어 신호(Hi-z)가 하이인 경우, 하이 레벨의 신호는 트랜지스터(50)의 게이트에 인가되고, 로우 레벨의 신호는 트랜지스터(51)의 게이트에 인가된다. 그러므로, 트랜지스터(50, 51)는 모드 오프 상태가 되고, 출력 단자(53-0)는 고임피던스로 설정된다. 고임피던스 제어 신호는 마스크 제어 신호(dm)와 동일한 신호일 수 있다.
지연 회로(21)에 제공되는 지연 회로는 구체적으로 기술된 구성에 한정되지 않는다. 예를 들면, 도 5에 도시된 커패시터(62, 65 및/또는 68)는 생략될 수 있다. 또한, 도 19에 도시된 바와 같이 인버터(61, 63)간에 저항기를 부가할 수도 있다. 이러한 저항기는 인버터(64, 66) 사이에 그리고 인버터(67, 69) 사이에 제공될 수 있다.
본 발명에 의하면, 타이밍 신호에 따라 병행하여 동작하고 각각이 인에이블 상태와 디스에이블 상태로 설정 가능한 복수의 회로를 갖는 반도체 장치에서 동작 타이밍을 안정화할 수 있기 때문에 초고속의 동작이 가능하고, 최고주파수에서의 동작이 가능하다.
본 발명은 구체적으로 기재된 실시예에 한정되지 않으며, 본 발명의 사상을 벗어나지 않는 범위 내에서 변경 및 수정이 가능하다.

Claims (16)

  1. 타이밍 신호에 따라 병행하여 동작하고 인에이블 상태 및 디스에이블 상태를 갖는 복수의 회로와;
    동작 모드에 따라 상기 복수의 회로의 각각을 인에이블 상태 또는 디스에이블 상태로 설정하는 제어 회로와;
    상기 인에이블 상태에 있는 회로의 수에 따라 상기 타이밍 신호를 조정하는 타이밍 조정 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서, 상기 제어 회로는 모드 인스트럭션 신호에 따라 상기 동작 모드를 결정하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항에 있어서, 상기 동작 모드를 저장하는 동작 모드 메모리 회로를 더 포함하고, 상기 제어 회로는 상기 동작 모드 메모리 회로로부터 상기 동작 모드를 판독하는 것을 특징으로 하는 반도체 집적 회로.
  4. 제1항에 있어서, 상기 복수의 회로는 데이터 출력 회로인 것을 특징으로 하는 반도체 집적 회로.
  5. 제1항에 있어서, 상기 반도체 집적 회로는 가변 데이터 폭을 갖는 데이터를 입력 및 출력하고;
    상기 제어 회로는 상기 복수의 회로중에서 상기 인에이블 상태에 있어야 하는 회로를 결정하며;
    상기 타이밍 조정 회로는 상기 인에이블 상태로 설정되어야 하는 회로의 수에 따라 지연량만큼 타이밍 신호를 지연시키는 것을 특징으로 하는 반도체 집적 회로.
  6. 제1항에 있어서, 상기 타이밍 조정 회로는 인에이블 상태에 있는 회로의 수에 상관없이 일정한 타이밍에서 상기 복수의 회로로부터 데이터를 출력할 수 있도록 타이밍 신호를 조정하는 것을 특징으로 하는 반도체 집적 회로.
  7. 제1항에 있어서, 상기 타이밍 조정 회로는 지연량이 상이한 복수의 지연 회로를 포함하고;
    상기 타이밍 신호는 인에이블 상태에 있는 회로의 수에 따른 복수의 지연 회로중 하나를 통해 지연되는 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항에 있어서, 상기 복수의 회로의 각각은 디스에이블 상태의 고임피던스 상태로 데이터 출력용 출력 단자를 설정하는 고임피던스 제어 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  9. 메모리 셀 어레이를 구비한 복수의 블록과;
    상기 복수의 블록에 각각 대응하고 타이밍 신호에 따라 병행하여 복수의 블록으로부터 데이터를 출력하는 출력 회로를 갖는 I/O 부와;
    동작 모드에 따라 상기 출력 회로의 각각을 인에이블 상태 또는 디스에이블 상태로 설정하는 제어 회로와;
    인에이블 상태에 있는 블록의 수에 따라 타이밍 신호를 조정하는 타이밍 조정 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제9항에 있어서, 상기 타이밍 조정 회로는 인에이블 상태에 있는 블록의 수에 상관없이 일정한 타이밍에서 상기 출력 회로로부터 데이터를 출력하도록 상기 타이밍 신호를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제9항에 있어서, 상기 반도체 기억 장치는 동기형 다이나믹 랜덤 액세스 기억 장치인 것을 특징으로 하는 반도체 기억 장치.
  12. 제9항에 있어서, 인에이블 상태에 있는 상기 블록의 수는 상기 반도체 기억 장치로부터 출력되는 데이터의 데이터 폭에 상당한 것을 특징으로 하는 반도체 기억 장치.
  13. 판독 데이터의 비트 구성이 선택 가능한 반도체 기억 장치에 있어서,
    메모리 셀 어레이와;
    제어 신호에 응답하여 선택된 비트 구성에 따라 상기 메모리 셀 어레이로부터 판독되는 데이터로부터 데이터를 선택하는 데이터 선택 회로와;
    상기 선택된 비트 구성에 따라 상기 제어 신호가 상기 데이터 선택 회로에 인가되는 타이밍을 조정하는 타이밍 제어부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서, 상기 제어 신호는 상기 메모리 셀 어레이의 어드레스 신호이고;
    상기 타이밍 제어부는 상기 선택된 비트 구성에 따라 상기 어드레스 신호가 출력되는 출력 단자를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제13항에 있어서, 상기 제어 신호는 클록 신호이고;
    상기 데이터 선택 회로는 상기 클록 신호에 응답하여 상기 데이터를 래치하는 래치 회로를 포함하고;
    상기 타이밍 제어부는 상기 선택된 비트 구성에 따라 상기 클록 신호가 출력되는 출력 단자를 제어하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제13항에 있어서, 상기 타이밍 제어부는 상기 선택된 비트 구성에 따라 상기 제어 신호를 지연시키는 지연 유닛을 포함하는 것을 특징으로 하는 반도체 기억 장치.
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