JP2001067875A - 出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 トライステート型出力回路におけるハイイン
ピーダンス状態移行時のリンギングを抑制し、出力回路
を備えるシンクロナスＤＲＡＭ等ならびにこれを搭載す
るメモリモジュール等の動作を安定化する。 【解決手段】 出力制御信号ＤＯＣがロウレベルとされ
その反転信号ＤＯＣＢがハイレベルとされることで選択
的にオン状態となり、出力信号ＤＯＢＮをロウレベルと
して対応する図示されないＮチャンネル型の出力ＭＯＳ
ＦＥＴをオフ状態とするＭＯＳＦＥＴＮ２を含むノアゲ
ートＮＯ１を備えるトライステート型出力回路におい
て、例えば、ＭＯＳＦＥＴＮ２と直列形態に、出力信号
ＤＯＢＮのロウレベルへの変化を緩やかにし、Ｎチャン
ネル型の出力ＭＯＳＦＥＴのオフ状態への遷移を緩やか
にするためのダンピング抵抗Ｒｄ２を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、出力回路に関
し、例えば、いわゆるＳＳＴＬ（スタブ・シリーズ・タ
ーミネイテッド・ロジック）インタフェース方式をとる
メモリモジュールに搭載されるシンクロナスＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）に含ま
れるトライステート型出力回路ならびにそのハイインピ
ーダンス状態移行時のリンギング抑制に利用して特に有
効な技術に関する。

【０００２】

【従来の技術】出力制御信号がハイレベルとされかつ対
応する内部出力信号がハイレベルとされることで選択的
にオン状態となるハイレベル出力用の出力ＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）と、出力制御信号がハイレベル
とされかつ対応する内部出力信号がロウレベルとされる
ことで選択的にオン状態となるロウレベル出力用の出力
ＭＯＳＦＥＴとを含むトライステート型出力回路があ
る。出力制御信号がロウレベルとされるとき、ハイレベ
ル出力用及びロウレベル出力用の出力ＭＯＳＦＥＴはと
もにオフ状態となり、トライステート型出力回路の出力
はいわゆるハイインピーダンス状態とされる。

【０００３】一方、所定のクロック信号に従って同期動
作し、上記のようなトライステート出力回路を複数搭載
するシンクロナスＤＲＡＭがある。また、このようなシ
ンクロナスＤＲＡＭを複数搭載し、ＳＳＴＬインタフェ
ース方式をとるメモリモジュールがある。さらに、メモ
リコントローラと対応するスロットを介してボード実装
される複数のメモリモジュールとを含む記憶装置があ
り、このような記憶装置を備えるコンピュータ等のデジ
タルシステムがある。該記憶装置を構成するメモリモジ
ュールつまりシンクロナスＤＲＡＭの各出力端子は、所
定のバス抵抗を介してＳＳＴＬインタフェースバスの対
応するビットに結合され、ＳＳＴＬインタフェースバス
の各ビットは、所定の終端抵抗を介して終端される。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のようなＳＳＴＬインタフェース
方式をとるメモリモジュールに搭載されトライステート
型出力回路を複数搭載するシンクロナスＤＲＡＭの開発
に従事し、次の問題点に気付いた。すなわち、このシン
クロナスＤＲＡＭに搭載されるトライステート型出力回
路つまり出力バッファＯＢＳは、後述する図３の実施例
と同様に、例えばナンド（ＮＡＮＤ）ゲートＮＡ１，ノ
ア（ＮＯＲ）ゲートＮＯ１ならびにインバータＶ１から
なるプリバッファＰＢと、Ｐチャンネル型の出力ＭＯＳ
ＦＥＴＰ１及びＮチャンネル型の出力ＭＯＳＦＥＴＮ１
からなる出力ＭＯＳＦＥＴ部ＯＭとを含む。

【０００５】出力バッファＯＢＳのプリバッファＰＢを
構成するナンドゲートＮＡ１の一方の入力端子には、出
力制御信号ＤＯＣが供給され、その他方の入力端子に
は、対応する内部出力信号ｄｑｓｏが供給される。ま
た、ノアゲートＮＯ１の一方の入力端子には、出力制御
信号ＤＯＣのインバータＶ１による反転信号つまり内部
信号ＤＯＣＢが供給され、その他方の入力端子には、内
部出力信号ｄｑｓｏが供給される。さらに、出力ＭＯＳ
ＦＥＴＰ１のゲートには、ナンドゲートＮＡ１の出力信
号たる内部信号ＤＯＢＰが供給され、出力ＭＯＳＦＥＴ
Ｎ１のゲートには、ノアゲートＮＯ１の出力信号たる内
部信号ＤＯＢＮが供給される。

【０００６】これにより、出力ＭＯＳＦＥＴＰ１は、内
部信号ＤＯＢＰがロウレベルとされることで、言い換え
るならば出力制御信号ＤＯＣがハイレベルとされかつ内
部出力信号ｄｑｓｏがハイレベルとされることで選択的
にオン状態となり、入出力端子ＤＱＳにおけるデータス
トローブ信号ＤＱＳを選択的にハイレベルとする。ま
た、出力ＭＯＳＦＥＴＮ１は、内部信号ＤＯＢＮがロウ
レベルとされることで、すなわち出力制御信号ＤＯＣが
ハイレベルとされかつ内部出力信号ｄｑｓｏがロウレベ
ルとされることで選択的にオン状態となり、入出力端子
ＤＱＳにおけるデータストローブ信号ＤＱＳを選択的に
ロウレベルとする。

【０００７】出力制御信号ＤＯＣがロウレベルとされる
とき、内部信号ＤＯＢＰ及びＤＯＢＮは、内部出力信号
ｄｑｓｏの論理レベルに関係なくそれぞれハイレベル又
はロウレベルとされる。このため、出力ＭＯＳＦＥＴＰ
１及びＮ１がともにオフ状態となり、入出力端子ＤＱＳ
はハイインピーダンス状態とされる。

【０００８】なお、シンクロナスＤＲＡＭは、×１６ビ
ット構成とされ、１６個のデータ入出力端子と、各デー
タ入出力端子に対応して設けられ上記出力バッファＯＢ
Ｓと同じ回路構成の１６個の出力バッファとを備える。
入出力端子ＤＱＳを介して入出力されるデータストロー
ブ信号ＤＱＳは、１６個のデータ入出力端子を介して入
出力される書き込みデータ又は読み出しデータを入力側
装置で取り込むためのストローブ信号であり、データの
出力側装置となりうるメモリコントローラ又はメモリモ
ジュールつまりシンクロナスＤＲＡＭから出力される。

【０００９】ところで、メモリモジュールは、後述する
図６の実施例のメモリモジュールＭＭＯＤ０〜ＭＭＯＤ
３と同様に、出力バッファＯＢＳ及び入力バッファＩＢ
Ｓを含む所定数のシンクロナスＤＲＡＭ（ＳＤＲＡＭ０
〜ＳＤＲＡＭ３）をそれぞれ搭載し、各シンクロナスＤ
ＲＡＭの入出力端子ＤＱＳは、例えば図示されないマル
チプレクサを経た後、対応するバス抵抗Ｒｓを介してＳ
ＳＴＬインタフェースバスの対応するビットに結線論理
和（ワイヤド・オア）結合される。このＳＳＴＬインタ
フェースバスには、さらに、バス抵抗Ｒｃを介してメモ
リコントローラＭＥＭＣの入出力端子ＤＱＳが結線論理
和結合され、その両端は、所定の終端抵抗Ｒｔｔを介し
てバス電源電圧ＶＴＴに結合され、終端される。

【００１０】一方、シンクロナスＤＲＡＭの出力バッフ
ァＯＢＳのプリバッファＰＢを構成するノアゲートＮＯ
１は、図１２に例示されるように、電源電圧供給点ＶＤ
Ｄとその出力端子ＤＯＢＮとの間に直列形態に設けられ
る２個のＰチャンネルＭＯＳＦＥＴＰ２及びＰ３と、そ
の出力端子ＤＯＢＮと接地電位供給点ＶＳＳとの間に並
列形態に設けられる２個のＮチャンネルＭＯＳＦＥＴＮ
２及びＮ３とを含む。このうち、ＭＯＳＦＥＴＰ２及び
Ｎ２のゲートには、出力制御信号ＤＯＣの反転信号つま
り内部信号ＤＯＣＢが共通に供給され、ＭＯＳＦＥＴＰ
３及びＮ３のゲートには、対応する内部出力信号ｄｑｓ
ｏが共通に供給される。

【００１１】これにより、出力バッファＯＢＳのノアゲ
ートＮＯ１の出力信号たる内部信号ＤＯＢＮは、出力制
御信号ＤＯＣのハイレベルを受けて内部信号ＤＯＣＢが
ロウレベルとされ、かつ対応する内部出力信号ｄｑｓｏ
がロウレベルとされることで選択的にハイレベルとされ
る。また、出力制御信号ＤＯＣのロウレベルを受けて内
部信号ＤＯＣＢがハイレベルとされ、あるいは内部出力
信号ｄｑｓｏがハイレベルとされることで選択的にロウ
レベルとされる。

【００１２】内部信号ＤＯＢＮがハイレベルとされると
き、出力バッファＯＢＳの出力ＭＯＳＦＥＴ部ＯＭで
は、上記のように、ロウレベル出力用の出力ＭＯＳＦＥ
ＴＮ１がオン状態となり、これを受けてデータストロー
ブ信号ＤＱＳがロウレベルとされる。また、内部信号Ｄ
ＯＢＮがハイレベルとされるとき、出力バッファＯＢＳ
では、出力ＭＯＳＦＥＴＮ１がオフ状態となるが、この
とき、ハイレベル出力用の出力ＭＯＳＦＥＴＰ１がオン
状態にあればデータストローブ信号ＤＱＳはハイレベル
とされ、出力ＭＯＳＦＥＴＰ１がともにオフ状態にあれ
ば、出力バッファＯＢＳの入出力端子ＤＱＳはハイイン
ピーダンス状態とされる。

【００１３】なお、出力バッファＯＢＳのノアゲートＮ
Ｏ１は、ＭＯＳＦＥＴＰ３と出力端子ＤＯＢＮとの間に
設けられるダンピング抵抗Ｒｄ１を含むが、このダンピ
ング抵抗Ｒｄ１は、内部信号ＤＯＢＮのロウレベルから
ハイレベルへのレベル変化を緩やかにし、ボード上のＳ
ＳＴＬインタフェースバスに対応する実装配線での信号
反射を防止すべく作用するものであって、次に問題点と
して述べるハイインピーダンス状態移行時の信号反射に
は何ら作用しない。

【００１４】上記シンクロナスＤＲＡＭにおいて、デー
タストローブ信号ＤＱＳは、一旦ロウレベルとされた
後、ハイインピーダンス状態とされることが仕様条件と
して規定される。このため、図１２のノアゲートＮＯ１
では、一旦ＭＯＳＦＥＴＰ２及びＰ３がオン状態とさ
れ、内部信号ＤＯＢＮがハイレベルとされて出力ＭＯＳ
ＦＥＴ部ＯＭの出力ＭＯＳＦＥＴＮ１がオン状態とされ
た後、ＭＯＳＦＥＴＮ２が内部信号ＤＯＣＢのハイレベ
ルを受けてオン状態とされ、内部信号ＤＯＢＮがロウレ
ベルとされて、出力ＭＯＳＦＥＴＮ１がオフ状態とされ
る。

【００１５】このため、例えば、出力制御信号ＤＯＣの
ハイレベルを受けて読み出しデータの出力状態にあるメ
モリモジュールＭＭＯＤ３つまりシンクロナスＤＲＡＭ
（ＳＤＲＡＭ３）が、ハイインピーダンス状態とされ、
メモリコントローラＭＥＭＣが書き込みデータの出力状
態に移行する場合、図１３のコンピュータシミュレーシ
ョン結果に示されるように、ロウレベルであったシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ３）の出力端子ＤＱ３にお
けるデータストローブ信号ＤＱＳつまり出力信号ｂＱ３
が、内部信号ＤＯＢＮの急な立ち下がりを受けて出力Ｍ
ＯＳＦＥＴＮ１が急にオフ状態とされることで急速にロ
ウレベルからバス電源電圧ＶＴＴ側に引き上げられ、ボ
ード配線での信号反射によるリンギングが発生する。

【００１６】メモリモジュールＭＭＯＤ３つまりシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ３）の入出力端子ＤＱＳに
おける出力信号ｂＱ３のインピーダンス状態移行時のリ
ンギングは、対応する出力制御信号ＤＯＣのハイレベル
を受けて出力状態となったメモリコントローラＭＥＭＣ
の入出力端子ＤＱＳから出力されるデータストローブ信
号ＤＱＳつまり出力信号ｂＱＣ、言い換えるならばメモ
リモジュールＭＭＯＤ０〜ＭＭＯＤ３のシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ０〜ＳＤＲＡＭ３）の入出力端子Ｄ
ＱＳにおける入力信号ｂＱ０〜ｂＱ３に影響を与え、場
合によってはその論理値が反転する。この結果、シンク
ロナスＤＲＡＭ及びこれを搭載するメモリモジュールＭ
ＭＯＤ０〜ＭＭＯＤ３ならびにメモリモジュール及びメ
モリコントローラを含む記憶装置の書き込み動作が不安
定となるおそれがある。

【００１７】この発明の目的は、ハイインピーダンス状
態移行時のリンギングを抑制しうるトライステート型出
力回路を提供することにある。この発明の他の目的は、
トライステート型出力回路を備えるシンクロナスＤＲＡ
Ｍ等の動作を安定化し、これを搭載するメモリモジュー
ル等の動作を安定化することにある。

【００１８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、例えばＳＳＴＬインタフェー
ス方式をとるメモリモジュールに搭載されるシンクロナ
スＤＲＡＭ等に含まれ、出力制御信号が無効レベルとさ
れることで選択的にオン状態となり、その出力信号たる
第１の内部信号を選択的に無効レベルとする第１のＭＯ
ＳＦＥＴを含む第１の論理ゲートと、出力制御信号が無
効レベルとされることで選択的にオン状態となり、その
出力信号たる第２の内部信号を選択的に無効レベルとす
る第２のＭＯＳＦＥＴを含む第２の論理ゲートとを含む
プリバッファと、第１の内部信号の有効レベルを受けて
選択的にオン状態となり、その無効レベルを受けて選択
的にオフ状態となる第１の出力ＭＯＳＦＥＴと、第２の
内部信号の有効レベルを受けて選択的にオン状態とな
り、その無効レベルを受けて選択的にオフ状態となる第
２の出力ＭＯＳＦＥＴとを含む出力ＭＯＳＦＥＴ部とを
備えるトライステート型出力回路において、上記第１又
は第２の論理ゲートを構成する第１又は第２のＭＯＳＦ
ＥＴと直列形態に、第１又は第２の内部信号の無効レベ
ルへのレベル変化を緩やかにするための第１又は第２の
ダンピング抵抗をそれぞれ設ける。

【００２０】これにより、第１又は第２の内部信号のハ
イインピーダンス状態移行時の無効レベルへのレベル変
化を緩やかにし、第１又は第２の出力ＭＯＳＦＥＴのオ
フ状態への遷移を緩やかにして、出力信号のハイインピ
ーダンス状態移行時のリンギングを抑制することができ
る。この結果、トライステート型出力回路のハイインピ
ーダンス状態移行時の動作を安定化し、トライステート
型出力回路を備えるシンクロナスＤＲＡＭ等の動作を安
定化して、シンクロナスＤＲＡＭを搭載するメモリモジ
ュール等の動作を安定化することができるとともに、リ
ンギングの抑制により、シンクロナスＤＲＡＭ及びメモ
リモジュール等の実装条件を緩和し、ボード上の許容配
線長等に関する制約を緩和することができる。

【００２１】上記トライステート型出力回路において、
プリバッファを構成する第１の論理ゲートの出力端子と
第２の電源電圧供給点との間に直列形態に設けられる複
数のＮチャンネルＭＯＳＦＥＴ、あるいは第１の電源電
圧供給点と第２の論理ゲートの出力端子との間に直列形
態に設けられる複数のＰチャンネルＭＯＳＦＥＴと直列
形態に、ハイレベル出力時又はロウレベル出力時、第１
又は第２の内部信号の無効レベルから有効レベルへのレ
ベル変化を緩やかにするための第３又は第４のダンピン
グ抵抗をそれぞれ設ける。

【００２２】これにより、第１又は第２の内部信号の無
効レベルから有効レベルへのレベル変化を緩やかにし、
第１又は第２の出力ＭＯＳＦＥＴのオン状態への遷移を
緩やかにして、出力信号のハイレベル出力時又はロウレ
ベル出力時の信号反射を抑制し、トライステート型出力
回路，シンクロナスＤＲＡＭならびにメモリモジュール
等の動作をさらに安定化することができる。

【００２３】上記トライステート型出力回路において、
第１又は第２の論理ゲートを構成する第１又は第２のＭ
ＯＳＦＥＴと並列形態に、第１又は第２の内部信号が有
効レベルとされ始めてから所定時間が経過した時点で選
択的にオン状態とされる第３又は第４のＭＯＳＦＥＴを
それぞれ設ける。

【００２４】これにより、ハイインピーダンス状態移行
時、第１又は第２の内部信号のレベル変化が不必要に長
い期間にわたって緩やかにされるのを防止して、その積
分値に相当するトライステート型出力回路の消費電力を
低減できるとともに、ハイインピーダンス状態移行時の
リンギングが抑制されることにともなうトライステート
型出力回路の動作の遅れを小さくすることができる。

【００２５】上記トライステート型出力回路において、
第１又は第２のダンピング抵抗の抵抗値を、マスタース
ライス等によって切り換えうる構成とする。

【００２６】これにより、プロセスバラツキや電源電圧
・温度変動等にともなう第１又は第２のダンピング抵抗
の緩衝量の変化を補正し、シンクロナスＤＲＡＭ等の開
発時におけるターン・アラウンド・タイムを短縮するこ
とができる。

【００２７】

【発明の実施の形態】図１には、この発明が適用された
出力バッファ（出力回路）を含むシンクロナスＤＲＡＭ
（半導体集積回路装置）の一実施例のブロック図が示さ
れている。同図をもとに、まずこの実施例の出力バッフ
ァを含むシンクロナスＤＲＡＭの構成及び動作の概要に
ついて説明する。なお、図１の各ブロックを構成する回
路素子は、特に制限されないが、公知のＭＯＳＦＥＴ集
積回路の製造技術により、単結晶シリコンのような１個
の半導体基板面上に形成される。

【００２８】図１において、この実施例のシンクロナス
ＤＲＡＭは、特に制限されないが、４個のバンクＢＡＮ
Ｋ０〜ＢＡＮＫ３を備え、これらのバンクのそれぞれ
は、図のバンクＢＡＮＫ０に代表して示されるように、
そのレイアウト面積の大半を占めて配置されるメモリア
レイＭＡＲＹと、直接周辺回路となるワード線駆動回路
ＷＤ，ロウアドレスデコーダＲＤ，センスアンプＳＡ，
カラムアドレスデコーダＣＤならびにライトアンプＷＡ
及びメインアンプＭＡとを備える。

【００２９】バンクＢＡＮＫ０〜ＢＡＮＫ３を構成する
メモリアレイＭＡＲＹは、図の垂直方向に平行して配置
される所定数のワード線ＷＬと、図の水平方向に平行し
て配置される所定数組の相補ビット線ＢＬ＊、すなわち
非反転ビット線ＢＬＴ及び反転ビット線ＢＬＢ（以下、
例えば非反転ビット線ＢＬＴ及び反転ビット線ＢＬＢ
を、合わせて相補ビット線ＢＬ＊のように＊を付して表
す。また、それが有効とされるとき選択的にハイレベル
とされるいわゆる非反転信号等については、その名称の
末尾にＴを付して表し、それが有効とされるとき選択的
にロウレベルとされる反転信号等については、その名称
の末尾にＢを付して表す。以下同様）とをそれぞれ含
む。これらのワード線ＷＬ及び相補ビット線ＢＬ＊の交
点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦ
ＥＴからなる多数のダイナミック型メモリセルＭＣが所
定の規則性をもってそれぞれ格子配列される。

【００３０】バンクＢＡＮＫ０〜ＢＡＮＫ３のメモリア
レイＭＡＲＹを構成するワード線ＷＬは、対応するワー
ド線駆動回路ＷＤに結合され、それぞれ択一的に選択状
態とされる。各バンクのワード線駆動回路ＷＤには、対
応するロウアドレスデコーダＲＤから、所定ビットのワ
ード線選択信号が供給される。また、各ロウアドレスデ
コーダＲＤには、ロウアドレスバッファＲＢから所定ビ
ットの内部Ｘアドレス信号が共通に供給され、コマンド
デコーダＣＭＤから図示されない内部制御信号ＸＧが供
給される。さらに、ロウアドレスバッファＲＢには、ア
ドレス入力端子Ａ０〜Ａｉを介して所定ビットのＸアド
レス信号が供給されるとともに、リフレッシュアドレス
カウンタＲＦＣから所定ビットのリフレッシュアドレス
信号が供給され、コマンドデコーダＣＭＤから内部制御
信号ＲＬが供給される。

【００３１】なお、アドレス入力端子Ａ０〜Ａｉには、
２ビットのバンクアドレス信号をそれぞれ含む所定ビッ
トのＸアドレス信号及びＹアドレス信号が時分割的に供
給され、シンクロナスＤＲＡＭがモードレジスタセット
サイクルとされるときには、所定ビットのモードデータ
が入力される。このうち、Ｘアドレス信号は、上記のよ
うにロウアドレスバッファＲＢの一方の入力端子に供給
され、Ｙアドレス信号は、後述するカラムアドレスバッ
ファＣＢに供給される。また、バンクアドレス信号は、
後述するバンクアドレスバッファＢＢに供給され、モー
ドデータは、モードレジスタＭＲに供給される。バンク
アドレスバッファＢＢ，カラムアドレスバッファＣＢな
らびにモードレジスタＭＲには、さらに、コマンドデコ
ーダＣＭＤから内部制御信号ＢＬ，ＲＬならびにＭＬが
それぞれ供給される。

【００３２】バンクアドレスバッファＢＢは、アドレス
バッファＡＢを介して入力される２ビットのバンクアド
レス信号を内部制御信号ＢＬに従って取り込み、保持す
るとともに、これらのバンクアドレス信号をもとに内部
バンクアドレス信号ＢＡ０〜ＢＡ１を形成して、バンク
選択回路ＢＳに供給する。また、バンク選択回路ＢＳ
は、バンクアドレスバッファＢＢから供給される内部バ
ンクアドレス信号ＢＡ０〜ＢＡ１をデコードして、バン
ク選択信号ＢＳ０〜ＢＳ３の対応するビットを択一的に
ハイレベルとする。バンク選択信号ＢＳ０〜ＢＳ３は、
対応するバンクＢＡＮＫ０〜ＢＡＮＫ３に供給され、そ
のロウアドレスデコーダＲＤ，カラムアドレスデコーダ
ＣＤ，センスアンプＳＡ，ライトアンプＷＡならびにメ
インアンプＭＡ等を選択的に動作状態とするための選択
制御信号となる。

【００３３】モードレジスタＭＲは、シンクロナスＤＲ
ＡＭがモードレジスタセットサイクルとされるとき、ア
ドレスバッファＡＢを介して入力されるモードデータを
内部制御信号ＭＬに従って取り込み、保持する。また、
これらのモードデータをもとにシンクロナスＤＲＡＭの
動作モードを決定し、対応するモード制御信号を選択的
に生成して、コマンドデコーダＣＭＤを含む各部に供給
する。

【００３４】リフレッシュアドレスカウンタＲＦＣは、
図示されない内部制御信号に従って信号動作を行い、所
定ビットのリフレッシュアドレス信号を生成する。ロウ
アドレスバッファＲＢは、シンクロナスＤＲＡＭが通常
の動作モードとされるとき、外部のアクセス装置からア
ドレス入力端子Ａ０〜Ａｉを介して入力されるＸアドレ
ス信号を内部制御信号ＲＬに従って取り込み、保持す
る。また、シンクロナスＤＲＡＭがリフレッシュモード
とされるときには、リフレッシュアドレスカウンタＲＦ
Ｃから供給されるリフレッシュアドレス信号を取り込
み、保持する。そして、これらのＸアドレス信号又はリ
フレッシュアドレス信号をもとに、それぞれが非反転及
び反転信号からなる内部Ｘアドレス信号を形成して、バ
ンクＢＡＮＫ０〜ＢＡＮＫ３のロウアドレスデコーダＲ
Ｄに供給する。

【００３５】バンクＢＡＮＫ０〜ＢＡＮＫ３のロウアド
レスデコーダＲＤは、内部制御信号ＸＧがハイレベルと
されかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイ
レベルとされることでそれぞれ選択的に動作状態とな
り、ロウアドレスバッファＲＢから供給される内部Ｘア
ドレス信号をデコードして、ワード線選択信号の対応す
るビットを択一的にハイレベルとする。ワード線駆動回
路ＷＤは、これらのワード線選択信号の択一的なハイレ
ベルを受けて、メモリアレイＭＡＲＹの対応するワード
線を択一的に所定の選択レベルとする。

【００３６】この実施例において、バンクＢＡＮＫ０〜
ＢＡＮＫ３は、ワード線選択動作をそれぞれ独立に行う
ことができ、バンクごとに１本ずつ、合計４本のワード
線を同時に選択レベルとすることができる。選択ワード
線に結合された所定数のメモリセルには、バンクＢＡＮ
Ｋ０〜ＢＡＮＫ３を択一的に指定しながらカラムアドレ
スデコーダＣＤによるカラム選択処理が施される。

【００３７】次に、バンクＢＡＮＫ０〜ＢＡＮＫ３のメ
モリアレイＭＡＲＹを構成する相補ビット線は、対応す
るセンスアンプＳＡにそれぞれ結合される。これらのセ
ンスアンプＳＡには、対応するカラムアドレスデコーダ
ＣＤから所定ビットのビット線選択信号が供給され、コ
マンドデコーダＣＭＤから図示されない内部制御信号Ｐ
Ｃ及びＰＡが共通に供給される。カラムアドレスデコー
ダＣＤには、カラムアドレスカウンタＣＣから所定ビッ
トの内部Ｙアドレス信号が共通に供給され、コマンドデ
コーダＣＭＤから図示されない内部制御信号ＹＧが共通
に供給される。カラムアドレスカウンタＣＣには、アド
レス入力端子Ａ０〜ＡｉからカラムアドレスバッファＣ
Ｂを介して、所定ビットのＹアドレス信号が供給され
る。カラムアドレスカウンタＣＣ及びカラムアドレスバ
ッファＣＢには、コマンドデコーダＣＭＤから内部制御
信号ＣＬ及びＣＳがそれぞれ供給される。

【００３８】カラムアドレスバッファＣＢは、外部のア
クセス装置からアドレス入力端子Ａ０〜Ａｉを介して供
給されるＹアドレス信号を、内部制御信号ＣＬに従って
取り込み、保持するとともに、カラムアドレスカウンタ
ＣＣに伝達する。カラムアドレスカウンタＣＣは、所定
ビットのバイナリーカウンタを含む。このバイナリーカ
ウンタは、カラムアドレスバッファＣＢを介して供給さ
れるＹアドレス信号を計数初期値として、内部制御信号
ＣＳに従った歩進動作を行い、内部Ｙアドレス信号を順
次形成して、カラムアドレスデコーダＣＤに供給する。

【００３９】バンクＢＡＮＫ０〜ＢＡＮＫ３のカラムア
ドレスデコーダＣＤは、内部制御信号ＹＧがハイレベル
とされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３がハ
イレベルとされることで択一的に動作状態となり、カラ
ムアドレスカウンタＣＣから供給される内部Ｙアドレス
信号をデコードして、センスアンプＳＡに供給されるビ
ット線選択信号の対応するビットを択一的にハイレベル
とする。

【００４０】バンクＢＡＮＫ０〜ＢＡＮＫ３のセンスア
ンプＳＡは、メモリアレイＭＡＲＹの各相補ビット線に
対応して設けられる所定数の単位回路を含み、これらの
単位回路のそれぞれは、Ｎチャンネル型の３個のプリチ
ャージＭＯＳＦＥＴが直並列結合されてなるビット線プ
リチャージ回路と、一対のＣＭＯＳ（相補型ＭＯＳ）イ
ンバータが交差結合されてなる単位増幅回路と、Ｎチャ
ンネル型の一対のスイッチＭＯＳＦＥＴとを含む。この
うち、各単位回路のビット線プリチャージ回路を構成す
るプリチャージＭＯＳＦＥＴは、内部制御信号ＰＣのハ
イレベルを受けて選択的にオン状態となり、対応するメ
モリアレイＭＡＲＹの各相補ビット線の非反転及び反転
信号線を所定の中間電圧にプリチャージする。

【００４１】一方、センスアンプＳＡの各単位回路の単
位増幅回路は、内部制御信号ＰＡがハイレベルとされか
つ対応するバンク選択信号ＢＳ０〜ＢＳ３がハイレベル
とされることで選択的にかつ一斉に動作状態となり、対
応するメモリアレイＭＡＲＹの選択ワード線に結合され
る所定数のメモリセルから対応する相補ビット線を介し
て出力される微小読み出し信号をそれぞれ増幅して、ハ
イレベル又はロウレベルの２値読み出し信号とする。ま
た、センスアンプＳＡの各単位回路のスイッチＭＯＳＦ
ＥＴは、ビット線選択信号の対応するビットが択一的に
ハイレベルとされることで１６組ずつ選択的にオン状態
となり、メモリアレイＭＡＲＹの対応する１６組の相補
ビット線と相補共通データ線ＣＤ０＊〜ＣＤＦ＊（ここ
で、９を超える相補共通データ線等の追番を、アルファ
ベットＡ〜Ｆで表す場合がある。以下同様）との間をそ
れぞれ選択的に接続状態とする。

【００４２】相補共通データ線ＣＤ０＊〜ＣＤＦ＊は、
対応するライトアンプＷＡの各単位ライトアンプの出力
端子にそれぞれ結合されるとともに、対応するメインア
ンプＭＡの各単位メインアンプの入力端子にそれぞれ結
合される。

【００４３】ライトアンプＷＡ及びメインアンプＭＡ
は、相補共通データ線ＣＤ０＊〜ＣＤＦ＊に対応して設
けられる１６個の単位ライトアンプ及び単位メインアン
プをそれぞれ含む。このうち、ライトアンプＷＡの各単
位ライトアンプの入力端子は、対応するライトデータバ
スＷＤＢ０〜ＷＤＢＦに共通結合され、メインアンプＭ
Ａの各単位メインアンプの出力端子は、対応するリード
データバスＲＤＢ０〜ＲＤＢＦに共通結合される。ライ
トアンプＷＡの各単位ライトアンプには、コマンドデコ
ーダＣＭＤから内部制御信号ＷＥが共通に供給され、メ
インアンプＭＡの各単位メインアンプには、内部制御信
号ＭＥが共通に供給される。

【００４４】ライトデータバスＷＤＢ０〜ＷＤＢＦは、
データ入出力回路ＩＯの対応する入力バッファの出力端
子にそれぞれ結合され、リードデータバスＲＤＢ０〜Ｒ
ＤＢＦは、その対応する出力バッファの入力端子に結合
される。データ入出力回路ＩＯの各入力バッファの入力
端子及び各出力バッファの出力端子は、対応するデータ
入出力端子ＩＯ０〜ＩＯ１５にそれぞれ共通結合され、
各出力バッファには、コマンドデコーダＣＭＤから出力
制御信号ＤＯＣが共通に供給される。

【００４５】データ入出力回路ＩＯの各入力バッファ
は、シンクロナスＤＲＡＭが書き込みモードで選択状態
とされるとき、データ入出力端子ＩＯ０〜ＩＯ１５を介
して入力される１６ビットの書き込みデータを取り込
み、保持するとともに、ライトデータバスＷＤＢ０〜Ｗ
ＤＢＦを介して、バンクＢＡＮＫ０〜ＢＡＮＫ３のライ
トアンプＷＡの対応する単位ライトアンプに伝達する。
このとき、バンクＢＡＮＫ０〜ＢＡＮＫ３のライトアン
プＷＡの各単位ライトアンプは、内部制御信号ＷＥがハ
イレベルとされかつ対応するバンク選択信号ＢＳ０〜Ｂ
Ｓ３がハイレベルとされることで選択的に動作状態とな
り、データ入出力回路ＩＯの対応する入力バッファから
伝達される書き込みデータを所定の相補書き込み信号に
変換した後、相補共通データ線ＣＤ０＊〜ＣＤＦ＊及び
センスアンプＳＡを介して対応するメモリアレイＭＡＲ
Ｙの１６個の選択メモリセルに書き込む。

【００４６】一方、各バンクのメインアンプＭＡの単位
メインアンプは、シンクロナスＤＲＡＭが読み出しモー
ドで選択状態とされるとき、内部制御信号ＭＥがハイレ
ベルとされかつ対応するバンク選択信号ＢＳ０〜ＢＳ３
がハイレベルとされることで選択的に動作状態となり、
対応するメモリアレイＭＡＲＹの１６個の選択メモリセ
ルから相補共通データ線ＣＤ０＊〜ＣＤＦ＊を介して出
力される読み出し信号をそれぞれ増幅した後、リードデ
ータバスＲＤＢ０〜ＲＤＢＦを介してデータ入出力回路
ＩＯの各出力バッファに伝達する。このとき、データ入
出力回路ＩＯの各出力バッファは、出力制御信号ＤＯＣ
の有効レベルつまりハイレベルを受けて選択的に動作状
態となり、指定されたバンクＢＡＮＫ０〜ＢＡＮＫ３の
メインアンプＭＡからリードデータバスＲＤＢ０〜ＲＤ
ＢＦを介して伝達される１６ビットの読み出しデータ
を、データ入出力端子ＩＯ０〜ＩＯ１５を介して外部の
アクセス装置に出力する。なお、データ入出力回路ＩＯ
及びその出力バッファの具体的構成等については、後で
詳細に説明する。

【００４７】コマンドデコーダＣＭＤは、外部のアクセ
ス装置から起動制御信号として供給されるチップ選択信
号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，カラ
ムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル
信号ＷＥＢならびにデータストローブ信号ＤＱＳと、モ
ードレジスタＭＲから供給される各種のモード制御信号
とをもとに上記各種内部制御信号を選択的に形成し、各
部に供給する。また、クロックバッファＣＢは、外部の
アクセス装置から供給されるクロックイネーブル信号Ｃ
ＫＥ及び入力クロック信号つまりクロック信号ＣＬＫを
もとに、内部クロック信号ＩＣＬＫに代表される各種の
内部クロック信号を選択的に生成して、バンク選択回路
ＢＳを含むシンクロナスＤＲＡＭの各部に供給する。

【００４８】なお、コマンドデコーダＣＭＤは、データ
ストローブ信号ＤＱＳに対応して設けられる入力バッフ
ァ及び出力バッファを含むが、このことについては、出
力バッファの具体的構成及び動作とともに、後で詳細に
説明する。

【００４９】図２には、図１のシンクロナスＤＲＡＭに
含まれるデータ入出力回路ＩＯ及び関連部、つまりコマ
ンドデコーダＣＭＤの関連する一部の一実施例のブロッ
ク図が示されている。また、図３には、図２のコマンド
デコーダＣＭＤに含まれる出力バッファＯＢＳの一実施
例の回路図が示されている。さらに、図４には、図３の
出力バッファＯＢＳのプリバッファＰＢに含まれるノア
ゲートＮＯ１の第１の実施例の回路図が示され、図５に
は、図３の出力バッファＯＢＳの一実施例の信号波形図
が示されている。これらの図をもとに、この実施例のシ
ンクロナスＤＲＡＭに含まれるデータ入出力回路ＩＯ及
び関連部たるコマンドデコーダＣＭＤの部分的なブロッ
ク構成と、コマンドデコーダＣＭＤに含まれる出力バッ
ファＯＢＳの具体的構成及び動作ならびにその特徴につ
いて説明する。

【００５０】なお、以下の回路図において、そのゲート
に丸印が付されるＭＯＳＦＥＴはＰチャンネル型であっ
て、丸印の付されないＮチャンネルＭＯＳＦＥＴと区別
して示される。また、以下の記述では、コマンドデコー
ダＣＭＤの出力バッファＯＢＳを例にトライステート型
出力回路の具体的構成等を説明するが、データ入出力回
路ＩＯの出力バッファＯＢ０〜ＯＢＦは、この出力バッ
ファＯＢＳと同一構成とされる。さらに、この実施例の
シンクロナスＤＲＡＭは、所定数ずつ、ＳＳＴＬインタ
フェース方式をとるメモリモジュールに搭載され、メモ
リコントローラＭＥＭＣとともに、例えばコンピュータ
の主記憶装置を構成する。このとき、メモリコントロー
ラＭＥＭＣは、出力バッファＯＢＳを含む入出力部を備
えるが、このメモリコントローラＭＥＭＣの入出力部に
含まれる出力バッファＯＢＳも、図３の出力バッファＯ
ＢＳと同一構成とされる。

【００５１】図２において、データ入出力回路ＩＯは、
データ入出力端子ＩＯ０〜ＩＯ１５に対応して設けられ
るそれぞれ１６個の入力バッファＩＢ０〜ＩＢＦならび
に出力バッファＯＢ０〜ＯＢＦを含み、コマンドデコー
ダＣＭＤは、入出力端子ＤＱＳに対応して設けられるそ
れぞれ１個の入力バッファＩＢＳ及び出力バッファＯＢ
Ｓを含む。このうち、データ入出力回路ＩＯの入力バッ
ファＩＢ０〜ＩＢＦの出力端子は、ライトデータバスＷ
ＤＢ０〜ＷＤＢＦの対応するビットにそれぞれ結合さ
れ、出力バッファＯＢ０〜ＯＢＦの入力端子は、リード
データバスＲＤＢ０〜ＲＤＢＦの対応するビットにそれ
ぞれ結合される。入力バッファＩＢ０〜ＩＢＦの入力端
子ならびに出力バッファＯＢ０〜ＯＢＦの出力端子は、
対応するデータ入出力端子ＩＯ０〜ＩＯ１５にそれぞれ
共通結合される。

【００５２】一方、コマンドデコーダＣＭＤの入力バッ
ファＩＢＳの入力端子及び出力バッファＯＢＳの出力端
子は、入出力端子ＤＱＳに共通結合される。また、入力
バッファＩＢＳの出力たる内部入力信号ｄｑｓｉは、コ
マンドデコーダＣＭＤの図示されない後段回路に供給さ
れ、出力バッファＯＢＳの入力端子には、コマンドデコ
ーダＣＭＤの図示されない前段回路から内部出力信号ｄ
ｑｓｏが供給される。データ入出力回路ＩＯの出力バッ
ファＯＢ０〜ＯＢＦならびにコマンドデコーダＣＭＤの
出力バッファＯＢＳには、出力制御信号ＤＯＣが供給さ
れる。

【００５３】ここで、データ入出力回路ＩＯの出力バッ
ファＯＢ０〜ＯＢＦならびにコマンドデコーダＣＭＤの
出力バッファＯＢＳは、特に制限されないが、図３の出
力バッファＯＢＳに代表されるように、ナンドゲートＮ
Ａ１（第１の論理ゲート），インバータＶ１ならびにノ
アゲートＮＯ１（第２の論理ゲート）からなるプリバッ
ファＰＢと、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１
（第１の出力ＭＯＳＦＥＴ）及びＮチャンネル型の出力
ＭＯＳＦＥＴＮ１（第２の出力ＭＯＳＦＥＴ）からなる
出力ＭＯＳＦＥＴ部ＯＭとを備える。このうち、プリバ
ッファＰＢを構成するナンドゲートＮＡ１の一方の入力
端子には出力制御信号ＤＯＣが供給され、その他方の入
力端子には、コマンドデコーダＣＭＤの前段回路から内
部出力信号ｄｑｓｏが供給される。また、ノアゲートＮ
Ｏ１の一方の入力端子には、出力制御信号ＤＯＣのイン
バータＶ１による反転信号つまり内部信号ＤＯＣＢが供
給され、その他方の入力端子には内部出力信号ｄｑｓｏ
が供給される。

【００５４】プリバッファＰＢのナンドゲートＮＡ１の
出力信号は、内部信号ＤＯＢＰ（第１の内部信号）とし
て、出力ＭＯＳＦＥＴ部ＯＭの出力ＭＯＳＦＥＴＰ１の
ゲートに供給され、ノアゲートＮＯ１の出力信号は、内
部信号ＤＯＢＮ（第２の内部信号）として、出力ＭＯＳ
ＦＥＴＮ１のゲートに供給される。出力ＭＯＳＦＥＴＰ
１のソースは、電源電圧供給点ＶＤＤＱに結合され、出
力ＭＯＳＦＥＴＮ１のソースは、接地電位供給点ＶＳＳ
Ｑに結合される。これらの出力ＭＯＳＦＥＴＰ１及びＮ
１のドレインは、入出力端子ＤＱＳに共通結合される。

【００５５】この実施例において、コマンドデコーダＣ
ＭＤの前段回路から出力バッファＯＢＳに供給される内
部出力信号ｄｑｓｏは、特に制限されないが、図５に示
されるように、対応するシンクロナスＤＲＡＭが例えば
読み出しモードによる出力状態とされる間、所定の周期
でハイレベル及びロウレベルとされ、この間、出力制御
信号ＤＯＣが有効レベルつまりハイレベルに固定され
る。また、対応するシンクロナスＤＲＡＭの出力動作が
停止され、そのデータ入出力端子ＩＯ０〜ＩＯ１５がハ
イインピーダンス状態とされるときは、まず内部出力信
号ｄｑｓｏが所定期間だけロウレベルとされてロウレベ
ル出力状態とされた後、出力制御信号ＤＯＣがハイレベ
ルから無効レベルつまりロウレベルとされる。

【００５６】シンクロナスＤＲＡＭが例えば読み出しモ
ードによる出力状態とされ、出力制御信号ＤＯＣが有効
レベルつまりハイレベルとされるとき、コマンドデコー
ダＣＭＤの出力バッファＯＢＳのプリバッファＰＢで
は、ナンドゲートＮＡ１の出力信号たる内部信号ＤＯＢ
Ｐが、内部出力信号ｄｑｓｏのハイレベルへの立ち上が
りを受けて選択的に有効レベルつまりロウレベルとさ
れ、そのロウレベルへの立ち下がりを受けて無効レベル
つまりハイレベルとされる。また、ノアゲートＮＯ１の
出力信号たる内部信号ＤＯＢＮは、内部出力信号ｄｑｓ
ｏのロウレベルへの立ち下がりを受けて選択的に有効レ
ベルつまりハイレベルとされ、そのハイレベルへの立ち
上がりを受けて無効レベルつまりロウレベルとされる。

【００５７】出力バッファＯＢＳの出力ＭＯＳＦＥＴ部
ＯＭでは、内部信号ＤＯＢＰのロウレベルを受けてＰチ
ャンネル型の出力ＭＯＳＦＥＴＰ１がオン状態（ｏｎ）
となり、これを受けて入出力端子ＤＱＳにおけるデータ
ストローブ信号ＤＱＳがハイレベルとされる。また、内
部信号ＤＯＢＮのハイレベルを受けてＮチャンネル型の
出力ＭＯＳＦＥＴＮ１がオン状態となり、これを受けて
入出力端子ＤＱＳにおけるデータストローブ信号ＤＱＳ
がロウレベルとされる。

【００５８】一方、シンクロナスＤＲＡＭの出力動作を
停止するため内部出力信号ｄｑｓｏが一旦ロウレベルと
された後、出力制御信号ＤＯＣがロウレベルとされる
と、コマンドデコーダＣＭＤの出力バッファＯＢＳのプ
リバッファＰＢでは、ハイレベルの有効レベルにあった
ノアゲートＮＯ１の出力信号たる内部信号ＤＯＢＮが、
内部信号ＤＯＣＢの立ち上がりを受けて無効レベルつま
りロウレベルとされ、ナンドゲートＮＡ１の出力信号た
る内部信号ＤＯＢＰは、無効レベルつまりハイレベルの
ままとされる。これにより、出力ＭＯＳＦＥＴ部ＯＭの
出力ＭＯＳＦＥＴＮ１が、すでにオフ状態にある出力Ｍ
ＯＳＦＥＴＰ１とともにオフ状態となり、入出力端子Ｄ
ＱＳはハイインピーダンス状態Ｈｚとされる。

【００５９】コマンドデコーダＣＭＤの出力バッファＯ
ＢＳのプリバッファＰＢを構成するノアゲートＮＯ１
は、図４に示されるように、電源電圧供給点ＶＤＤ（第
１の電源電圧供給点）と出力端子ＤＯＢＮとの間に直列
形態に設けられる２個のＰチャンネルＭＯＳＦＥＴＰ２
及びＰ３と、出力端子ＤＯＢＮと接地電位供給点ＶＳＳ
（第２の電源電圧供給点）との間に並列形態に設けられ
る２個のＮチャンネルＭＯＳＦＥＴＮ２（第２のＭＯＳ
ＦＥＴ）及びＮ３とを含む。このうち、ＭＯＳＦＥＴＰ
３のドレイン側には、ダンピング抵抗Ｒｄ１（第４のダ
ンピング抵抗）が直列形態に設けられ、ＭＯＳＦＥＴＮ
２のドレイン側には、本発明によるダンピング抵抗Ｒｄ
２（第２のダンピング抵抗）が直列形態に設けられる。

【００６０】ノアゲートＮＯ１を構成するＭＯＳＦＥＴ
Ｐ２及びＮ２のゲートには、出力制御信号ＤＯＣのイン
バータＶ１による反転信号つまり内部信号ＤＯＣＢが共
通に供給され、ＭＯＳＦＥＴＰ３及びＮ３のゲートに
は、コマンドデコーダＣＭＤの図示されない前段回路か
ら内部出力信号ｄｑｓｏが共通に供給される。

【００６１】これにより、ノアゲートＮＯ１の出力信号
たる内部信号ＤＯＢＮは、出力制御信号ＤＯＣ及び内部
出力信号ｄｑｓｏがともにロウレベルとされるとき、選
択的に電源電圧ＶＤＤのようなハイレベルとされ、その
いずれかがハイレベルとされるとき、接地電位ＶＳＳの
ようなロウレベルとされる。

【００６２】ノアゲートＮＯ１の出力信号たる内部信号
ＤＯＢＮがロウレベルからハイレベルに変化されると
き、そのレベル変化はダンピング抵抗Ｒｄ１によって緩
やかなものとされ、これによってＳＳＴＬインタフェー
スバスの対応するビットにおける信号反射が抑制され
る。また、内部信号ＤＯＢＮがハイレベルからロウレベ
ルに変化されるとき、そのレベル変化はダンピング抵抗
Ｒｄ２によって緩やかなものとされ、これによってロウ
レベルにあったデータストローブ信号ＤＱＳのリンギン
グが抑制されるが、このことについては後で詳細に説明
する。

【００６３】図６には、図１のシンクロナスＤＲＡＭを
含むメモリモジュール及び関連部の一実施例の接続図が
示され、図７には、コンピュータシミュレーション結果
として得た図３の出力バッファの一実施例の信号波形図
が示されている。両図をもとに、シンクロナスＤＲＡＭ
を含むメモリモジュール及び関連部の接続形態と出力バ
ッファの動作波形ならびにその特徴について説明する。

【００６４】なお、図６には、データストローブ信号Ｄ
ＱＳに関連するＳＳＴＬインタフェースバスの１ビット
のみ例示されるが、このＳＳＴＬインタフェースバス
に、例えば入出力データ及び起動制御信号等に対応する
他の多数のビットが含まれるものであることは言うまで
もない。また、図６に示されるメモリモジュールＭＭＯ
Ｄ０〜ＭＭＯＤ３ならびにメモリコントローラＭＥＭＣ
は、共通のボードに実装され、例えばコンピュータの主
記憶装置を構成する。さらに、図７では、まず読み出し
モードで出力状態にあるメモリモジュールＭＭＯＤ３の
シンクロナスＤＲＡＭ（ＳＤＲＡＭ３）がハイインピー
ダンス状態とされた後、メモリコントローラＭＥＭＣが
書き込みデータの出力状態とされる場合を例示した。

【００６５】図６において、この実施例のコンピュータ
の主記憶装置は、特に制限されないが、４個のメモリモ
ジュールＭＭＯＤ０〜ＭＭＯＤ３と、これらのメモリモ
ジュールに共通に設けられるメモリコントローラＭＥＭ
Ｃとを含む。このうち、メモリモジュールＭＭＯＤ０〜
ＭＭＯＤ３は、図１のシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ０〜ＳＤＲＡＭ３）をそれぞれ所定数個ずつ搭載す
る。また、シンクロナスＤＲＡＭ（ＳＤＲＡＭ０〜ＳＤ
ＲＡＭ３）のそれぞれは、前述のように、データ入出力
端子ＩＯ０〜ＩＯ１５に対応して設けられるそれぞれ１
６個の入力バッファＩＢ０〜ＩＢＦならびに出力バッフ
ァＯＢ０〜ＯＢＦを含むデータ入出力回路ＩＯと、入出
力端子ＤＱＳに対応して設けられるそれぞれ１個の入力
バッファＩＢＳ及び出力バッファＯＢＳを含むコマンド
デコーダＣＭＤとを備え、メモリコントローラＭＥＭＣ
は、入出力端子ＤＱＳに対応して設けられるそれぞれ１
個の入力バッファＩＢＳ及び出力バッファＯＢＳを含む
入出力部を備える。

【００６６】メモリモジュールＭＭＯＤ０〜ＭＭＯＤ３
の各シンクロナスＤＲＡＭのコマンドデコーダＣＭＤ及
びメモリコントローラＭＥＭＣの入出力部を構成する入
力バッファＩＢＳの入力端子及び出力バッファＯＢＳの
出力端子は、対応する入出力端子ＤＱＳに共通結合され
る。また、各入力バッファＩＢＳの出力信号は、内部入
力信号ｄｑｓｉとして対応する図示されない後段回路に
それぞれ供給され、各出力バッファＯＢＳの入力端子に
は、対応する図示されない前段回路から内部出力信号ｄ
ｑｓｏがそれぞれ供給される。

【００６７】メモリモジュールＭＭＯＤ０〜ＭＭＯＤ３
の各シンクロナスＤＲＡＭの入出力端子ＤＱＳは、対応
するバス抵抗Ｒｓを介してＳＳＴＬインタフェースバス
つまりその対応するビットに結線論理和結合され、メモ
リコントローラＭＥＭＣの入出力端子ＤＱＳは、対応す
るバス抵抗Ｒｃを介してＳＳＴＬインタフェースバスに
結線論理和結合される。ＳＳＴＬインタフェースバスの
各ビットの両端は、終端抵抗Ｒｔｔを介してバス電源電
圧ＶＴＴに結合され、終端される。

【００６８】なお、出力バッファＯＢＳの動作電源とな
る電源電圧ＶＤＤ及びＶＤＤＱは、特に制限されない
が、例えば２．５Ｖ（ボルト）のような正電位とされ、
バス電源電圧ＶＴＴは、その二分の一の電位、つまり
１．２５Ｖのような正電位とされる。また、以下の記述
において、メモリモジュールＭＭＯＤ０〜ＭＭＯＤ３の
各シンクロナスＤＲＡＭの入出力端子ＤＱＳにおける入
力信号及び出力信号は、それぞれｂＱ０〜ｂＱ３と称さ
れ、メモリコントローラＭＥＭＣの入出力端子ＤＱＳに
おける入力信号及び出力信号は、ｂＱＣと称される。

【００６９】前述のように、データストローブ信号ＤＱ
Ｓは、メモリコントローラＭＥＭＣから出力される書き
込みデータをメモリモジュールＭＭＯＤ０〜ＭＭＯＤ３
の各シンクロナスＤＲＡＭ側で取り込み、あるいはメモ
リモジュールＭＭＯＤ０〜ＭＭＯＤ３の各シンクロナス
ＤＲＡＭから出力される読み出しデータをメモリコント
ローラＭＥＭＣ側で取り込むためのストローブ信号とさ
れる。また、データストローブ信号ＤＱＳは、出力側装
置の出力制御信号ＤＯＣがハイレベルとされる間、所定
の周期で繰り返しハイレベル及びロウレベルとされ、出
力制御信号ＤＯＣがロウレベルとされるのに先立ってロ
ウレベルとされる。

【００７０】さらに、この実施例において、メモリコン
トローラＭＥＭＣの入出力部の出力バッファＯＢＳなら
びにメモリモジュールＭＭＯＤ０〜ＭＭＯＤ３の各シン
クロナスＤＲＡＭのコマンドデコーダＣＭＤを構成する
出力バッファＯＢＳは、データ入出力回路ＩＯを構成す
る他の出力バッファを含めて、ハイインピーダンス状態
移行時の出力ＭＯＳＦＥＴＮ１のオフ状態への遷移速
度、つまりは内部信号ＤＯＢＮの立ち下がり速度を決定
付けるノアゲートＮＯ１のＭＯＳＦＥＴＮ２と直列形態
に設けられるダンピング抵抗Ｒｄ２をそれぞれ含む。

【００７１】このため、例えば読み出しモードで出力状
態にあるメモリモジュールＭＭＯＤ３のシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ３）では、図７に例示されるよう
に、出力制御信号ＤＯＣの立ち下がりを受けてハイレベ
ルからロウレベルに変化しようとする内部信号ＤＯＢＮ
の立ち下がりが、前記図１３に示したこれまでのシンク
ロナスＤＲＡＭに比べて緩やかなものとなり、相応して
シンクロナスＤＲＡＭ（ＳＤＲＡＭ３）の入出力端子Ｄ
ＱＳにおける出力信号ｂＱ３のバス電源電圧ＶＴＴに対
する引き上げが緩やかなものとなる。

【００７２】これにより、出力信号ｂＱ３のハイインピ
ーダンス状態移行時の信号反射によるリンギングを抑制
でき、続く書き込み動作に際してメモリコントローラＭ
ＥＭＣから出力されるデータストローブ信号ＤＱＳの各
シンクロナスＤＲＡＭの入出力端子ＤＱＳにおける入力
信号ｂＱ０〜ｂＱ３の波形が安定したものとなる。この
結果、各出力バッファのハイインピーダンス状態移行時
の動作を安定化し、出力バッファを備えるシンクロナス
ＤＲＡＭの動作を安定化して、シンクロナスＤＲＡＭを
搭載するメモリモジュールの動作を安定化できるととも
に、リンギングの抑制により、シンクロナスＤＲＡＭ及
びメモリモジュール等の実装条件を緩和し、ボード上の
許容配線長等に関する制約を緩和することができる。

【００７３】なお、この実施例の場合、ダンピング抵抗
Ｒｄ２は、ＭＯＳＦＥＴＮ２と直列形態に設けられるた
め、ダンピング抵抗Ｒｄ２による緩衝作用は、ＭＯＳＦ
ＥＴＮ３による通常のロウレベル出力動作に何ら影響を
与えない。

【００７４】図８には、図３の出力バッファＯＢＳに含
まれるナンドゲートＮＡ１の一実施例の回路図が示され
ている。同図をもとに、出力バッファＯＢＳに含まれる
ナンドゲートＮＡ１の具体的構成及び動作ならびにその
特徴を説明する。

【００７５】なお、データストローブ信号ＤＱＳは、前
述のように、出力側装置の出力制御信号ＤＯＣがハイレ
ベルとされる間、所定の周期で繰り返しハイレベル及び
ロウレベルとされ、出力制御信号ＤＯＣがロウレベルと
されるのに先立ってロウレベルとされる。したがって、
データストローブ信号ＤＱＳに限定すれば、ハイインピ
ーダンス状態への移行は必ずロウレベル出力状態から開
始されるため、ノアゲートＮＯ１でのみリンギング対策
を施せば済む。しかし、データ入出力回路ＩＯ及びメモ
リコントローラＭＥＭＣに含まれるデータ出力用の出力
バッファＯＢ０〜ＯＢＦ等では、ハイインピーダンス状
態への移行がハイレベル出力状態又はロウレベル出力状
態のいずれから開始されるかが確定てきないため、これ
らの出力バッファでは、ナンドゲートＮＡ１に対するリ
ンギング対策も必要となる。図８の回路は、該対策の具
体的方法の一つを示すものである。

【００７６】図８において、この実施例のナンドゲート
ＮＡ１は、電源電圧供給点ＶＤＤと出力端子ＤＯＢＰと
の間に並列形態に設けられる２個のＰチャンネルＭＯＳ
ＦＥＴＰ４（第１のＭＯＳＦＥＴ）及びＰ５と、出力端
子ＤＯＢＰと接地電位供給点ＶＳＳとの間に直列形態に
設けられる２個のＮチャンネルＭＯＳＦＥＴＮ４及びＮ
５とを含む。このうち、ＭＯＳＦＥＴＰ４のドレイン側
には、ダンピング抵抗Ｒｄ４（第１のダンピング抵抗）
が直列形態に設けられ、ＭＯＳＦＥＴＮ４のドレイン側
には、ダンピング抵抗Ｒｄ３（第３のダンピング抵抗）
が直列形態に設けられる。ＭＯＳＦＥＴＰ４及びＮ４の
ゲートには、出力制御信号ＤＯＣが共通に供給され、Ｍ
ＯＳＦＥＴＰ５及びＮ５のゲートには、コマンドデコー
ダＣＭＤの前段回路から内部出力信号ｄｑｓｏが共通に
供給される。

【００７７】これにより、ナンドゲートＮＡ１の出力信
号たる内部信号ＤＯＢＰは、出力制御信号ＤＯＣ及び内
部出力信号ｄｑｓｏがともにハイレベルとされるとき、
選択的に接地電位ＶＳＳのようなロウレベルとされ、そ
のいずれかがロウレベルとされるときには、電源電圧Ｖ
ＤＤのようなハイレベルとされる。

【００７８】前述のように、ナンドゲートＮＡ１の出力
信号たる内部信号ＤＯＢＰがロウレベルとされるとき、
出力バッファＯＢＳの出力ＭＯＳＦＥＴ部ＯＭでは、Ｐ
チャンネル型の出力ＭＯＳＦＥＴＰ１がオン状態とな
り、入出力端子ＤＱＳにはハイレベルのデータストロー
ブ信号ＤＱＳが出力される。一方、ナンドゲートＮＡ１
の出力信号たる内部信号ＤＯＢＰがハイレベルとされる
とき、出力ＭＯＳＦＥＴ部ＯＭでは、出力ＭＯＳＦＥＴ
Ｐ１がオフ状態となるが、このとき、Ｎチャンネル型の
出力ＭＯＳＦＥＴＮ１がオン状態にあれば、入出力端子
ＤＱＳにはロウレベルのデータストローブ信号ＤＱＳが
出力され、出力ＭＯＳＦＥＴＮ１がオフ状態にあれば、
入出力端子ＤＱＳはハイインピーダンス状態とされる。

【００７９】この実施例のナンドゲートＮＡ１におい
て、その出力信号たる内部信号ＤＯＢＰがハイレベルか
ら有効レベルたるロウレベルに変化されるとき、そのレ
ベル変化はダンピング抵抗Ｒｄ３によって緩やかなもの
とされ、これによってＳＳＴＬインタフェースバスの対
応するビットにおける信号反射が抑制される。また、内
部信号ＤＯＢＰがロウレベルから無効レベルたるハイレ
ベルに変化されるとき、そのレベル変化は新しく追加さ
れたダンピング抵抗Ｒｄ４により緩やかなものとされ、
これによってハイレベルにあったデータストローブ信号
ＤＱＳのリンギングが抑制される。この結果、データス
トローブ信号ＤＱＳあるいは書き込みデータ又は読み出
しデータがハイレベル状態からハイインピーダンス状態
とされる場合でも、各出力バッファの動作を安定化し、
シンクロナスＤＲＡＭひいてはこれを搭載するメモリモ
ジュールの動作を安定化することができる。

【００８０】図９には、図３の出力バッファＯＢＳに含
まれるノアゲートＮＯ１の第２の実施例の回路図が示さ
れている。なお、この実施例は、前記図４の実施例を基
本的に踏襲するものであるため、これと異なる部分につ
いて説明を追加する。

【００８１】図９において、この実施例のノアゲートＮ
Ｏ１は、ＭＯＳＦＥＴＮ２と並列形態に、つまり出力端
子ＤＯＢＮと接地電位供給点ＶＳＳとの間に設けられる
ＮチャンネルＭＯＳＦＥＴＮ６（第４のＭＯＳＦＥＴ）
を含む。ＭＯＳＦＥＴＮ６のゲートは、ノアゲートＮＯ
２の出力端子に結合される。また、ノアゲートＮＯ２の
一方の入力端子は出力端子ＤＯＢＮに結合され、その他
方の入力端子には、前記内部信号ＤＯＣＢのインバータ
Ｖ２による反転信号が供給される。

【００８２】言うまでもなく、ノアゲートＮＯ２の出力
信号は、内部信号ＤＯＣＢのインバータＶ２による反転
信号と出力端子ＤＯＢＮにおける内部信号ＤＯＢＮがと
もにロウレベルとされるとき、選択的にハイレベルとさ
れ、これを受けてＭＯＳＦＥＴＮ６が選択的にオン状態
とされる。また、ノアゲートＮＯ２に入力される内部信
号ＤＯＢＮは、前述のように、ダンピング抵抗Ｒｄ２に
よる緩衝作用を受けてその立ち下がりが緩やかなものと
され、そのレベルがノアゲートＮＯ２の論理スレッシホ
ルドレベル以下となるまでには所定の時間が必要とされ
る。

【００８３】一方、前記図７の信号波形図からも明らか
なように、入出力端子ＤＱＳにおけるハイインピーダン
ス状態移行時のリンギングは、ノアゲートＮＯ１の出力
信号たる内部信号ＤＯＢＮがそのハイレベル及びロウレ
ベルの中間電位、つまりノアゲートＮＯ２の論理スレッ
シホルドレベルに達した時点ですでに充分に抑制された
状態にあり、それ以後における内部信号ＤＯＢＮの緩や
かなレベル低下は、逆にその積分値に相当する消費電力
の増大を招くとともに、出力バッファＯＢＳとしてのリ
カバリー所要時間を長くし、その高速動作を阻害する。

【００８４】上記したように、ハイインピーダンス状態
への移行を制御するＭＯＳＦＥＴＮ２と並列形態に、ノ
アゲートＮＯ２の出力信号を受けて選択的にオン状態と
される、言い換えるならば、内部信号ＤＯＢＮが無効レ
ベルつまりロウレベルとされ始めてから所定時間が経過
した時点で選択的にオン状態とされるＭＯＳＦＥＴＮ６
が設けられることで、そのレベルがノアゲートＮＯ２の
論理スレッシホルドレベルに達した時点以後における内
部信号ＤＯＢＮのレベル低下は急速なものとなる。この
結果、ダンピング抵抗Ｒｄ２による上記効果を得つつ、
出力バッファＯＢＳの消費電力を低減し、その高速化を
図ることができるものとなる。

【００８５】なお、上記ＭＯＳＦＥＴＮ６及び関連回路
が設けられることによる効果が、前記図８のナンドゲー
トＮＡ１の場合も、ＭＯＳＦＥＴＰ４と並列形態にＰチ
ャンネルＭＯＳＦＥＴからなる第３のＭＯＳＦＥＴ及び
関連回路を設けることによって同様に得ることができる
ものであることは言うまでもない。

【００８６】図１０には、図３の出力バッファＯＢＳに
含まれるノアゲートＮＯ１の第３の実施例の回路図が示
されている。なお、この実施例は、上記図９の実施例を
基本的に踏襲するものであるため、これと異なる部分に
ついて説明を追加する。

【００８７】図１０において、この実施例のノアゲート
ＮＯ１は、上記図９の実施例と同様に、ハイインピーダ
ンス状態への移行を制御するＭＯＳＦＥＴＮ２と並列形
態に設けられるＮチャンネルＭＯＳＦＥＴＮ６と、その
ゲート側に設けられるノアゲートＮＯ２及びインバータ
Ｖ２とを含むが、ノアゲートＮＯ２の一方の入力端子
は、直接出力端子ＤＯＢＮに結合されず、第２のダンピ
ング抵抗たるダンピング抵抗Ｒｄ２１及びＲｄ２２の共
通ノードに結合される。

【００８８】この実施例において、ダンピング抵抗Ｒｄ
２１及びＲｄ２２の抵抗値は、ノアゲートＮＯ２の一方
の入力端子に入力される内部信号ＤＯＢＮの分圧電位が
所定値となるべく、言い換えるならばノアゲートＮＯ２
の実質的な論理スレッシホルドレベルが所望の値となる
べく設定される。このため、この実施例のノアゲートＮ
Ｏ１の場合、ダンピング抵抗Ｒｄ２１及びＲｄ２２の緩
衝作用によって緩やかに低下しつつある内部信号ＤＯＢ
Ｎのレベルを急速に低下させるべきタイミングを任意に
設定し、最適化することができるものとなる。

【００８９】図１１には、図３の出力バッファＯＢＳに
含まれるノアゲートＮＯ１の第４の実施例の回路図が示
されている。なお、この実施例は、前記図４の実施例を
基本的に踏襲するものであるため、これと異なる部分に
ついて説明を追加する。

【００９０】図１１において、ハイインピーダンス状態
への移行を制御するＭＯＳＦＥＴＮ２のドレイン側に設
けられる第２のダンピング抵抗は、特に制限されない
が、直列形態とされる３個のダンピング抵抗Ｒｄ２３〜
Ｒｄ２５からなる。これらのダンピング抵抗には、対応
するスイッチＳ１〜Ｓ３がそれぞれ並列形態に設けられ
る。該スイッチＳ１〜Ｓ３は、例えば、マスタースライ
スつまり所定のフォトマスクを選択的に使用して所定の
金属配線が選択的に形成されることで、実質的なスイッ
チとして機能しうるものとされる。

【００９１】これにより、この実施例では、スイッチＳ
１〜Ｓ３を選択的にオン状態つまり接続状態とすること
で、第２のダンピング抵抗の抵抗値を選択的に切り換え
ることができるため、第２のダンピング抵抗の緩衝量を
制御し、入出力端子ＤＱＳにおけるリンギングの抑制
と、消費電力の抑制及び高速化とを効果的に実現できる
ポイントに設定できるとともに、プロセスバラツキや電
源電圧・温度変動等にともなうダンピング抵抗の緩衝量
の変化を補正し、シンクロナスＤＲＡＭの開発時におけ
るターン・アラウンド・タイムを短縮することができ
る。

【００９２】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）例えばＳＳＴＬインタフェース方式をとるメモリ
モジュールに搭載され、出力制御信号が無効レベルとさ
れることで選択的にオン状態となり、その出力信号たる
第１の内部信号を選択的に無効レベルとする第１のＭＯ
ＳＦＥＴを含む第１の論理ゲートと、出力制御信号が無
効レベルとされることで選択的にオン状態となり、その
出力信号たる第２の内部信号を選択的に無効レベルとす
る第２のＭＯＳＦＥＴを含む第２の論理ゲートとを含む
プリバッファと、第１の内部信号の有効レベルを受けて
選択的にオン状態となり、その無効レベルを受けて選択
的にオフ状態となる第１の出力ＭＯＳＦＥＴと、第２の
内部信号の有効レベルを受けて選択的にオン状態とな
り、その無効レベルを受けて選択的にオフ状態となる第
２の出力ＭＯＳＦＥＴとを含む出力ＭＯＳＦＥＴ部とを
備えるトライステート型出力回路において、上記第１又
は第２のＭＯＳＦＥＴと直列形態に、第１又は第２の内
部信号の無効レベルへのレベル変化を緩やかにするため
の第１又は第２のダンピング抵抗をそれぞれ設けること
で、第１又は第２の内部信号のハイインピーダンス状態
移行時の無効レベルへのレベル変化を緩やかにし、第１
又は第２の出力ＭＯＳＦＥＴのオフ状態への遷移を緩や
かにして、出力信号のハイインピーダンス状態移行時の
リンギングを抑制できるという効果が得られる。

【００９３】（２）上記（１）項により、トライステー
ト型出力回路のハイインピーダンス状態移行時の動作を
安定化し、トライステート型出力回路を備えるシンクロ
ナスＤＲＡＭ等の動作を安定化して、シンクロナスＤＲ
ＡＭを搭載するメモリモジュール等の動作を安定化する
ことができるとともに、リンギングの抑制によって、シ
ンクロナスＤＲＡＭ及びメモリモジュール等の実装条件
を緩和し、ボード上の許容配線長等に関する制約を緩和
できるという効果が得られる。

【００９４】（３）上記（１）項及び（２）項におい
て、プリバッファを構成する第１の論理ゲートの出力端
子と第２の電源電圧供給点との間に直列形態に設けられ
る複数のＮチャンネルＭＯＳＦＥＴ、あるいは第１の電
源電圧供給点と第２の論理ゲートの出力端子との間に直
列形態に設けられる複数のＰチャンネルＭＯＳＦＥＴと
直列形態に、ハイレベル出力時又はロウレベル出力時、
上記第１又は第２の内部信号の無効レベルから有効レベ
ルへのレベル変化を緩やかにするための第３又は第４の
ダンピング抵抗をそれぞれ設けることで、第１又は第２
の内部信号の無効レベルから有効レベルへのレベル変化
を緩やかにし、第１又は第２の出力ＭＯＳＦＥＴのオン
状態への遷移を緩やかにして、出力信号のハイレベル出
力時又はロウレベル出力時の信号反射を抑制できるとい
う効果が得られる。 （４）上記（３）項により、トライステート型出力回路
の動作をさらに安定化して、シンクロナスＤＲＡＭひい
てはこれを搭載するメモリモジュール等の動作をさらに
安定化することができるという効果が得られる。

【００９５】（５）上記（１）項ないし（４）項におい
て、第１又は第２の論理ゲートを構成する第１又は第２
のＭＯＳＦＥＴと並列形態に、第１又は第２の内部信号
が有効レベルとされ始めてから所定時間が経過した時点
で選択的にオン状態とされる第３又は第４のＭＯＳＦＥ
Ｔをそれぞれ設けることで、ハイインピーダンス状態移
行時、第１又は第２の内部信号のレベル変化が不必要に
長い期間にわたって緩やかにされるのを防止することが
できるという効果が得られる。 （６）上記（５）項により、第１又は第２の内部信号の
積分値に相当するトライステート型出力回路の消費電力
を低減できるとともに、ハイインピーダンス状態移行時
のリンギングが抑制されることにともなうトライステー
ト型出力回路の動作の遅れを小さくすることができると
いう効果が得られる。

【００９６】（７）上記（１）項ないし（６）項におい
て、第１又は第２のダンピング抵抗の抵抗値を、マスタ
ースライス等によって切り換えうる構成とすることで、
プロセスバラツキや電源電圧・温度変動等にともなう第
１又は第２のダンピング抵抗の緩衝量の変化を補正し、
シンクロナスＤＲＡＭ等の開発時におけるターン・アラ
ウンド・タイムを短縮できるという効果が得られる。

【００９７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、任意数の
バンクを備えることができるし、各バンクのメモリアレ
イＭＡＲＹは、その周辺回路を含めて複数のメモリマッ
ト又はサブアレイに分割することができる。シンクロナ
スＤＲＡＭは、×８ビット又は×３２ビット等任意のビ
ット構成をとりうるし、そのブロック構成や起動制御信
号及び内部制御信号の名称及び有効レベルならびに外部
電源電圧及び各内部電圧の極性及び絶対値等は、本実施
例に制約されることなく種々の実施形態をとりうる。

【００９８】図２において、データ入出力回路ＩＯは、
例えば多ビット試験のためのテスト回路を含むことがで
きるし、そのブロック構成は任意である。図３におい
て、出力バッファＯＢＳを始めとする各出力バッファの
具体的論理構成は、この実施例による制約を受けること
なく種々考えられよう。図４ならびに図９ないし図１１
において、第２のダンピング抵抗は、ＭＯＳＦＥＴＮ２
のソース側に設けることができるし、ノアゲートＮＯ１
の具体的回路構成は種々の実施形態をとりうる。図５に
おいて、各信号の絶対的なレベル及び時間関係は、本発
明の主旨に何ら制約を与えない。図６において、コンピ
ュータの主記憶装置を構成するメモリモジュールの数
は、任意に設定できるし、そのバス構成も特にＳＳＴＬ
インタフェース方式であることを必須条件とはしない。
データストローブ信号ＤＱＳの出力装置又はその方法に
ついても、種々の方法が考えられよう。

【００９９】図７において、コンピュータシミュレーシ
ョン結果として得た出力バッファの信号波形は、ほんの
一例であって、各回路素子の定数やシミュレーション条
件を変えることで変化することは言うまでもない。図８
において、ナンドゲートＮＡ１の具体的構成は、種々の
実施形態をとりうる。また、ナンドゲートＮＡ１に対す
る対策は、例えば、書き込みデータ又は読み出しデータ
の出力に関与するメモリコントローラＭＥＭＣ又は各シ
ンクロナスＤＲＡＭのデータ入出力回路ＩＯの出力バッ
ファに対してのみ行ってもよいし、データストローブ信
号ＤＱＳのリンギング抑制によりすべての問題が解決す
る場合は、メモリコントローラＭＥＭＣ又は各シンクロ
ナスＤＲＡＭの出力バッファＯＢＳにのみ行ってもよ
い。

【０１００】図９において、ＭＯＳＦＥＴＮ６を選択的
にオン状態とするための方法は、種々考えられよう。図
１０において、ノアゲートＮＯ２の一方の入力端子に内
部信号ＤＯＢＮのレベルを分圧して伝達する回路は、例
えば、スイッチによりその分圧比を選択的に切り換えう
る構成とするなど、任意の形態をとりうる。図１１にお
いて、第２のダンピング抵抗として直列形態に設けられ
るダンピング抵抗の個数は、任意に設定できるし、その
切り換え方法も、ＭＯＳＦＥＴや選択的に切断されるヒ
ューズを使用するなど、種々の方法が考えられよう。

【０１０１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭのコマンドデコーダ及びデータ入出力
回路を構成する出力バッファに適用した場合について説
明したが、それに限定されるものではなく、例えば、出
力バッファとして単体で形成されるものや、同様なトラ
イステート型の出力バッファを含む各種のメモリ集積回
路装置ならびにゲートアレイ等の論理集積回路装置にも
適用できる。この発明は、少なくともトライステート型
の出力回路及びこれを搭載する半導体集積回路装置なら
びにこのような半導体集積回路装置を含む装置又はシス
テムに広く適用できる。

【０１０２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、例えばＳＳＴＬインタフェ
ース方式をとるメモリモジュールに搭載され、出力制御
信号が無効レベルとされることで選択的にオン状態とな
り、その出力信号たる第１の内部信号を無効レベルとす
る第１のＭＯＳＦＥＴを含む第１の論理ゲートと、出力
制御信号が無効レベルとされることで選択的にオン状態
となり、その出力信号たる第２の内部信号を無効レベル
とする第２のＭＯＳＦＥＴを含む第２の論理ゲートとを
含むプリバッファと、第１の内部信号の有効レベルを受
けて選択的にオン状態となり、その無効レベルを受けて
選択的にオフ状態となる第１の出力ＭＯＳＦＥＴと、第
２の内部信号の有効レベルを受けて選択的にオン状態と
なり、その無効レベルを受けて選択的にオフ状態となる
第２の出力ＭＯＳＦＥＴとを含む出力ＭＯＳＦＥＴ部と
を備えるトライステート型出力回路において、上記第１
又は第２のＭＯＳＦＥＴと直列形態に、第１又は第２の
内部信号の無効レベルへのレベル変化を緩やかにするた
めの第１又は第２のダンピング抵抗をそれぞれ設ける。

【０１０３】これにより、第１又は第２の内部信号のハ
イインピーダンス状態移行時の無効レベルへのレベル変
化を緩やかにし、第１又は第２の出力ＭＯＳＦＥＴのオ
フ状態への遷移を緩やかにして、出力信号のハイインピ
ーダンス状態移行時のリンギングを抑制することができ
る。この結果、トライステート型出力回路のハイインピ
ーダンス状態移行時の動作を安定化し、トライステート
型出力回路を備えるシンクロナスＤＲＡＭ等の動作を安
定化して、シンクロナスＤＲＡＭを搭載するメモリモジ
ュール等の動作を安定化することができるとともに、リ
ンギングの抑制により、シンクロナスＤＲＡＭ及びメモ
リモジュール等の実装条件を緩和し、ボード上の許容配
線長等に関する制約を緩和することができる。

【０１０４】上記トライステート型出力回路において、
プリバッファを構成する第１の論理ゲートの出力端子と
第２の電源電圧供給点との間に直列形態に設けられる複
数のＮチャンネルＭＯＳＦＥＴ、あるいは第１の電源電
圧供給点と第２の論理ゲートの出力端子との間に直列形
態に設けられる複数のＰチャンネルＭＯＳＦＥＴと直列
形態に、ハイレベル出力時又はロウレベル出力時、上記
第１又は第２の内部信号の無効レベルから有効レベルへ
のレベル変化を緩やかにするための第３又は第４のダン
ピング抵抗をそれぞれ設ける。

【０１０５】これにより、第１又は第２の内部信号の無
効レベルから有効レベルへのレベル変化を緩やかにし、
第１又は第２の出力ＭＯＳＦＥＴのオン状態への遷移を
緩やかにして、出力信号のハイレベル出力時又はロウレ
ベル出力時の信号反射を抑制して、トライステート型出
力回路，シンクロナスＤＲＡＭならびにメモリモジュー
ル等の動作をさらに安定化することができる。

【０１０６】上記トライステート型出力回路において、
第１又は第２の論理ゲートを構成する第１又は第２のＭ
ＯＳＦＥＴと並列形態に、第１又は第２の内部信号が有
効レベルとされ始めてから所定時間が経過した時点で選
択的にオン状態とされる第３又は第４のＭＯＳＦＥＴを
それぞれ設ける。

【０１０７】これにより、ハイインピーダンス状態移行
時、第１又は第２の内部信号のレベル変化が不必要に長
い期間にわたって緩やかにされるのを防止して、その積
分値に相当するトライステート型出力回路の消費電力を
低減できるとともに、ハイインピーダンス状態移行時の
リンギングが抑制されることにともなうトライステート
型出力回路の動作の遅れを小さくすることができる。

【０１０８】上記トライステート型出力回路において、
第１又は第２のダンピング抵抗の抵抗値を、マスタース
ライス等によって切り換えうる構成とする。

【０１０９】これにより、プロセスバラツキや電源電圧
・温度変動等にともなう第１又は第２のダンピング抵抗
の緩衝量の変化を補正し、シンクロナスＤＲＡＭ等の開
発時におけるターン・アラウンド・タイムを短縮するこ
とができる。

【図面の簡単な説明】

【図１】この発明が適用された出力バッファを含むシン
クロナスＤＲＡＭの一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるデータ
入出力回路及びコマンドデコーダの関連部の一実施例を
示すブロック図である。

【図３】図２のコマンドデコーダに含まれる出力バッフ
ァの一実施例を示す回路図である。

【図４】図３の出力バッファのプリバッファに含まれる
ノアゲートの第１の実施例を示す回路図である。

【図５】図３の出力バッファの一実施例を示す信号波形
図である。

【図６】図１のシンクロナスＤＲＡＭを含むメモリモジ
ュール及び関連部の一実施例を示す接続図である。

【図７】コンピュータシミュレーション結果として得た
図３の出力バッファの一実施例を示す信号波形図であ
る。

【図８】図３の出力バッファのプリバッファに含まれる
ナンドゲートの一実施例を示す回路図である。

【図９】図３の出力バッファのプリバッファに含まれる
ノアゲートの第２の実施例を示す回路図である。

【図１０】図３の出力バッファのプリバッファに含まれ
るノアゲートの第３の実施例を示す回路図である。

【図１１】図３の出力バッファのプリバッファに含まれ
るノアゲートの第４の実施例を示す回路図である。

【図１２】この発明に先立って本願発明者等が開発した
シンクロナスＤＲＡＭのコマンドデコーダの出力バッフ
ァに含まれるノアゲートの一例を示す回路図である。

【図１３】コンピュータシミュレーション結果として得
た図１２の出力バッファの一例を示す信号波形図であ
る。

【符号の説明】

ＢＡＮＫ０〜ＢＡＮＫ３……バンク、ＭＡＲＹ……メモ
リアレイ、ＷＬ……ワード線、ＢＬＴ，ＢＬＢ……非反
転及び反転ビット線、ＭＣ……ダイナミック型メモリセ
ル、ＷＤ……ワード線駆動回路、ＲＤ……ロウアドレス
デコーダ、ＲＢ……ロウアドレスバッファ、ＲＦＣ……
リフレッシュアドレスカウンタ、ＳＡ……センスアン
プ、ＣＤ……カラムアドレスデコーダ、ＣＣ……カラム
アドレスカウンタ、ＣＢ……カラムアドレスバッファ、
ＷＡ……ライトアンプ、ＭＡ……メインアンプ、ＢＢ…
…バンクアドレスバッファ、ＢＳ……バンク選択回路、
ＭＲ……モードレジスタ、ＩＯ……データ入出力回路、
ＣＢ……クロックバッファ、ＣＭＤ……コマンドデコー
ダ、ＩＯ０〜ＩＯ１５……入力データ，出力データある
いはその入出力端子、ＣＫＥ……クロックイネーブル信
号又はその入力端子、ＣＬＫ……クロック信号又はその
入力端子、ＣＳＢ……チップ選択信号又はその入力端
子、ＲＡＳＢ……ロウアドレスストローブ信号又はその
入力端子、ＣＡＳＢ……カラムアドレスストローブ信号
又はその入力端子、ＷＥＢ……ライトイネーブル信号又
はその入力端子、ＤＱＳ……データストローブ信号又は
その入出力端子、Ａ０〜Ａｉ……アドレス入力端子。 ＩＢ０〜ＩＢＦ，ＩＢＳ……入力バッファ、ＯＢ０〜Ｏ
ＢＦ，ＯＢＳ……出力バッファ、ＷＤＢ０〜ＷＤＢＦ…
…ライトデータバス、ＲＤＢ０〜ＲＤＢＦ……リードデ
ータバス、ｄｑｓｉ……内部入力信号、ｄｑｓｏ……内
部出力信号、ＤＯＣ……出力制御信号。 ＯＭ……出力ＭＯＳＦＥＴ部、ＰＢ……プリバッファ。 ＤＯＢＰ，ＤＯＢＮ，ＤＯＣＢ……内部信号。 Ｔ１〜Ｔ３……タイミング、ｏｎ……オン状態、Ｈｚ…
…ハイインピーダンス状態。 ＭＥＭＣ……メモリコントローラ、ＭＭＯＤ０〜ＭＭＯ
Ｄ３……メモリモジュール、Ｒｃ，Ｒｓ……バス抵抗、
Ｒｔｔ……終端抵抗、ｂＱＣ……メモリコントローラの
出力信号又は入力信号、ｂＱ０〜ｂＱ３……メモリモジ
ュールの出力信号又は入力信号、ＶＴＴ……バス電源電
圧。 Ｐ１〜Ｐ５……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ６
……ＮチャンネルＭＯＳＦＥＴ、ＮＡ１……ナンド（Ｎ
ＡＮＤ）ゲート、ＮＯ１〜ＮＯ２……ノア（ＮＯＲ）ゲ
ート、Ｖ１〜Ｖ２……ＣＭＯＳインバータ、Ｒｄ１〜Ｒ
ｄ４，Ｒｄ２１〜Ｒｄ２５……ダンピング抵抗、Ｓ１〜
Ｓ３……スイッチ、ＶＤＤＱ……出力用電源電圧、ＶＳ
ＳＱ……出力用接地電位。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中込 儀延 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B024 AA03 BA29 CA09 CA11 5J056 AA04 AA40 BB24 DD13 DD29 EE11 EE13 FF07 GG12 HH04 KK01

Claims (6)

【特許請求の範囲】
1. 【請求項１】 出力制御信号が無効レベルとされること
   で選択的にオン状態となり、その出力信号たる第１の内
   部信号を選択的に無効レベルとする第１のＭＯＳＦＥＴ
   を含む第１の論理ゲートと、 上記出力制御信号が無効レベルとされることで選択的に
   オン状態となり、その出力信号たる第２の内部信号を選
   択的に無効レベルとする第２のＭＯＳＦＥＴを含む第２
   の論理ゲートとを含むプリバッファと、 上記第１の内部信号の有効レベルを受けて選択的にオン
   状態となり、その無効レベルを受けて選択的にオフ状態
   となる第１の出力ＭＯＳＦＥＴと、 上記第２の内部信号の有効レベルを受けて選択的にオン
   状態となり、その無効レベルを受けて選択的にオフ状態
   となる第２の出力ＭＯＳＦＥＴとを含む出力ＭＯＳＦＥ
   Ｔ部とを備えるものであって、かつ、 上記第１又は第２のＭＯＳＦＥＴと直列形態に、上記第
   １又は第２の内部信号の無効レベルへのレベル変化を緩
   やかにするための第１又は第２のダンピング抵抗が設け
   られてなることを特徴とする出力回路。
2. 【請求項２】 請求項１において、 上記第１の論理ゲートは、その一方の入力端子に上記出
   力制御信号の非反転信号を受け、その他方の入力端子に
   対応する内部出力信号の非反転信号を受けるナンドゲー
   トであり、 上記第２の論理ゲートは、その一方の入力端子に上記出
   力制御信号の反転信号を受け、その他方の入力端子に対
   応する上記内部出力信号の非反転信号を受けるノアゲー
   トであって、 上記第１のＭＯＳＦＥＴは、第１の電源電圧供給点と上
   記第１の論理ゲートの出力端子との間に並列形態に設け
   られる複数のＰチャンネルＭＯＳＦＥＴのうちの一つで
   あり、 上記第２のＭＯＳＦＥＴは、上記第２の論理ゲートの出
   力端子と第２の電源電圧供給点との間に並列形態に設け
   られる複数のＮチャンネルＭＯＳＦＥＴのうちの一つで
   あることを特徴とする出力回路。
3. 【請求項３】 請求項１又は請求項２において、 上記第１又は第２の論理ゲートは、さらに、その出力端
   子と第２の電源電圧供給点との間に直列形態に設けられ
   る複数のＮチャンネルＭＯＳＦＥＴならびに第３のダン
   ピング抵抗、あるいは第１の電源電圧供給点とその出力
   端子との間に直列形態に設けられる複数のＰチャンネル
   ＭＯＳＦＥＴならびに第４のダンピング抵抗を含むもの
   であることを特徴とする出力回路。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記第１又は第２の論理ゲートは、さらに、上記第１又
   は第２のＭＯＳＦＥＴと並列形態に設けられ、上記第１
   又は第２の内部信号が無効レベルとされ始めてから所定
   時間が経過した時点で選択的にオン状態とされる第３又
   は第４のＭＯＳＦＥＴを含むものであることを特徴とす
   る出力回路。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記第１及び第２のダンピング抵抗の抵抗値は、マスタ
   ースライスによって切り換え可能な構成とされるもので
   あることを特徴とする出力回路。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記出力回路は、シンクロナスＤＲＡＭ及びメモリコン
   トローラに含まれるものであり、 上記シンクロナスＤＲＡＭは、メモリモジュールに搭載
   されるものであり、 該メモリモジュールは、ＳＳＴＬインタフェースバスを
   介して上記メモリコントローラに結合されるものであっ
   て、 上記出力回路の出力信号は、メモリコントローラからシ
   ンクロナスＤＲＡＭに供給される書き込みデータ、又は
   シンクロナスＤＲＡＭからメモリコントローラに供給さ
   れる読み出しデータ、あるいは該書き込みデータ又は読
   み出しデータのデータストローブ信号であることを特徴
   とする出力回路。