JP2003258624A - 入力バッファ回路及び半導体記憶装置 - Google Patents
入力バッファ回路及び半導体記憶装置Info
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- JP2003258624A JP2003258624A JP2002060453A JP2002060453A JP2003258624A JP 2003258624 A JP2003258624 A JP 2003258624A JP 2002060453 A JP2002060453 A JP 2002060453A JP 2002060453 A JP2002060453 A JP 2002060453A JP 2003258624 A JP2003258624 A JP 2003258624A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
Abstract
(57)【要約】
【課題】 リフレッシュ動作からの復帰を可能にすると
共に、リフレッシュ動作時における消費電流を低減した
入力バッファ回路及びそれを備えた半導体記憶装置を提
供する。 【解決手段】 外部からの入力信号、及び該入力信号の
レベルを判定するための基準電圧が入力される差動増幅
回路と、所定の一定電圧がゲートに供給されることで常
にＯＮ状態にある、差動増幅回路へ所定の第１の動作電
流を供給する第１の動作電流路用トランジスタと、外部
からの制御信号にしたがってＯＮ／ＯＦＦが制御され
る、該ＯＮ時に差動増幅回路へ第１の動作電流よりも大
きい第２の動作電流を供給する少なくとも１つの第２の
動作電流路用トランジスタとを有する入力バッファ回路
を構成する。
共に、リフレッシュ動作時における消費電流を低減した
入力バッファ回路及びそれを備えた半導体記憶装置を提
供する。 【解決手段】 外部からの入力信号、及び該入力信号の
レベルを判定するための基準電圧が入力される差動増幅
回路と、所定の一定電圧がゲートに供給されることで常
にＯＮ状態にある、差動増幅回路へ所定の第１の動作電
流を供給する第１の動作電流路用トランジスタと、外部
からの制御信号にしたがってＯＮ／ＯＦＦが制御され
る、該ＯＮ時に差動増幅回路へ第１の動作電流よりも大
きい第２の動作電流を供給する少なくとも１つの第２の
動作電流路用トランジスタとを有する入力バッファ回路
を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、外部から供給され
るデータを受信するための入力バッファ回路に関し、特
に小振幅インターフェースで用いられる入力バッファ回
路及びそれを備えた半導体記憶装置に関する。
るデータを受信するための入力バッファ回路に関し、特
に小振幅インターフェースで用いられる入力バッファ回
路及びそれを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】近年のＤＲＡＭ（Dynamic Random Acces
s Memory）などの半導体記憶装置は、携帯電話機やＰＤ
Ａ（Personal Digital Assistance）等の移動端末装置
でも用いられるため、消費電流の低減がより一層求めら
れている。また、ＣＰＵの高速化に伴って半導体記憶装
置も高速化が進み、低電圧で高速にデータ転送可能な、
例えばＳＳＴＬ（Stub Series Terminated Logic）規格
に対応した入力バッファ回路が用いられる。
s Memory）などの半導体記憶装置は、携帯電話機やＰＤ
Ａ（Personal Digital Assistance）等の移動端末装置
でも用いられるため、消費電流の低減がより一層求めら
れている。また、ＣＰＵの高速化に伴って半導体記憶装
置も高速化が進み、低電圧で高速にデータ転送可能な、
例えばＳＳＴＬ（Stub Series Terminated Logic）規格
に対応した入力バッファ回路が用いられる。
【０００３】ＳＳＴＬ規格に対応する小振幅インターフ
ェースの入力バッファ回路には、一般に差動増幅回路が
使用される。図５にこのような入力バッファ回路の従来
の構成を示す。
ェースの入力バッファ回路には、一般に差動増幅回路が
使用される。図５にこのような入力バッファ回路の従来
の構成を示す。
【０００４】図５は従来の入力バッファ回路の構成を示
すブロック図である。
すブロック図である。
【０００５】図５に示すように、従来の差動増幅回路か
ら成る入力バッファ回路は、ゲートが共通に接続され、
ソースから電源電圧ＶＤＤが供給される第１のトランジ
スタＱ１０１及び第２のトランジスタＱ１０２と、第１
のトランジスタＱ１０１とドレインどうしが接続された
第３のトランジスタＱ１０３と、第３のトランジスタＱ
１０３とソースが共通に接続され、第２のトランジスタ
Ｑ１０２とドレインどうしが接続された第４のトランジ
スタＱ１０４と、第３のトランジスタＱ１０３及び第４
のトランジスタＱ１０４のソースと接地電位ＶＳＳ間に
挿入された第５のトランジスタＱ１０５とを有する構成
である。第１のトランジスタＱ１０１と第２のトランジ
スタＱ１０２は、第２のトランジスタＱ１０２のゲート
とドレインを共通に接続することでカレントミラー回路
を構成している。また、第５のトランジスタＱ１０５
は、例えば、ゲートに電源電圧ＶＤＤが供給されること
で常にＯＮ状態に設定され、差動増幅回路を構成する第
１のトランジスタＱ１０１〜第４のトランジスタＱ１０
４に所定の動作電流を供給する。
ら成る入力バッファ回路は、ゲートが共通に接続され、
ソースから電源電圧ＶＤＤが供給される第１のトランジ
スタＱ１０１及び第２のトランジスタＱ１０２と、第１
のトランジスタＱ１０１とドレインどうしが接続された
第３のトランジスタＱ１０３と、第３のトランジスタＱ
１０３とソースが共通に接続され、第２のトランジスタ
Ｑ１０２とドレインどうしが接続された第４のトランジ
スタＱ１０４と、第３のトランジスタＱ１０３及び第４
のトランジスタＱ１０４のソースと接地電位ＶＳＳ間に
挿入された第５のトランジスタＱ１０５とを有する構成
である。第１のトランジスタＱ１０１と第２のトランジ
スタＱ１０２は、第２のトランジスタＱ１０２のゲート
とドレインを共通に接続することでカレントミラー回路
を構成している。また、第５のトランジスタＱ１０５
は、例えば、ゲートに電源電圧ＶＤＤが供給されること
で常にＯＮ状態に設定され、差動増幅回路を構成する第
１のトランジスタＱ１０１〜第４のトランジスタＱ１０
４に所定の動作電流を供給する。
【０００６】第４のトランジスタＱ１０４のゲートには
第３のトランジスタＱ１０３のゲートに入力される信号
レベルの判定に用いられる基準電圧ＶＲＥＦが供給さ
れ、第３のトランジスタＱ１０３のゲートには、例え
ば、半導体記憶装置に外部から供給されるシステムクロ
ックＣＬＫが有効か無効かを規定するためのクロックイ
ネーブル信号ＣＫＥが入力される。クロックイネーブル
信号ＣＫＥは、周知のパワーダウン制御やクロックサス
ペンド制御、あるいは後述するセルフリフレッシュモー
ドに設定するため等に使用される。
第３のトランジスタＱ１０３のゲートに入力される信号
レベルの判定に用いられる基準電圧ＶＲＥＦが供給さ
れ、第３のトランジスタＱ１０３のゲートには、例え
ば、半導体記憶装置に外部から供給されるシステムクロ
ックＣＬＫが有効か無効かを規定するためのクロックイ
ネーブル信号ＣＫＥが入力される。クロックイネーブル
信号ＣＫＥは、周知のパワーダウン制御やクロックサス
ペンド制御、あるいは後述するセルフリフレッシュモー
ドに設定するため等に使用される。
【０００７】このような構成において、図５に示した入
力バッファ回路は、外部から供給されるクロックイネー
ブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦのレベルと
を比較し、クロックイネーブル信号ＣＫＥが“Ｌｏｗ”
レベルのときは、出力端子である第３のトランジスタＱ
１０３のドレインからクロックイネーブル信号ＣＫＥＢ
として“Ｈｉｇｈ”レベルを出力する。また、外部から
供給されるクロックイネーブル信号ＣＫＥが“Ｈｉｇ
ｈ”レベルのときは、出力端子である第３のトランジス
タＱ１０３のドレインからクロックイネーブル信号ＣＫ
ＥＢとして“Ｌｏｗ”レベルを出力する。なお、クロッ
クイネーブル信号ＣＫＥＢの「Ｂ」（バー）は信号ＣＫ
Ｅを反転した信号であることを示している。
力バッファ回路は、外部から供給されるクロックイネー
ブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦのレベルと
を比較し、クロックイネーブル信号ＣＫＥが“Ｌｏｗ”
レベルのときは、出力端子である第３のトランジスタＱ
１０３のドレインからクロックイネーブル信号ＣＫＥＢ
として“Ｈｉｇｈ”レベルを出力する。また、外部から
供給されるクロックイネーブル信号ＣＫＥが“Ｈｉｇ
ｈ”レベルのときは、出力端子である第３のトランジス
タＱ１０３のドレインからクロックイネーブル信号ＣＫ
ＥＢとして“Ｌｏｗ”レベルを出力する。なお、クロッ
クイネーブル信号ＣＫＥＢの「Ｂ」（バー）は信号ＣＫ
Ｅを反転した信号であることを示している。
【０００８】図５に示したような差動増幅回路から成る
入力バッファ回路は、トランジスタのしきい値電圧ＶＴ
Ｈのばらつきによる回路特性の変動が少なく、小振幅信
号に対しても安定して動作するが、入力信号が変化しな
い待機・停止状態でも一定の貫通電流が流れてしまう問
題がある。近年の半導体記憶装置に求められる低消費電
力化に対応するためには、この待機・停止状態における
貫通電流を低減する必要がある。
入力バッファ回路は、トランジスタのしきい値電圧ＶＴ
Ｈのばらつきによる回路特性の変動が少なく、小振幅信
号に対しても安定して動作するが、入力信号が変化しな
い待機・停止状態でも一定の貫通電流が流れてしまう問
題がある。近年の半導体記憶装置に求められる低消費電
力化に対応するためには、この待機・停止状態における
貫通電流を低減する必要がある。
【０００９】このような要求に応えるため、例えば、特
開平９−２９４０６２号公報では、待機・停止時に差動
増幅回路に供給する電源を遮断する構成が提案されてい
る。この特開平９−２９４０６２号公報で開示された入
力バッファ回路の構成を図６に示す。
開平９−２９４０６２号公報では、待機・停止時に差動
増幅回路に供給する電源を遮断する構成が提案されてい
る。この特開平９−２９４０６２号公報で開示された入
力バッファ回路の構成を図６に示す。
【００１０】図６は低消費電力化を実現した従来の入力
バッファ回路の構成を示す回路図である。
バッファ回路の構成を示す回路図である。
【００１１】図６に示すように、特開平９−２９４０６
２号公報で開示された入力バッファ回路は、差動増幅回
路２０１と電源電圧ＶＤＤ間に第１のスイッチ用トラン
ジスタＱ２１０が設けられ、入力信号（図６ではＣＫ
Ｅ）が変化しない待機・停止状態ではイネーブル信号Ｅ
Ｎにより第１のスイッチ用トランジスタＱ２１０をＯＦ
Ｆさせることで差動増幅回路２０１に対する電源供給を
停止する構成である。また、このとき差動増幅回路２０
１の出力（図６ではＣＫＥＢ）レベルが不定になるた
め、出力端子と接地電位ＶＳＳ間に第２のスイッチ用ト
ランジスタＱ２１１を設け、第２のスイッチ用トランジ
スタＱ２１１をＯＮさせることで差動増幅回路２０１の
出力電圧を“Ｌｏｗ”レベルに固定している。
２号公報で開示された入力バッファ回路は、差動増幅回
路２０１と電源電圧ＶＤＤ間に第１のスイッチ用トラン
ジスタＱ２１０が設けられ、入力信号（図６ではＣＫ
Ｅ）が変化しない待機・停止状態ではイネーブル信号Ｅ
Ｎにより第１のスイッチ用トランジスタＱ２１０をＯＦ
Ｆさせることで差動増幅回路２０１に対する電源供給を
停止する構成である。また、このとき差動増幅回路２０
１の出力（図６ではＣＫＥＢ）レベルが不定になるた
め、出力端子と接地電位ＶＳＳ間に第２のスイッチ用ト
ランジスタＱ２１１を設け、第２のスイッチ用トランジ
スタＱ２１１をＯＮさせることで差動増幅回路２０１の
出力電圧を“Ｌｏｗ”レベルに固定している。
【００１２】
【発明が解決しようとする課題】半導体記憶装置のう
ち、ＤＲＡＭはメモリセルが備えるキャパシタに電荷を
蓄積することでデータを保持する構造である。したがっ
て、書き込まれたデータの保持が可能な最大データ保持
時間以内にデータを読み出し、増幅、再書き込みを行う
リフレッシュ動作を必要とする。このようなリフレッシ
ュ動作のうち、半導体記憶装置自身に自動的にリフレッ
シュ動作を実行させることをセルフリフレッシュと称す
る。
ち、ＤＲＡＭはメモリセルが備えるキャパシタに電荷を
蓄積することでデータを保持する構造である。したがっ
て、書き込まれたデータの保持が可能な最大データ保持
時間以内にデータを読み出し、増幅、再書き込みを行う
リフレッシュ動作を必要とする。このようなリフレッシ
ュ動作のうち、半導体記憶装置自身に自動的にリフレッ
シュ動作を実行させることをセルフリフレッシュと称す
る。
【００１３】このようなリフレッシュ動作を必要とする
半導体記憶装置のうち、例えば、上記クロックイネーブ
ル信号ＣＫＥが入力される入力バッファ回路として上記
特開平９−２９４０６２号公報で開示された回路を用い
た場合、セルフリフレッシュモードにおける待機・停止
状態で第１のスイッチ用トランジスタをＯＦＦさせるこ
とで差動増幅回路の貫通電流を無くすことができるた
め、消費電流を低減できる。
半導体記憶装置のうち、例えば、上記クロックイネーブ
ル信号ＣＫＥが入力される入力バッファ回路として上記
特開平９−２９４０６２号公報で開示された回路を用い
た場合、セルフリフレッシュモードにおける待機・停止
状態で第１のスイッチ用トランジスタをＯＦＦさせるこ
とで差動増幅回路の貫通電流を無くすことができるた
め、消費電流を低減できる。
【００１４】しかしながら、半導体記憶装置には、上述
したようにセルフリフレッシュモードへの移行及びセル
フリフレッシュモードからの復帰にクロックイネーブル
信号ＣＫＥを利用する構成がある。そのため、このよう
な半導体記憶装置にクロックイネーブル信号ＣＫＥ用の
入力バッファ回路として特開平９−２９４０６２号公報
で開示された回路を用いると、差動増幅回路に対する電
源供給を停止している状態ではクロックイネーブル信号
ＣＫＥの変化を受けつけることができないため、セルフ
リフレッシュモードから復帰できなくなるという欠点が
あった。
したようにセルフリフレッシュモードへの移行及びセル
フリフレッシュモードからの復帰にクロックイネーブル
信号ＣＫＥを利用する構成がある。そのため、このよう
な半導体記憶装置にクロックイネーブル信号ＣＫＥ用の
入力バッファ回路として特開平９−２９４０６２号公報
で開示された回路を用いると、差動増幅回路に対する電
源供給を停止している状態ではクロックイネーブル信号
ＣＫＥの変化を受けつけることができないため、セルフ
リフレッシュモードから復帰できなくなるという欠点が
あった。
【００１５】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、リフレ
ッシュ動作からの復帰を可能にすると共に、リフレッシ
ュ動作時における消費電流を低減した入力バッファ回路
及びそれを備えた半導体記憶装置を提供することを目的
とする。
る問題点を解決するためになされたものであり、リフレ
ッシュ動作からの復帰を可能にすると共に、リフレッシ
ュ動作時における消費電流を低減した入力バッファ回路
及びそれを備えた半導体記憶装置を提供することを目的
とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
本発明の入力バッファ回路は、外部からの入力信号、及
び該入力信号のレベルを判定するための基準電圧が入力
される差動増幅回路と、所定の一定電圧がゲートに供給
されることで常にＯＮ状態にある、前記差動増幅回路へ
所定の第１の動作電流を供給する第１の動作電流路用ト
ランジスタと、外部からの制御信号にしたがってＯＮ／
ＯＦＦが制御される、該ＯＮ時に前記差動増幅回路へ前
記第１の動作電流よりも大きい第２の動作電流を供給す
る少なくとも１つの第２の動作電流路用トランジスタ
と、を有する構成である。
本発明の入力バッファ回路は、外部からの入力信号、及
び該入力信号のレベルを判定するための基準電圧が入力
される差動増幅回路と、所定の一定電圧がゲートに供給
されることで常にＯＮ状態にある、前記差動増幅回路へ
所定の第１の動作電流を供給する第１の動作電流路用ト
ランジスタと、外部からの制御信号にしたがってＯＮ／
ＯＦＦが制御される、該ＯＮ時に前記差動増幅回路へ前
記第１の動作電流よりも大きい第２の動作電流を供給す
る少なくとも１つの第２の動作電流路用トランジスタ
と、を有する構成である。
【００１７】このとき、前記第２の動作電流路用トラン
ジスタは、前記第１の動作電流路用トランジスタよりも
チャネル抵抗が小さいものが望ましい。
ジスタは、前記第１の動作電流路用トランジスタよりも
チャネル抵抗が小さいものが望ましい。
【００１８】また、前記差動増幅回路は、カレントミラ
ー回路を構成する、ｐチャネルＭＯＳＦＥＴから成る第
１のトランジスタ及び第２のトランジスタと、前記入力
信号がゲートに入力される、前記第１のトランジスタと
直列に接続されたｎチャネルＭＯＳＦＥＴから成る第３
のトランジスタと、前記基準電圧がゲートに入力され
る、前記第３のトランジスタとソースが共通に接続さ
れ、前記第２のトランジスタと直列に接続されたｎチャ
ネルＭＯＳＦＥＴから成る第４のトランジスタと、を有
し、前記第１の動作電流路用トランジスタ及び前記第２
の動作電流路用トランジスタが、それぞれｎチャネルＭ
ＯＳＦＥＴから構成されていてもよく、前記差動増幅回
路は、カレントミラー回路を構成する、ｎチャネルＭＯ
ＳＦＥＴから成る第１のトランジスタ及び第２のトラン
ジスタと、前記入力信号がゲートに入力される、前記第
１のトランジスタと直列に接続されたｐチャネルＭＯＳ
ＦＥＴから成る第３のトランジスタと、前記基準電圧が
ゲートに入力される、前記第３のトランジスタとソース
が共通に接続され、前記第２のトランジスタと直列に接
続されたｐチャネルＭＯＳＦＥＴから成る第４のトラン
ジスタと、を有し、前記第１の動作電流路用トランジス
タ及び前記第２の動作電流路用トランジスタが、それぞ
れｐチャネルＭＯＳＦＥＴから構成されていてもよい。
ー回路を構成する、ｐチャネルＭＯＳＦＥＴから成る第
１のトランジスタ及び第２のトランジスタと、前記入力
信号がゲートに入力される、前記第１のトランジスタと
直列に接続されたｎチャネルＭＯＳＦＥＴから成る第３
のトランジスタと、前記基準電圧がゲートに入力され
る、前記第３のトランジスタとソースが共通に接続さ
れ、前記第２のトランジスタと直列に接続されたｎチャ
ネルＭＯＳＦＥＴから成る第４のトランジスタと、を有
し、前記第１の動作電流路用トランジスタ及び前記第２
の動作電流路用トランジスタが、それぞれｎチャネルＭ
ＯＳＦＥＴから構成されていてもよく、前記差動増幅回
路は、カレントミラー回路を構成する、ｎチャネルＭＯ
ＳＦＥＴから成る第１のトランジスタ及び第２のトラン
ジスタと、前記入力信号がゲートに入力される、前記第
１のトランジスタと直列に接続されたｐチャネルＭＯＳ
ＦＥＴから成る第３のトランジスタと、前記基準電圧が
ゲートに入力される、前記第３のトランジスタとソース
が共通に接続され、前記第２のトランジスタと直列に接
続されたｐチャネルＭＯＳＦＥＴから成る第４のトラン
ジスタと、を有し、前記第１の動作電流路用トランジス
タ及び前記第２の動作電流路用トランジスタが、それぞ
れｐチャネルＭＯＳＦＥＴから構成されていてもよい。
【００１９】一方、本発明の半導体記憶装置は、メモリ
セルに書き込まれたデータを保持するためにリフレッシ
ュ動作を必要とする半導体記憶装置であって、外部から
供給される、前記半導体記憶装置を前記リフレッシュ動
作状態へ設定するためのクロックイネーブル信号を受信
する上記入力バッファ回路と、前記入力バッファ回路の
出力信号にしたがって、前記半導体記憶装置がリフレッ
シュ動作状態であるか否かを示すリフレッシュ動作信号
を生成し、該リフレッシュ動作信号を前記制御信号とし
て前記入力バッファ回路へ供給する制御回路と、を有す
る構成である。
セルに書き込まれたデータを保持するためにリフレッシ
ュ動作を必要とする半導体記憶装置であって、外部から
供給される、前記半導体記憶装置を前記リフレッシュ動
作状態へ設定するためのクロックイネーブル信号を受信
する上記入力バッファ回路と、前記入力バッファ回路の
出力信号にしたがって、前記半導体記憶装置がリフレッ
シュ動作状態であるか否かを示すリフレッシュ動作信号
を生成し、該リフレッシュ動作信号を前記制御信号とし
て前記入力バッファ回路へ供給する制御回路と、を有す
る構成である。
【００２０】または、メモリセルに書き込まれたデータ
を保持するためにリフレッシュ動作を必要とする半導体
記憶装置であって、外部から供給される、前記半導体記
憶装置を前記リフレッシュ動作状態へ設定するためのク
ロックイネーブル信号を受信する上記入力バッファ回路
と、前記入力バッファ回路の出力信号にしたがって、前
記半導体記憶装置がリフレッシュ動作状態であるか否か
を示すリフレッシュ動作信号を出力する制御回路と、前
記制御から出力された前記リフレッシュ動作信号を反転
し、前記制御信号として前記入力バッファ回路へ供給す
るインバータと、を有する構成である。
を保持するためにリフレッシュ動作を必要とする半導体
記憶装置であって、外部から供給される、前記半導体記
憶装置を前記リフレッシュ動作状態へ設定するためのク
ロックイネーブル信号を受信する上記入力バッファ回路
と、前記入力バッファ回路の出力信号にしたがって、前
記半導体記憶装置がリフレッシュ動作状態であるか否か
を示すリフレッシュ動作信号を出力する制御回路と、前
記制御から出力された前記リフレッシュ動作信号を反転
し、前記制御信号として前記入力バッファ回路へ供給す
るインバータと、を有する構成である。
【００２１】上記のように構成された入力バッファ回路
及び半導体記憶装置では、差動増幅回路へ所定の第１の
動作電流を供給する、常にＯＮ状態にある第１の動作電
流路用トランジスタと、外部からの制御信号にしたがっ
てＯＮ／ＯＦＦが制御される、該ＯＮ時に差動増幅回路
へ第１の動作電流よりも大きい第２の動作電流を供給す
る第２の動作電流路用トランジスタとを有することで、
通常動作時は制御信号により第２の動作電流路用トラン
ジスタをＯＮさせることで差動増幅回路に大きな動作電
流を供給し、半導体記憶装置が待機・停止状態にあるリ
フレッシュ動作時には制御信号により第２の動作電流路
用トランジスタをＯＦＦさせることで差動増幅回路に第
１の動作電流のみ供給することが可能になる。したがっ
て、リフレッシュ動作時における差動増幅回路の動作電
流が低減される。
及び半導体記憶装置では、差動増幅回路へ所定の第１の
動作電流を供給する、常にＯＮ状態にある第１の動作電
流路用トランジスタと、外部からの制御信号にしたがっ
てＯＮ／ＯＦＦが制御される、該ＯＮ時に差動増幅回路
へ第１の動作電流よりも大きい第２の動作電流を供給す
る第２の動作電流路用トランジスタとを有することで、
通常動作時は制御信号により第２の動作電流路用トラン
ジスタをＯＮさせることで差動増幅回路に大きな動作電
流を供給し、半導体記憶装置が待機・停止状態にあるリ
フレッシュ動作時には制御信号により第２の動作電流路
用トランジスタをＯＦＦさせることで差動増幅回路に第
１の動作電流のみ供給することが可能になる。したがっ
て、リフレッシュ動作時における差動増幅回路の動作電
流が低減される。
【００２２】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２３】（第１の実施の形態）まず、本発明の入力
バッファ回路を備えた半導体記憶装置の構成についてＤ
ＲＡＭを例にして簡単に説明する。
バッファ回路を備えた半導体記憶装置の構成についてＤ
ＲＡＭを例にして簡単に説明する。
【００２４】図１は入力バッファ回路を備えた半導体記
憶装置の一構成例を示すブロック図である。
憶装置の一構成例を示すブロック図である。
【００２５】図１に示すように、半導体記憶装置は、デ
ータが格納される複数のメモリセルから成るメモリセル
アレイ１と、データの書き込み／読み出しを行うメモリ
セルに対してアクセスするためのアドレス信号ＡＤＤを
受信する入力バッファ回路であるアドレスバッファ２
と、外部から供給されたアドレス信号ＡＤＤをデコード
し、カラムアドレス及びロウアドレスをそれぞれ出力す
るアドレスレジスタ３と、アドレスレジスタ３から出力
されたカラムアドレスをデコードするカラムデコーダ４
と、アドレスレジスタ３から出力されたロウアドレスを
デコードするロウデコーダ５と、メモリセルアレイ１か
ら読み出されたデータを外部電源電圧レベルまで増幅す
るメインアンプ６と、データ入出力端子ＤＱを介して外
部から入力される書き込みデータを一時的に保持すると
共に、メモリセルアレイ１から読み出されたデータを一
時的に保持し、データ入出力端子ＤＱを介して出力する
入出力バッファ７と、外部から供給されるシステムクロ
ックＣＬＫを受信する入力バッファ回路であるクロック
バッファ８と、外部から供給される各種コマンドＣＭＤ
を受信する入力バッファ回路であるコマンドバッファ９
と、外部から供給されるクロックイネーブル信号ＣＫＥ
を受信する入力バッファ回路であるＣＫＥバッファ１０
と、各入力バッファ回路からの出力信号を受信し、メモ
リセルアレイ１へのデータの書き込み／読み出し動作を
制御する制御回路１１とを有する構成である。なお、制
御回路１１からＣＫＥバッファ１０には半導体記憶装置
がセルフリフレッシュ動作状態にあるか否かを示すリフ
レッシュ動作信号ＳＲＦＢが供給される。
ータが格納される複数のメモリセルから成るメモリセル
アレイ１と、データの書き込み／読み出しを行うメモリ
セルに対してアクセスするためのアドレス信号ＡＤＤを
受信する入力バッファ回路であるアドレスバッファ２
と、外部から供給されたアドレス信号ＡＤＤをデコード
し、カラムアドレス及びロウアドレスをそれぞれ出力す
るアドレスレジスタ３と、アドレスレジスタ３から出力
されたカラムアドレスをデコードするカラムデコーダ４
と、アドレスレジスタ３から出力されたロウアドレスを
デコードするロウデコーダ５と、メモリセルアレイ１か
ら読み出されたデータを外部電源電圧レベルまで増幅す
るメインアンプ６と、データ入出力端子ＤＱを介して外
部から入力される書き込みデータを一時的に保持すると
共に、メモリセルアレイ１から読み出されたデータを一
時的に保持し、データ入出力端子ＤＱを介して出力する
入出力バッファ７と、外部から供給されるシステムクロ
ックＣＬＫを受信する入力バッファ回路であるクロック
バッファ８と、外部から供給される各種コマンドＣＭＤ
を受信する入力バッファ回路であるコマンドバッファ９
と、外部から供給されるクロックイネーブル信号ＣＫＥ
を受信する入力バッファ回路であるＣＫＥバッファ１０
と、各入力バッファ回路からの出力信号を受信し、メモ
リセルアレイ１へのデータの書き込み／読み出し動作を
制御する制御回路１１とを有する構成である。なお、制
御回路１１からＣＫＥバッファ１０には半導体記憶装置
がセルフリフレッシュ動作状態にあるか否かを示すリフ
レッシュ動作信号ＳＲＦＢが供給される。
【００２６】このような構成において、本実施形態では
クロックイネーブル信号ＣＫＥを受信するＣＫＥバッフ
ァ１０用の差動増幅回路に、常にＯＮ状態にある第１の
動作電流路Ｃ１と、リフレッシュ動作信号ＳＲＦＢによ
ってＯＮ／ＯＦＦが切り替わる第２の動作電流路Ｃ２と
を設けた構成である。
クロックイネーブル信号ＣＫＥを受信するＣＫＥバッフ
ァ１０用の差動増幅回路に、常にＯＮ状態にある第１の
動作電流路Ｃ１と、リフレッシュ動作信号ＳＲＦＢによ
ってＯＮ／ＯＦＦが切り替わる第２の動作電流路Ｃ２と
を設けた構成である。
【００２７】図２は本発明の入力バッファ回路の第１の
実施の形態の構成を示す回路図である。
実施の形態の構成を示す回路図である。
【００２８】図２に示すように、本実施形態の入力バッ
ファ回路は、ゲートが共通に接続され、ソースから電源
電圧ＶＤＤが供給される第１のトランジスタＱ１及び第
２のトランジスタＱ２と、第１のトランジスタＱ１とド
レインどうしが接続された第３のトランジスタＱ３と、
第３のトランジスタＱ３とソースが共通に接続され、第
２のトランジスタＱ２とドレインどうしが接続された第
４のトランジスタＱ４と、第３のトランジスタＱ３及び
第４のトランジスタＱ４のソースと接地電位ＶＳＳ間に
挿入される第５のトランジスタＱ５及び第６のトランジ
スタＱ６とを有する構成である。なお、第１のトランジ
スタＱ１及び第２のトランジスタＱ２にはｐチャネルＭ
ＯＳＦＥＴが用いられ、第３のトランジスタＱ３〜第６
のトランジスタＱ６にはｎチャネルＭＯＳＦＥＴが用い
られる。
ファ回路は、ゲートが共通に接続され、ソースから電源
電圧ＶＤＤが供給される第１のトランジスタＱ１及び第
２のトランジスタＱ２と、第１のトランジスタＱ１とド
レインどうしが接続された第３のトランジスタＱ３と、
第３のトランジスタＱ３とソースが共通に接続され、第
２のトランジスタＱ２とドレインどうしが接続された第
４のトランジスタＱ４と、第３のトランジスタＱ３及び
第４のトランジスタＱ４のソースと接地電位ＶＳＳ間に
挿入される第５のトランジスタＱ５及び第６のトランジ
スタＱ６とを有する構成である。なお、第１のトランジ
スタＱ１及び第２のトランジスタＱ２にはｐチャネルＭ
ＯＳＦＥＴが用いられ、第３のトランジスタＱ３〜第６
のトランジスタＱ６にはｎチャネルＭＯＳＦＥＴが用い
られる。
【００２９】第１のトランジスタＱ１と第２のトランジ
スタＱ２は、第２のトランジスタＱ２のゲートとドレイ
ンを共通に接続することでカレントミラー回路を構成し
ている。第４のトランジスタＱ４のゲートには第３のト
ランジスタＱ３のゲートに入力される信号レベルの判定
に用いられる基準電圧ＶＲＥＦが供給され、第３のトラ
ンジスタＱ３のゲートには、例えば、半導体記憶装置に
外部から供給されるクロックイネーブル信号ＣＫＥが入
力される。
スタＱ２は、第２のトランジスタＱ２のゲートとドレイ
ンを共通に接続することでカレントミラー回路を構成し
ている。第４のトランジスタＱ４のゲートには第３のト
ランジスタＱ３のゲートに入力される信号レベルの判定
に用いられる基準電圧ＶＲＥＦが供給され、第３のトラ
ンジスタＱ３のゲートには、例えば、半導体記憶装置に
外部から供給されるクロックイネーブル信号ＣＫＥが入
力される。
【００３０】本発明の入力バッファ回路では、第３のト
ランジスタＱ３及び第４のトランジスタＱ４のソース
（ノードＮ１１）と接地電位ＶＳＳ間に第５のトランジ
スタＱ５と第６のトランジスタＱ６とが並列に設けら
れ、第５のトランジスタＱ５により第１の動作電流路Ｃ
１が形成され、第６のトランジスタＱ６により第２の動
作電流路Ｃ２が形成された構成である。
ランジスタＱ３及び第４のトランジスタＱ４のソース
（ノードＮ１１）と接地電位ＶＳＳ間に第５のトランジ
スタＱ５と第６のトランジスタＱ６とが並列に設けら
れ、第５のトランジスタＱ５により第１の動作電流路Ｃ
１が形成され、第６のトランジスタＱ６により第２の動
作電流路Ｃ２が形成された構成である。
【００３１】第５のトランジスタＱ５には、例えば、ト
ランジスタサイズが小さく（ゲート幅が狭く）チャネル
抵抗が大きいトランジスタが用いられ、流れる電流量が
抑制された第１の動作電流路Ｃ１が形成される。また、
第６のトランジスタＱ６には、例えば、トランジスタサ
イズが大きく（ゲート幅が広く）チャネル抵抗が小さい
トランジスタが用いられ、流れる電流量が大きい第２の
動作電流路Ｃ２が形成される。
ランジスタサイズが小さく（ゲート幅が狭く）チャネル
抵抗が大きいトランジスタが用いられ、流れる電流量が
抑制された第１の動作電流路Ｃ１が形成される。また、
第６のトランジスタＱ６には、例えば、トランジスタサ
イズが大きく（ゲート幅が広く）チャネル抵抗が小さい
トランジスタが用いられ、流れる電流量が大きい第２の
動作電流路Ｃ２が形成される。
【００３２】第５のトランジスタＱ５のゲートには電源
電圧ＶＤＤが供給されて常にＯＮされ、第５のトランジ
スタＱ５は、第１の動作電流路Ｃ１により差動増幅器を
構成する第１のトランジスタＱ１〜第４のトランジスタ
Ｑ４に比較的少ない動作電流を常に供給する。一方、第
６のトランジスタＱ６のゲートには制御回路１１から供
給されるリフレッシュ動作信号ＳＲＦＢが入力され、第
６のトランジスタＱ６は、通常動作時にＯＮすることで
第２の動作電流路Ｃ２により第１のトランジスタＱ１〜
第４のトランジスタＱ４に大きな動作電流を供給し、セ
ルフリフレッシュモード時にＯＦＦすることで第２の動
作電流路Ｃ２を遮断する。すなわち、セルフリフレッシ
ュモード時は第１の動作電流路Ｃ１から供給される動作
電流のみで差動増幅器を構成する第１のトランジスタＱ
１〜第４のトランジスタＱ４が動作する。したがって、
セルフリフレッシュモード時におけるＣＫＥバッファ１
０の動作電流を低減することができる。
電圧ＶＤＤが供給されて常にＯＮされ、第５のトランジ
スタＱ５は、第１の動作電流路Ｃ１により差動増幅器を
構成する第１のトランジスタＱ１〜第４のトランジスタ
Ｑ４に比較的少ない動作電流を常に供給する。一方、第
６のトランジスタＱ６のゲートには制御回路１１から供
給されるリフレッシュ動作信号ＳＲＦＢが入力され、第
６のトランジスタＱ６は、通常動作時にＯＮすることで
第２の動作電流路Ｃ２により第１のトランジスタＱ１〜
第４のトランジスタＱ４に大きな動作電流を供給し、セ
ルフリフレッシュモード時にＯＦＦすることで第２の動
作電流路Ｃ２を遮断する。すなわち、セルフリフレッシ
ュモード時は第１の動作電流路Ｃ１から供給される動作
電流のみで差動増幅器を構成する第１のトランジスタＱ
１〜第４のトランジスタＱ４が動作する。したがって、
セルフリフレッシュモード時におけるＣＫＥバッファ１
０の動作電流を低減することができる。
【００３３】なお、図２に示した入力バッファ回路で
は、差動増幅回路に第２の動作電流路Ｃ２を形成するた
めに１つの第６のトランジスタＱ６を有する構成を示し
たが、第６のトランジスタＱ６を複数個備え、それらを
並列に接続した構成であってもよい。その場合、第５の
トランジスタＱ５と第６のトランジスタＱ６は同じトラ
ンジスタサイズで形成してもよい。
は、差動増幅回路に第２の動作電流路Ｃ２を形成するた
めに１つの第６のトランジスタＱ６を有する構成を示し
たが、第６のトランジスタＱ６を複数個備え、それらを
並列に接続した構成であってもよい。その場合、第５の
トランジスタＱ５と第６のトランジスタＱ６は同じトラ
ンジスタサイズで形成してもよい。
【００３４】次に、本実施形態の入力バッファ回路の動
作について図面を用いて説明する。
作について図面を用いて説明する。
【００３５】図３は本発明の入力バッファ回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【００３６】図２に示した入力バッファ回路は、図５に
示した従来の入力バッファ回路と同様に、外部から供給
されるクロックイネーブル信号ＣＫＥのレベルと基準電
圧ＶＲＥＦのレベルを比較し、クロックイネーブル信号
ＣＫＥが“Ｌｏｗ”レベルのときは、出力端子である第
３のトランジスタＱ３のドレインからクロックイネーブ
ル信号ＣＫＥＢとして“Ｈｉｇｈ”レベルを出力する。
また、外部から供給されるクロックイネーブル信号ＣＫ
Ｅが“Ｈｉｇｈ”レベルのときは、出力端子である第３
のトランジスタＱ３のドレインからクロックイネーブル
信号ＣＫＥＢとして“Ｌｏｗ”レベルを出力する。
示した従来の入力バッファ回路と同様に、外部から供給
されるクロックイネーブル信号ＣＫＥのレベルと基準電
圧ＶＲＥＦのレベルを比較し、クロックイネーブル信号
ＣＫＥが“Ｌｏｗ”レベルのときは、出力端子である第
３のトランジスタＱ３のドレインからクロックイネーブ
ル信号ＣＫＥＢとして“Ｈｉｇｈ”レベルを出力する。
また、外部から供給されるクロックイネーブル信号ＣＫ
Ｅが“Ｈｉｇｈ”レベルのときは、出力端子である第３
のトランジスタＱ３のドレインからクロックイネーブル
信号ＣＫＥＢとして“Ｌｏｗ”レベルを出力する。
【００３７】セルフリフレッシュモードはクロックイネ
ーブル信号ＣＫＥにしたがって制御され、図３に示す時
刻“ｔ１”でクロックイネーブル信号ＣＫＥが“Ｌｏ
ｗ”レベルになると、半導体記憶装置はセルフリフレッ
シュモードにエントリーされる。続いて、時刻“ｔ２”
でリフレッシュ動作信号ＳＲＦＢが“Ｌｏｗ”レベルに
なると、半導体記憶装置はセルフリフレッシュモードに
なり、所定のリフレッシュ動作を開始する。ここで、時
刻ｔ１〜ｔ２の経過時間は期間ｔＥＮとする。
ーブル信号ＣＫＥにしたがって制御され、図３に示す時
刻“ｔ１”でクロックイネーブル信号ＣＫＥが“Ｌｏ
ｗ”レベルになると、半導体記憶装置はセルフリフレッ
シュモードにエントリーされる。続いて、時刻“ｔ２”
でリフレッシュ動作信号ＳＲＦＢが“Ｌｏｗ”レベルに
なると、半導体記憶装置はセルフリフレッシュモードに
なり、所定のリフレッシュ動作を開始する。ここで、時
刻ｔ１〜ｔ２の経過時間は期間ｔＥＮとする。
【００３８】次に、時刻“ｔ３”でクロックイネーブル
信号ＣＫＥが“Ｈｉｇｈ”レベルになると、時刻“ｔ
４”でリフレッシュ動作信号ＳＲＦＢが“Ｈｉｇｈ”レ
ベルに切り替わり半導体記憶装置がセルフリフレッシュ
モードから復帰する。ここで、時刻ｔ３〜ｔ４の経過時
間は期間ｔＥＸとする。
信号ＣＫＥが“Ｈｉｇｈ”レベルになると、時刻“ｔ
４”でリフレッシュ動作信号ＳＲＦＢが“Ｈｉｇｈ”レ
ベルに切り替わり半導体記憶装置がセルフリフレッシュ
モードから復帰する。ここで、時刻ｔ３〜ｔ４の経過時
間は期間ｔＥＸとする。
【００３９】入力バッファ回路には、上記ｔ２〜ｔ４の
期間で“Ｌｏｗ”レベルのリフレッシュ動作信号ＳＲＦ
Ｂが供給され、第６のトランジスタＱ６がＯＦＦされて
第２の動作電流路Ｃ２が遮断される。セルフリフレッシ
ュモード中は、第２の動作電流路Ｃ２が遮断されて入力
バッファ回路の動作電流が少なく動作速度が遅くなるた
め、図３に示した期間ｔＥＸは期間ｔＥＮに比べて長く
なる。しかしながら、期間ｔＥＸは、セルフリフレッシ
ュモードが終了してから次のコマンド（例えば、データ
を読み出すためのリードコマンド等）の受け付けが可能
になるまでの時間ｔＳＮＲよりも短く設定されていれば
問題無く動作する。すなわち、第１の動作電流路Ｃ１に
流す電流量は、差動増幅回路の動作速度がｔＥＸ＜ｔＳ
ＮＲを満たす範囲内に設定される。
期間で“Ｌｏｗ”レベルのリフレッシュ動作信号ＳＲＦ
Ｂが供給され、第６のトランジスタＱ６がＯＦＦされて
第２の動作電流路Ｃ２が遮断される。セルフリフレッシ
ュモード中は、第２の動作電流路Ｃ２が遮断されて入力
バッファ回路の動作電流が少なく動作速度が遅くなるた
め、図３に示した期間ｔＥＸは期間ｔＥＮに比べて長く
なる。しかしながら、期間ｔＥＸは、セルフリフレッシ
ュモードが終了してから次のコマンド（例えば、データ
を読み出すためのリードコマンド等）の受け付けが可能
になるまでの時間ｔＳＮＲよりも短く設定されていれば
問題無く動作する。すなわち、第１の動作電流路Ｃ１に
流す電流量は、差動増幅回路の動作速度がｔＥＸ＜ｔＳ
ＮＲを満たす範囲内に設定される。
【００４０】したがって、本発明の入力バッファ回路を
備えた半導体記憶装置によれば、セルフリフレッシュモ
ード期間における消費電流を低減することができる。ま
た、差動増幅回路がセルフリフレッシュモード期間にお
いても常に動作状態にあるため、クロックイネーブル信
号ＣＫＥの変化を受けつけることが可能であり、セルフ
リフレッシュモードからの復帰が可能になる。
備えた半導体記憶装置によれば、セルフリフレッシュモ
ード期間における消費電流を低減することができる。ま
た、差動増幅回路がセルフリフレッシュモード期間にお
いても常に動作状態にあるため、クロックイネーブル信
号ＣＫＥの変化を受けつけることが可能であり、セルフ
リフレッシュモードからの復帰が可能になる。
【００４１】（第２の実施の形態）第１の実施の形態で
示した入力バッファ回路では、差動増幅回路を構成する
第１のトランジスタＱ１及び第２のトランジスタＱ２に
ｐチャネルＭＯＳＦＥＴを用い、第３のトランジスタＱ
３〜第６のトランジスタＱ６にｎチャネルＭＯＳＦＥＴ
を用いた構成を示したが、入力バッファ回路はこのよう
な構成に限定されるものではなく、例えば、図４に示す
ような構成であってもよい。
示した入力バッファ回路では、差動増幅回路を構成する
第１のトランジスタＱ１及び第２のトランジスタＱ２に
ｐチャネルＭＯＳＦＥＴを用い、第３のトランジスタＱ
３〜第６のトランジスタＱ６にｎチャネルＭＯＳＦＥＴ
を用いた構成を示したが、入力バッファ回路はこのよう
な構成に限定されるものではなく、例えば、図４に示す
ような構成であってもよい。
【００４２】図４は本発明の入力バッファ回路の第２の
実施の形態の構成を示す回路図である。
実施の形態の構成を示す回路図である。
【００４３】本実施形態の入力バッファ回路は、ゲート
が共通に接続され、ソースが接地電位ＶＳＳに接続され
る第１のトランジスタＱ１１及び第２のトランジスタＱ
１２と、第１のトランジスタＱ１１とドレインどうしが
接続された第３のトランジスタＱ１３と、第３のトラン
ジスタＱ１３とソースが共通に接続され、第２のトラン
ジスタＱ１２とドレインどうしが接続された第４のトラ
ンジスタＱ１４と、第３のトランジスタＱ１３及び第４
のトランジスタＱ１４のソースと電源電位ＶＤＤ間に挿
入される第５のトランジスタＱ１５及び第６のトランジ
スタＱ１６と、制御回路１１から供給されるリフレッシ
ュ動作信号ＳＲＦＢを反転するインバータ１７とを有す
る構成である。ここで、第１のトランジスタＱ１及び第
２のトランジスタＱ２にはｎチャネルＭＯＳＦＥＴが用
いられ、第３のトランジスタＱ３〜第６のトランジスタ
Ｑ６にはｐチャネルＭＯＳＦＥＴが用いられる。
が共通に接続され、ソースが接地電位ＶＳＳに接続され
る第１のトランジスタＱ１１及び第２のトランジスタＱ
１２と、第１のトランジスタＱ１１とドレインどうしが
接続された第３のトランジスタＱ１３と、第３のトラン
ジスタＱ１３とソースが共通に接続され、第２のトラン
ジスタＱ１２とドレインどうしが接続された第４のトラ
ンジスタＱ１４と、第３のトランジスタＱ１３及び第４
のトランジスタＱ１４のソースと電源電位ＶＤＤ間に挿
入される第５のトランジスタＱ１５及び第６のトランジ
スタＱ１６と、制御回路１１から供給されるリフレッシ
ュ動作信号ＳＲＦＢを反転するインバータ１７とを有す
る構成である。ここで、第１のトランジスタＱ１及び第
２のトランジスタＱ２にはｎチャネルＭＯＳＦＥＴが用
いられ、第３のトランジスタＱ３〜第６のトランジスタ
Ｑ６にはｐチャネルＭＯＳＦＥＴが用いられる。
【００４４】第１のトランジスタＱ１１と第２のトラン
ジスタＱ１２は、第２のトランジスタＱ１２のゲートと
ドレインを共通に接続することでカレントミラー回路を
構成している。第４のトランジスタＱ１４のゲートには
第３のトランジスタＱ１３のゲートに入力される信号レ
ベルの判定に用いられる基準電圧ＶＲＥＦが供給され、
第３のトランジスタＱ１３のゲートには外部から供給さ
れるクロックイネーブル信号ＣＫＥが入力される。
ジスタＱ１２は、第２のトランジスタＱ１２のゲートと
ドレインを共通に接続することでカレントミラー回路を
構成している。第４のトランジスタＱ１４のゲートには
第３のトランジスタＱ１３のゲートに入力される信号レ
ベルの判定に用いられる基準電圧ＶＲＥＦが供給され、
第３のトランジスタＱ１３のゲートには外部から供給さ
れるクロックイネーブル信号ＣＫＥが入力される。
【００４５】第３のトランジスタＱ１３及び第４のトラ
ンジスタＱ１４のソース（ノードＮ１１）と電源電圧Ｖ
ＤＤ間には２つのトランジスタが並列に設けられ、第５
のトランジスタＱ１５により第１の動作電流路Ｃ１が形
成され、第６のトランジスタＱ１６により第２の動作電
流路Ｃ２が形成されている。第５のトランジスタＱ１５
にはチャネル抵抗が大きいトランジスタが用いられ、流
れる電流量が抑制された第１の電流路Ｃ１が形成され
る。また、第６のトランジスタＱ１６にはチャネル抵抗
が小さいトランジスタが用いられ、流れる電流量が大き
い第２の動作電流路Ｃ２が形成される。
ンジスタＱ１４のソース（ノードＮ１１）と電源電圧Ｖ
ＤＤ間には２つのトランジスタが並列に設けられ、第５
のトランジスタＱ１５により第１の動作電流路Ｃ１が形
成され、第６のトランジスタＱ１６により第２の動作電
流路Ｃ２が形成されている。第５のトランジスタＱ１５
にはチャネル抵抗が大きいトランジスタが用いられ、流
れる電流量が抑制された第１の電流路Ｃ１が形成され
る。また、第６のトランジスタＱ１６にはチャネル抵抗
が小さいトランジスタが用いられ、流れる電流量が大き
い第２の動作電流路Ｃ２が形成される。
【００４６】第５のトランジスタＱ１５のゲートは接地
電位ＶＳＳと接続されて常にＯＮされ、第５のトランジ
スタＱ１５は第１の動作電流路Ｃ１により差動増幅器を
構成する第１のトランジスタＱ１１〜第４のトランジス
タＱ１４に少ない動作電流を常に供給する。一方、第６
のトランジスタＱ１６のゲートには制御回路１１から出
力されるリフレッシュ動作信号ＳＲＦＢをインバータ１
７で反転させた信号が供給され、第６のトランジスタＱ
１６は、通常動作時にＯＮすることで第２の動作電流路
Ｃ２により第１のトランジスタＱ１１〜第４のトランジ
スタＱ１４に大きな動作電流を供給し、セルフリフレッ
シュモード時にＯＦＦすることで第２の動作電流路Ｃ２
を遮断する。すなわち、セルフリフレッシュモード時は
第１の動作電流路Ｃ１から供給される動作電流のみで差
動増幅回路を構成する第１のトランジスタＱ１１〜第４
のトランジスタＱ１４が動作する。
電位ＶＳＳと接続されて常にＯＮされ、第５のトランジ
スタＱ１５は第１の動作電流路Ｃ１により差動増幅器を
構成する第１のトランジスタＱ１１〜第４のトランジス
タＱ１４に少ない動作電流を常に供給する。一方、第６
のトランジスタＱ１６のゲートには制御回路１１から出
力されるリフレッシュ動作信号ＳＲＦＢをインバータ１
７で反転させた信号が供給され、第６のトランジスタＱ
１６は、通常動作時にＯＮすることで第２の動作電流路
Ｃ２により第１のトランジスタＱ１１〜第４のトランジ
スタＱ１４に大きな動作電流を供給し、セルフリフレッ
シュモード時にＯＦＦすることで第２の動作電流路Ｃ２
を遮断する。すなわち、セルフリフレッシュモード時は
第１の動作電流路Ｃ１から供給される動作電流のみで差
動増幅回路を構成する第１のトランジスタＱ１１〜第４
のトランジスタＱ１４が動作する。
【００４７】このような構成では、第１の実施の形態の
入力バッファ回路と同様に、外部から供給されるクロッ
クイネーブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦの
レベルが比較され、クロックイネーブル信号ＣＫＥが
“Ｌｏｗ”レベルのときに、出力端子である第３のトラ
ンジスタＱ３のドレインからクロックイネーブル信号Ｃ
ＫＥＢとして“Ｈｉｇｈ”レベルが出力される。また、
外部から供給されるクロックイネーブル信号ＣＫＥが
“Ｈｉｇｈ”レベルのときに、出力端子である第３のト
ランジスタＱ３のドレインからクロックイネーブル信号
ＣＫＥＢとして“Ｌｏｗ”レベルが出力される。
入力バッファ回路と同様に、外部から供給されるクロッ
クイネーブル信号ＣＫＥのレベルと基準電圧ＶＲＥＦの
レベルが比較され、クロックイネーブル信号ＣＫＥが
“Ｌｏｗ”レベルのときに、出力端子である第３のトラ
ンジスタＱ３のドレインからクロックイネーブル信号Ｃ
ＫＥＢとして“Ｈｉｇｈ”レベルが出力される。また、
外部から供給されるクロックイネーブル信号ＣＫＥが
“Ｈｉｇｈ”レベルのときに、出力端子である第３のト
ランジスタＱ３のドレインからクロックイネーブル信号
ＣＫＥＢとして“Ｌｏｗ”レベルが出力される。
【００４８】また、第１の実施の形態の入力バッファ回
路と同様に、図３に示した時刻“ｔ１”でクロックイネ
ーブル信号ＣＫＥが“Ｌｏｗ”レベルになると、半導体
記憶装置はセルフリフレッシュモードにエントリーさ
れ、時刻“ｔ２”でリフレッシュ動作信号ＳＲＦＢが
“Ｌｏｗ”レベルになると半導体記憶装置はセルフリフ
レッシュモードになり、所定のリフレッシュ動作を開始
する。
路と同様に、図３に示した時刻“ｔ１”でクロックイネ
ーブル信号ＣＫＥが“Ｌｏｗ”レベルになると、半導体
記憶装置はセルフリフレッシュモードにエントリーさ
れ、時刻“ｔ２”でリフレッシュ動作信号ＳＲＦＢが
“Ｌｏｗ”レベルになると半導体記憶装置はセルフリフ
レッシュモードになり、所定のリフレッシュ動作を開始
する。
【００４９】さらに、時刻“ｔ３”でクロックイネーブ
ル信号ＣＫＥが“Ｈｉｇｈ”レベルになると、時刻“ｔ
４”でリフレッシュ動作信号ＳＲＦＢが“Ｈｉｇｈ”レ
ベルに切り替わり半導体記憶装置はセルフリフレッシュ
モードから復帰する。
ル信号ＣＫＥが“Ｈｉｇｈ”レベルになると、時刻“ｔ
４”でリフレッシュ動作信号ＳＲＦＢが“Ｈｉｇｈ”レ
ベルに切り替わり半導体記憶装置はセルフリフレッシュ
モードから復帰する。
【００５０】上記ｔ２〜ｔ４の期間ではリフレッシュ動
作信号ＳＲＦＢが“Ｌｏｗ”レベルであり、インバータ
１７の出力が“Ｈｉｇｈ”レベルであるために第６のト
ランジスタＱ１６がＯＦＦされ、第２の動作電流路Ｃ２
が遮断される。
作信号ＳＲＦＢが“Ｌｏｗ”レベルであり、インバータ
１７の出力が“Ｈｉｇｈ”レベルであるために第６のト
ランジスタＱ１６がＯＦＦされ、第２の動作電流路Ｃ２
が遮断される。
【００５１】したがって、図４に示すような本実施形態
の構成であっても、半導体記憶装置のセルフリフレッシ
ュモード期間における消費電流を低減できると共に、セ
ルフリフレッシュモードからの復帰を可能にすることが
できる。
の構成であっても、半導体記憶装置のセルフリフレッシ
ュモード期間における消費電流を低減できると共に、セ
ルフリフレッシュモードからの復帰を可能にすることが
できる。
【００５２】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００５３】差動増幅回路へ所定の第１の動作電流を供
給する、常にＯＮ状態にある第１の動作電流路用トラン
ジスタと、外部からの制御信号にしたがってＯＮ／ＯＦ
Ｆが制御される、該ＯＮ時に差動増幅回路へ第１の動作
電流よりも大きい第２の動作電流を供給する第２の動作
電流路用トランジスタとを入力バッファ回路に有するこ
とで、通常動作時は制御信号により第２の動作電流路用
トランジスタをＯＮさせることで差動増幅回路に大きな
動作電流を供給し、半導体記憶装置が待機・停止状態に
あるリフレッシュ動作時には制御信号により第２の動作
電流路用トランジスタをＯＦＦさせることで差動増幅回
路に第１の動作電流のみを供給することが可能になる。
したがって、リフレッシュ動作時における差動増幅回路
の動作電流が低減され、リフレッシュ動作期間における
半導体記憶装置の消費電流を低減できると共に、クロッ
クイネーブル信号の変化を受け付けてリフレッシュ動作
状態からの復帰が可能になる。
給する、常にＯＮ状態にある第１の動作電流路用トラン
ジスタと、外部からの制御信号にしたがってＯＮ／ＯＦ
Ｆが制御される、該ＯＮ時に差動増幅回路へ第１の動作
電流よりも大きい第２の動作電流を供給する第２の動作
電流路用トランジスタとを入力バッファ回路に有するこ
とで、通常動作時は制御信号により第２の動作電流路用
トランジスタをＯＮさせることで差動増幅回路に大きな
動作電流を供給し、半導体記憶装置が待機・停止状態に
あるリフレッシュ動作時には制御信号により第２の動作
電流路用トランジスタをＯＦＦさせることで差動増幅回
路に第１の動作電流のみを供給することが可能になる。
したがって、リフレッシュ動作時における差動増幅回路
の動作電流が低減され、リフレッシュ動作期間における
半導体記憶装置の消費電流を低減できると共に、クロッ
クイネーブル信号の変化を受け付けてリフレッシュ動作
状態からの復帰が可能になる。
【図１】入力バッファ回路を備えた半導体記憶装置の一
構成例を示すブロック図である。
構成例を示すブロック図である。
【図２】本発明の入力バッファ回路の第１の実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図３】本発明の入力バッファ回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図４】本発明の入力バッファ回路の第２の実施の形態
の構成を示す回路図である。
の構成を示す回路図である。
【図５】従来の入力バッファ回路の構成を示すブロック
図である。
図である。
【図６】低消費電力化を実現した従来の入力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
１ メモリセルアレイ
２ アドレスバッファ
３ アドレスレジスタ
４ カラムでコーダ
５ ロウデコーダ
６ メインアンプ
７ 入出力バッファ
８ クロックバッファ
９ コマンドバッファ
１０ ＣＫＥバッファ
１１ 制御回路
１７ インバータ
Ｑ１、Ｑ１１ 第１のトランジスタ
Ｑ２、Ｑ１２ 第２のトランジスタ
Ｑ３、Ｑ１３ 第３のトランジスタ
Ｑ４、Ｑ１４ 第４のトランジスタ
Ｑ５、Ｑ１５ 第５のトランジスタ
Ｑ６、Ｑ１６ 第６のトランジスタ
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Ｆターム(参考） 5J056 AA01 BB17 CC00 CC02 DD13
DD28 EE05 EE07 FF01 FF06
FF08 KK00
5J066 AA01 AA12 AA45 CA00 CA36
FA06 HA10 HA17 KA03 KA04
MA21 ND01 ND14 ND22 ND23
PD01 SA00 TA01 TA06
5J500 AA01 AA12 AA45 AC00 AC36
AF06 AH10 AH17 AK03 AK04
AM21 AS00 AT01 AT06 DN01
DN14 DN22 DN23 DP01
5M024 AA04 BB03 BB39 DD35 DD40
EE05 GG17 HH04 PP01 PP03
PP07
Claims (6)
- 【請求項１】 外部からの入力信号、及び該入力信号の
レベルを判定するための基準電圧が入力される差動増幅
回路と、 所定の一定電圧がゲートに供給されることで常にＯＮ状
態にある、前記差動増幅回路へ所定の第１の動作電流を
供給する第１の動作電流路用トランジスタと、外部から
の制御信号にしたがってＯＮ／ＯＦＦが制御される、該
ＯＮ時に前記差動増幅回路へ前記第１の動作電流よりも
大きい第２の動作電流を供給する少なくとも１つの第２
の動作電流路用トランジスタと、を有する入力バッファ
回路。 - 【請求項２】 前記第２の動作電流路用トランジスタ
は、 前記第１の動作電流路用トランジスタよりもチャネル抵
抗が小さい請求項１記載の入力バッファ回路。 - 【請求項３】 前記差動増幅回路は、 カレントミラー回路を構成する、ｐチャネルＭＯＳＦＥ
Ｔから成る第１のトランジスタ及び第２のトランジスタ
と、 前記入力信号がゲートに入力される、前記第１のトラン
ジスタと直列に接続されたｎチャネルＭＯＳＦＥＴから
成る第３のトランジスタと、 前記基準電圧がゲートに入力される、前記第３のトラン
ジスタとソースが共通に接続され、前記第２のトランジ
スタと直列に接続されたｎチャネルＭＯＳＦＥＴから成
る第４のトランジスタと、を有し、 前記第１の動作電流路用トランジスタ及び前記第２の動
作電流路用トランジスタが、それぞれｎチャネルＭＯＳ
ＦＥＴから成る請求項１または２記載の入力バッファ回
路。 - 【請求項４】 前記差動増幅回路は、 カレントミラー回路を構成する、ｎチャネルＭＯＳＦＥ
Ｔから成る第１のトランジスタ及び第２のトランジスタ
と、 前記入力信号がゲートに入力される、前記第１のトラン
ジスタと直列に接続されたｐチャネルＭＯＳＦＥＴから
成る第３のトランジスタと、 前記基準電圧がゲートに入力される、前記第３のトラン
ジスタとソースが共通に接続され、前記第２のトランジ
スタと直列に接続されたｐチャネルＭＯＳＦＥＴから成
る第４のトランジスタと、を有し、 前記第１の動作電流路用トランジスタ及び前記第２の動
作電流路用トランジスタが、それぞれｐチャネルＭＯＳ
ＦＥＴから成る請求項１または２記載の入力バッファ回
路。 - 【請求項５】 メモリセルに書き込まれたデータを保持
するためにリフレッシュ動作を必要とする半導体記憶装
置であって、 外部から供給される、前記半導体記憶装置を前記リフレ
ッシュ動作状態へ設定するためのクロックイネーブル信
号を受信する請求項１乃至３のいずれか１項記載の入力
バッファ回路と、 前記入力バッファ回路の出力信号にしたがって、前記半
導体記憶装置がリフレッシュ動作状態であるか否かを示
すリフレッシュ動作信号を生成し、該リフレッシュ動作
信号を前記制御信号として前記入力バッファ回路へ供給
する制御回路と、を有する半導体記憶装置。 - 【請求項６】 メモリセルに書き込まれたデータを保持
するためにリフレッシュ動作を必要とする半導体記憶装
置であって、 外部から供給される、前記半導体記憶装置を前記リフレ
ッシュ動作状態へ設定するためのクロックイネーブル信
号を受信する請求項４記載の入力バッファ回路と、 前記入力バッファ回路の出力信号にしたがって、前記半
導体記憶装置がリフレッシュ動作状態であるか否かを示
すリフレッシュ動作信号を出力する制御回路と、 前記制御から出力された前記リフレッシュ動作信号を反
転し、前記制御信号として前記入力バッファ回路へ供給
するインバータと、を有する半導体記憶装置。
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