JPH09294062A - 入力回路 - Google Patents
入力回路Info
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- JPH09294062A JPH09294062A JP8105311A JP10531196A JPH09294062A JP H09294062 A JPH09294062 A JP H09294062A JP 8105311 A JP8105311 A JP 8105311A JP 10531196 A JP10531196 A JP 10531196A JP H09294062 A JPH09294062 A JP H09294062A
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Abstract
(57)【要約】
【解決手段】低振幅信号によるインターフェイスの受信
回路において、スイッチ回路を設けることにより、電源
間リーク電流及び入力ゲートの浮きを防止する。通常動
作時には入力端子１２に基準電圧０．８Ｖが与えられ、
低振幅信号が入力端子１３に与えられる。基準電圧とこ
の低振幅信号の電位差がコンパレータ回路１６によって
増幅され、更にインバータ回路１８によって次段回路の
動作電圧レベルまで増幅される。待機、停止状態では、
イネーブル端子１１に対しＨレベルを与え、スイッチ回
路１５ではＰＭＯＳトランジスタ１５（ａ）が非導通状
態となり、スイッチ回路１７ではＮＭＯＳトランジスタ
１７（ａ）が導通状態となる。 【効果】わずかなスイッチ素子の追加だけで停止状態も
しくは待機状態におけるリーク電流を抑止でき、より低
消費電力化が図られると共に他の周辺回路等への影響も
防ぐことができる。
回路において、スイッチ回路を設けることにより、電源
間リーク電流及び入力ゲートの浮きを防止する。通常動
作時には入力端子１２に基準電圧０．８Ｖが与えられ、
低振幅信号が入力端子１３に与えられる。基準電圧とこ
の低振幅信号の電位差がコンパレータ回路１６によって
増幅され、更にインバータ回路１８によって次段回路の
動作電圧レベルまで増幅される。待機、停止状態では、
イネーブル端子１１に対しＨレベルを与え、スイッチ回
路１５ではＰＭＯＳトランジスタ１５（ａ）が非導通状
態となり、スイッチ回路１７ではＮＭＯＳトランジスタ
１７（ａ）が導通状態となる。 【効果】わずかなスイッチ素子の追加だけで停止状態も
しくは待機状態におけるリーク電流を抑止でき、より低
消費電力化が図られると共に他の周辺回路等への影響も
防ぐことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力回路に関し、
特に、低振幅信号によるインターフェイスにおいてデー
タ受信に用いられる入力回路に関する。
特に、低振幅信号によるインターフェイスにおいてデー
タ受信に用いられる入力回路に関する。
【０００２】
【従来の技術】低振幅信号によるインターフェイス回路
を形成する場合、特許出願公開番号、特開平４−２２５
２７５のＧＴＬと呼ばれるインターフェイス回路などが
あり、一例として図２に示されるような入力回路構成を
成し、ＰＭＯＳトランジスタ２４（ａ）、２４（ｂ）の
ソース側がともに電源に接続され、ＮＭＯＳトランジス
タ２４（ｃ）、２４（ｄ）のソースはともに接地され、
２４（ａ）、２４（ｃ）のドレインと、２４（ｃ）、２
４（ｄ）のゲートが共通に接続され、２４（ｂ）、２４
（ｄ）のドレインはともに出力ノード２４（ｅ）に接続
された差動増幅回路より成るコンパレータ回路２４にお
いて第１の入力端子２１に基準電圧を与え、第２の入力
端子２２に基準電圧を中心に振幅する低振幅信号を入力
し基準電圧と入力信号を比較し、出力ノード２４（ｅ）
に現れた増幅信号を次段のインバータ回路２３の電源電
圧まで増幅することにより、２値信号として受信してい
た。このような構造によれば、入力信号振幅が小さくと
も安定してデータの受信ができるとともに容易に高速化
が図れ、基準電圧を低レベルに設定することで消費電力
も低下できる。
を形成する場合、特許出願公開番号、特開平４−２２５
２７５のＧＴＬと呼ばれるインターフェイス回路などが
あり、一例として図２に示されるような入力回路構成を
成し、ＰＭＯＳトランジスタ２４（ａ）、２４（ｂ）の
ソース側がともに電源に接続され、ＮＭＯＳトランジス
タ２４（ｃ）、２４（ｄ）のソースはともに接地され、
２４（ａ）、２４（ｃ）のドレインと、２４（ｃ）、２
４（ｄ）のゲートが共通に接続され、２４（ｂ）、２４
（ｄ）のドレインはともに出力ノード２４（ｅ）に接続
された差動増幅回路より成るコンパレータ回路２４にお
いて第１の入力端子２１に基準電圧を与え、第２の入力
端子２２に基準電圧を中心に振幅する低振幅信号を入力
し基準電圧と入力信号を比較し、出力ノード２４（ｅ）
に現れた増幅信号を次段のインバータ回路２３の電源電
圧まで増幅することにより、２値信号として受信してい
た。このような構造によれば、入力信号振幅が小さくと
も安定してデータの受信ができるとともに容易に高速化
が図れ、基準電圧を低レベルに設定することで消費電力
も低下できる。
【０００３】
【発明が解決しようとする課題】上記のような回路構成
によると、データの入力が行われている受信動作時には
問題ないが、停止状態もしくはデータ入力待機状態であ
っても、第１の電源と第２の電源間にリーク電流が流れ
続け、不要な電力消費が生じると共に、ＩＣなどのチッ
プ内で使用される場合は、リーク電流によって他の周辺
回路の動作に影響を及ぼす可能性がある。さらに、この
入力回路を含む回路によるテスト時にもリーク電流が流
れ続け、静消費電流の測定が行えないなどの弊害が生じ
る。
によると、データの入力が行われている受信動作時には
問題ないが、停止状態もしくはデータ入力待機状態であ
っても、第１の電源と第２の電源間にリーク電流が流れ
続け、不要な電力消費が生じると共に、ＩＣなどのチッ
プ内で使用される場合は、リーク電流によって他の周辺
回路の動作に影響を及ぼす可能性がある。さらに、この
入力回路を含む回路によるテスト時にもリーク電流が流
れ続け、静消費電流の測定が行えないなどの弊害が生じ
る。
【０００４】
【課題を解決するための手段】上記課題に対し本発明
は、ある基準電位に対する低振幅信号を受信する差動増
幅器よりなり、該差動増幅器に接続される低振幅信号入
力端子と基準電位供給端子を有するコンパレータ回路
と、該コンパレータ回路の出力端子と接続される次段の
出力増幅回路と、該コンパレータ回路を制御するイネー
ブル端子と第１、第２の電源を有し、該コンパレータ回
路と第１または第２の電源間にスイッチ回路が配置さ
れ、イネーブル端子が該スイッチ回路の制御端子に接続
された構造をなす入力回路を提供する。
は、ある基準電位に対する低振幅信号を受信する差動増
幅器よりなり、該差動増幅器に接続される低振幅信号入
力端子と基準電位供給端子を有するコンパレータ回路
と、該コンパレータ回路の出力端子と接続される次段の
出力増幅回路と、該コンパレータ回路を制御するイネー
ブル端子と第１、第２の電源を有し、該コンパレータ回
路と第１または第２の電源間にスイッチ回路が配置さ
れ、イネーブル端子が該スイッチ回路の制御端子に接続
された構造をなす入力回路を提供する。
【０００５】
【作用】本発明の上記構成によれば、わずかな素子の追
加のみで、停止状態もしくは待機状態であっても、イネ
ーブル端子により不要な電流のリークを抑止できるとと
もに、他の周辺回路等への影響を及ぼすこともなく、更
に停止状態もしくは待機状態からデータ受信動作への状
態遷移も問題無く行われる。またテスト時の不要なリー
ク電流も防止できる。
加のみで、停止状態もしくは待機状態であっても、イネ
ーブル端子により不要な電流のリークを抑止できるとと
もに、他の周辺回路等への影響を及ぼすこともなく、更
に停止状態もしくは待機状態からデータ受信動作への状
態遷移も問題無く行われる。またテスト時の不要なリー
ク電流も防止できる。
【０００６】
【発明の実施の形態】図１に本発明の実施例を示す。一
実施例としてコンパレータ回路１６とインバータ回路１
８と２個のスイッチ回路１５、１７から成る入力回路を
示す。基準電圧が与えられる第１の入力端子１２と低振
幅信号が与えられる入力端子１３を有する差動増幅回路
から成るコンパレータ回路１６においてＰＭＯＳトラン
ジスタ１６（ａ）、１６（ｂ）のソース側がともにスイ
ッチ回路１５を通じて電源に接続され、ＮＭＯＳトラン
ジスタ１６（ｃ）、１６（ｄ）のソースはともに接地さ
れ、１６（ａ）、１６（ｃ）のドレインと１６（ｃ）、
１６（ｄ）のゲートに共通に接続され、１６（ｂ）、１
６（ｄ）のドレインはともに出力ノード１６（ｅ）に接
続されている。またコンパレータ回路１６の出力ノード
１６（ｅ）は、増幅作用を成すインバータ回路１８の入
力に接続され、且つコンパレータ回路１６の出力ノード
１６（ｅ）は、スイッチ回路１７を通じて接地されてい
る。一例としてスイッチ回路１５、１７はそれぞれＰＭ
ＯＳトランジスタ１５（ａ）、ＮＭＯＳトランジスタ１
７（ａ）で構成され、双方のゲート端子が本入力回路の
制御を成すイネーブル端子１１に接続される。
実施例としてコンパレータ回路１６とインバータ回路１
８と２個のスイッチ回路１５、１７から成る入力回路を
示す。基準電圧が与えられる第１の入力端子１２と低振
幅信号が与えられる入力端子１３を有する差動増幅回路
から成るコンパレータ回路１６においてＰＭＯＳトラン
ジスタ１６（ａ）、１６（ｂ）のソース側がともにスイ
ッチ回路１５を通じて電源に接続され、ＮＭＯＳトラン
ジスタ１６（ｃ）、１６（ｄ）のソースはともに接地さ
れ、１６（ａ）、１６（ｃ）のドレインと１６（ｃ）、
１６（ｄ）のゲートに共通に接続され、１６（ｂ）、１
６（ｄ）のドレインはともに出力ノード１６（ｅ）に接
続されている。またコンパレータ回路１６の出力ノード
１６（ｅ）は、増幅作用を成すインバータ回路１８の入
力に接続され、且つコンパレータ回路１６の出力ノード
１６（ｅ）は、スイッチ回路１７を通じて接地されてい
る。一例としてスイッチ回路１５、１７はそれぞれＰＭ
ＯＳトランジスタ１５（ａ）、ＮＭＯＳトランジスタ１
７（ａ）で構成され、双方のゲート端子が本入力回路の
制御を成すイネーブル端子１１に接続される。
【０００７】次に本発明の入力回路の動作について説明
する。通常動作時には一例として入力端子１２に基準電
圧０．８Ｖが与えられ、低振幅信号が入力端子１３に与
えられる。この低振幅信号については、基準電圧０．８
Ｖを中心として０．４Ｖから１．２Ｖの範囲で振幅させ
ると、基準電圧と入力信号の電位差がコンパレータ回路
１６によって増幅され、更にインバータ回路１８によっ
て次段回路の動作電圧レベルまで増幅される。この時入
力端子１３への入力信号振幅については、コンパレータ
回路１６の特性との兼ね合いにより決定される。以上の
ように通常動作時においては、入力端子１３に対して入
力される信号が低振幅信号であっても、安定して且つ高
速にデータの受信が行われる。また、待機状態、停止状
態であってもイネーブル端子１１に対しＨレベルを与え
ることにより、スイッチ回路１５ではＰＭＯＳトランジ
スタ１５（ａ）が非導通状態となり、スイッチ回路１７
ではＮＭＯＳトランジスタ１７（ａ）が導通状態となる
ことで、コンパレータ回路１６における電源間リーク電
流は、スイッチ回路１５により遮断され、インバータ回
路１８の入力はスイッチ回路１７によりＬレベルが強制
的に与えられるため、ゲート入力の浮きは防止され、出
力端子１４もＨレベルで固定される。更に、この状態で
あれば、本入力回路を含む周辺回路のテスト時において
も、不要なリーク電流は遮断され周辺回路の安定したテ
ストが可能である。
する。通常動作時には一例として入力端子１２に基準電
圧０．８Ｖが与えられ、低振幅信号が入力端子１３に与
えられる。この低振幅信号については、基準電圧０．８
Ｖを中心として０．４Ｖから１．２Ｖの範囲で振幅させ
ると、基準電圧と入力信号の電位差がコンパレータ回路
１６によって増幅され、更にインバータ回路１８によっ
て次段回路の動作電圧レベルまで増幅される。この時入
力端子１３への入力信号振幅については、コンパレータ
回路１６の特性との兼ね合いにより決定される。以上の
ように通常動作時においては、入力端子１３に対して入
力される信号が低振幅信号であっても、安定して且つ高
速にデータの受信が行われる。また、待機状態、停止状
態であってもイネーブル端子１１に対しＨレベルを与え
ることにより、スイッチ回路１５ではＰＭＯＳトランジ
スタ１５（ａ）が非導通状態となり、スイッチ回路１７
ではＮＭＯＳトランジスタ１７（ａ）が導通状態となる
ことで、コンパレータ回路１６における電源間リーク電
流は、スイッチ回路１５により遮断され、インバータ回
路１８の入力はスイッチ回路１７によりＬレベルが強制
的に与えられるため、ゲート入力の浮きは防止され、出
力端子１４もＨレベルで固定される。更に、この状態で
あれば、本入力回路を含む周辺回路のテスト時において
も、不要なリーク電流は遮断され周辺回路の安定したテ
ストが可能である。
【０００８】待機状態または停止状態から受信動作に入
る場合は、イネーブル端子１１をＬレベルに設定するこ
とで、スイッチ回路１５ではＰＭＯＳトランジスタ１５
（ａ）が導通状態となり、スイッチ回路１７ではＮＭＯ
Ｓトランジスタ１７（ａ）が非導通状態となり、コンパ
レータ回路１６に電源電圧が供給され、インバータ回路
１８では、コンパレータ回路１６の出力１６（ｅ）の増
幅動作が可能な状態となり、データ受信が可能な状態に
戻る。以上のようにイネーブル端子１１により、受信状
態と待機状態または停止状態との切り換えが容易に行わ
れる。
る場合は、イネーブル端子１１をＬレベルに設定するこ
とで、スイッチ回路１５ではＰＭＯＳトランジスタ１５
（ａ）が導通状態となり、スイッチ回路１７ではＮＭＯ
Ｓトランジスタ１７（ａ）が非導通状態となり、コンパ
レータ回路１６に電源電圧が供給され、インバータ回路
１８では、コンパレータ回路１６の出力１６（ｅ）の増
幅動作が可能な状態となり、データ受信が可能な状態に
戻る。以上のようにイネーブル端子１１により、受信状
態と待機状態または停止状態との切り換えが容易に行わ
れる。
【０００９】
【発明の効果】以上述べてきたように、低振幅信号イン
ターフェイスの受信に用いられる入力回路において、わ
ずかなスイッチ素子の追加だけで停止状態もしくは待機
状態におけるリーク電流を抑止でき、より低消費電力化
が図られると共に他の周辺回路等への影響も防ぐことが
できる。なおかつイネーブル端子に状態遷移信号を与え
ることで、直ちにデータ受信動作に移行でき、高速イン
ターフェイス動作にも殆ど影響を及ぼすことはない。ま
た、本入力回路を含む回路のテスト時に流れるリーク電
流を防止でき安定したテストが可能となる。
ターフェイスの受信に用いられる入力回路において、わ
ずかなスイッチ素子の追加だけで停止状態もしくは待機
状態におけるリーク電流を抑止でき、より低消費電力化
が図られると共に他の周辺回路等への影響も防ぐことが
できる。なおかつイネーブル端子に状態遷移信号を与え
ることで、直ちにデータ受信動作に移行でき、高速イン
ターフェイス動作にも殆ど影響を及ぼすことはない。ま
た、本入力回路を含む回路のテスト時に流れるリーク電
流を防止でき安定したテストが可能となる。
【図１】本発明の一実施例を示すコンパレータ回路、ス
イッチ回路、インバータ回路より成る入力回路図。
イッチ回路、インバータ回路より成る入力回路図。
【図２】従来例を示すコンパレータ回路、インバータ回
路より成る入力回路図。
路より成る入力回路図。
１１・・・イネーブル端子 １２・・・基準電圧印加端子 １３・・・低振幅信号入力端子 １４・・・出力端子 １５、１７・・・スイッチ回路 １６・・・コンパレータ回路 １５（ａ）、１６（ａ）、１６（ｂ）・・・ＰＭＯＳト
ランジスタ １６（ｃ）、１６（ｄ）、１７（ｃ）・・・ＮＭＯＳト
ランジスタ １８・・・インバータ回路 ２１・・・基準電圧印加端子 ２２・・・低振幅信号入力端子 ２３・・・出力端子 ２４・・・コンパレータ回路 ２４（ａ）、２４（ｂ）・・・ＰＭＯＳトランジスタ ２４（ｃ）、２４（ｄ）・・・ＮＭＯＳトランジスタ ２５・・・インバータ回路
ランジスタ １６（ｃ）、１６（ｄ）、１７（ｃ）・・・ＮＭＯＳト
ランジスタ １８・・・インバータ回路 ２１・・・基準電圧印加端子 ２２・・・低振幅信号入力端子 ２３・・・出力端子 ２４・・・コンパレータ回路 ２４（ａ）、２４（ｂ）・・・ＰＭＯＳトランジスタ ２４（ｃ）、２４（ｄ）・・・ＮＭＯＳトランジスタ ２５・・・インバータ回路
Claims (1)
- 【請求項１】ある定常電圧に対して上下に振動する低振
幅信号を受信する、差動増幅回路よりなり該差動増幅回
路に接続される低振幅信号入力端子と基準電圧供給端子
を有するコンパレータ回路と、該コンパレータ回路の出
力に接続された次段の出力増幅回路と、該コンパレータ
回路を制御するイネーブル端子と、第１、第２の電源端
子を有し、一方に電源電圧が供給され他方が接地されて
おり、且つ該コンパレータ回路と第１または第２の電源
間に接続された第１のスイッチ回路及び該コンパレータ
回路出力と電源間に接続された第２のスイッチ回路が配
置され、該イネーブル端子が該スイッチ回路の制御端子
に接続された構造を成す入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105311A JPH09294062A (ja) | 1996-04-25 | 1996-04-25 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105311A JPH09294062A (ja) | 1996-04-25 | 1996-04-25 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294062A true JPH09294062A (ja) | 1997-11-11 |
Family
ID=14404166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105311A Withdrawn JPH09294062A (ja) | 1996-04-25 | 1996-04-25 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09294062A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118458A (ja) * | 2000-06-27 | 2002-04-19 | Semiconductor Energy Lab Co Ltd | レベルシフタ |
| US6897684B2 (en) | 2002-03-06 | 2005-05-24 | Elpida Memory, Inc. | Input buffer circuit and semiconductor memory device |
| US7142022B2 (en) | 2003-08-01 | 2006-11-28 | Hynix Semiconductor Inc. | Clock enable buffer for entry of self-refresh mode |
| KR100673900B1 (ko) * | 2005-03-21 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
| WO2011045832A1 (ja) * | 2009-10-14 | 2011-04-21 | 株式会社アドバンテスト | 差動ドライバ回路およびそれを用いた試験装置 |
| CN111766935A (zh) * | 2019-04-02 | 2020-10-13 | 瑞昱半导体股份有限公司 | 集成电路芯片及用于集成电路芯片的组态调整方法 |
-
1996
- 1996-04-25 JP JP8105311A patent/JPH09294062A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002118458A (ja) * | 2000-06-27 | 2002-04-19 | Semiconductor Energy Lab Co Ltd | レベルシフタ |
| US6897684B2 (en) | 2002-03-06 | 2005-05-24 | Elpida Memory, Inc. | Input buffer circuit and semiconductor memory device |
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| WO2011045832A1 (ja) * | 2009-10-14 | 2011-04-21 | 株式会社アドバンテスト | 差動ドライバ回路およびそれを用いた試験装置 |
| US8220947B2 (en) | 2009-10-14 | 2012-07-17 | Advantest Corporation | Differential driver circuit |
| JPWO2011045832A1 (ja) * | 2009-10-14 | 2013-03-04 | 株式会社アドバンテスト | 差動ドライバ回路およびそれを用いた試験装置 |
| CN111766935A (zh) * | 2019-04-02 | 2020-10-13 | 瑞昱半导体股份有限公司 | 集成电路芯片及用于集成电路芯片的组态调整方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040517 |