JP2002098732A - Ｉｄｄｑテスト回路 - Google Patents

Abstract

(57)【要約】 【課題】高速駆動のＩｄｄｑテスト回路を提供する。 【解決手段】ＶＤＤＱを受け入力信号を駆動する差動増
幅回路と、ＶＤＤＱとは異なる電位のＶＤＤを受け、差
動増幅回路のＩｄｄｑテストをするために差動増幅回路
の出力電位を制御する制御回路と、ＶＤＤを受け差動増
幅回路の出力を出力するインバータとで構成されるＩｄ
ｄｑテスト回路であって、差動増幅回路が入力信号を駆
動する通常動作のときは、差動増幅回路の出力がインバ
ータのトランジスタの耐圧以下の電位を出力し、差動増
幅回路がＩｄｄｑテスト動作のときは、差動増幅回路の
出力を前記制御回路がインバータのトランジスタの耐圧
以下の電位を出力するように制御するＩｄｄｑテスト回
路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｉｄｄｑテスト回
路に関し、特に、多電源対応のＩｄｄｑテスト回路に関
する。

【０００２】

【従来の技術】半導体集積回路の試験方法の１つとして
Ｉｄｄｑテストと呼ばれる試験がある。このＩｄｄｑテ
ストは、テスト対象となる半導体集積回路の入力端子に
対して、内部回路の各接点の論理状態をＨＩＧＨおよび
ＬＯＷの両方の状態に設定するテストパターンを入力
し、各パターンに於いて定常な状態となった後、半導体
集積回路の電源電流を測定するものであり、このときの
電源電流をＩｄｄｑ電流（ＶＤＤ supply current
Ｑuiescent）と呼ぶ。ここで、半導体集積回路の全回路
がＣＭＯＳで構成されていれば、Ｉｄｄｑ電流は回路サ
イズに依存するが、通常数μＡ程度観測される。

【０００３】ＭＯＳトランジスタや配線等に製造時の拡
散異常や使用中の劣化および故障がある場合、最低でも
数百μＡ程度、通常は、数ｍＡから数十ｍＡの定常的な
電流経路が発生し、電源電流が観測できることから、不
良品と判定され、その半導体集積回路は試験工程におい
て除去される。

【０００４】Ｉｄｄｑ電流は、ＭＯＳトランジスタのジ
ャンクションリークによる電流が主である。通常のファ
ンクションテストではリークが微少な場合，正常に動作
してしまう事があり不良品を検出できない場合がある。

【０００５】このことからＣＭＯＳ半導体集積回路の試
験としてＩｄｄｑテストは不可欠とされている。

【０００６】近年、半導体集積回路間の信号を高速、高
周波で伝送するための手段として、リファレンス電位に
対して小振幅でＨＩＧＨ、ＬＯＷの信号レベルを伝送す
るよう規定したインターフェイス規格が、多数採用され
ている。

【０００７】例としては、ＧＴＬ、ＨＳＴＬ、ＳＳＴ
Ｌ、ＰＥＣＬ等が挙げられる。これらのインターフェイ
スの入力回路は、高速動作を実現するよう、差動増幅回
路が採用されている。

【０００８】図５は、カレントミラー回路を能動負荷と
して有する衆知の差動増幅回路の回路構成を示す図であ
る。

【０００９】図５を参照すると、差動増幅回路５００
は、ソースが共通接続され、定電流源１（通常トランジ
スタで構成される）を介して電源ＶＤＤに接続されてゲ
ートがそれぞれデータ入力端子２、リファレンス電圧端
子３に接続されるＰＭＯＳトランジスタ３０４、３０５
を備える。

【００１０】ＰＭＯＳトランジスタ３０４、３０５は差
動対を構成し、そのドレインは、カレントミラー回路を
構成するＮＭＯＳトランジスタ３０６，３０７のドレイ
ンにそれぞれ接続されており、カレントミラー回路の入
力側のＮＭＯＳトランジスタ３０７のゲートはドレイン
に接続されるとともにカレントミラー回路の出力側のＮ
ＭＯＳトランジスタ３０６のゲートと共通接続されてい
る。

【００１１】ＮＭＯＳトランジスタ３０６、３０７のソ
ースはグランドＧＮＤに接続され、ＰＭＯＳトランジス
タ３０４のドレインとＮＭＯＳトランジスタ３０６との
ドレインの接点３０１０が出力端子１１に接続されてい
る。

【００１２】次に、この差動増幅回路５００の動作につ
いて説明する。

【００１３】電源ＶＤＤから電流源１によって電流供給
を受ける差動増幅回路５００は、リファレンス電圧端子
３よりもデータ入力電位端子２が高い電位であるか、低
い電位であるかによって、ＰＭＯＳトランジスタ３０４
のドレイン電流が決定される。

【００１４】リファレンス電圧端子３からリファレンス
電圧が入力されるＰＭＯＳトランジスタ３０５のドレイ
ン電流は一定であるのでＮＭＯＳトランジスタ３０７の
ドレイン電流も一定である。

【００１５】ＮＭＯＳトランジスタ３０６のドレイン電
流能力はＮＭＯＳトランジスタ３０７のそれと等しい
が、ＮＭＯＳトランジスタ３０６のドレイン電流はＰＭ
ＯＳトランジスタ３０４のドレイン電流によって決定さ
れる。

【００１６】すなわち、リファレンス電圧端子３の電圧
とデータ入力電位端子２の電圧が等しい時、回路は平衡
状態になるが、データ入力端子電圧２の電圧が高くなれ
ば、ＰＭＯＳトランジスタ３０４のドレイン電流が低下
し、接点３０１０の電位は、ＮＭＯＳトランジスタ３０
６のドレイン電流によって、低電位側に増幅される。

【００１７】逆に、データ入力端子２の電圧が低くなれ
ば、ＰＭＯＳトランジスタ３０４のドレイン電流が増加
し、接点３０１０の電位は、高電位側に増幅される。

【００１８】出力端子１１は、その先に接続される内部
ＣＭＯＳ論理回路（図示してない）の前に、ＣＭＯＳイ
ンバータ（図示してない）によって、電源電位ＶＤＤま
たはグランド電位ＧＮＤの振幅レベルに電圧増幅され、
さらに配線負荷を駆動するためバッファ駆動される。こ
のような構成により、図５に示した差動増幅回路は半導
体回路のインターフェイス回路として用いられる。

【００１９】しかしながら、図５に示した差動増幅回路
は、回路１個当たり、定常的に、数百μＡから数ｍＡの
電源電流が流れるため、この差動増幅回路を含む半導体
集積回路のＩｄｄｑテストを実行した場合、仮に素子欠
陥があっても、Ｉｄｄｑ電流は、差動増幅回路の電源電
流に隠れてしまって実効的な試験を行うことはできな
い。したがって、Ｉｄｄｑテストの実施時には、差動回
路内の電流を止める必要がある。

【００２０】また、差動増幅回路５００の定電流源１を
停止させ（例えば定電流源１を構成するトランジスタを
オフ状態とする）、接点３０１０をグランド電位に固定
すれば、電源電流は流れないが、それでは、差動増幅回
路の出力から先の論理状態は、ＨＩＧＨもしくはＬＯＷ
レベルのいずれかの状態に固定されてしまうため、Ｉｄ
ｄｑテストとしては、検出率（検査対象のトランジス
タ）が５０％となり、実質的にＩｄｄｑテストを行って
いることにはならない。

【００２１】この問題を解決するための従来技術とし
て、特開平１１−３５２１９３号公報を例に説明する。
図６は、上記特開平１１−３５２１９３号公報に開示さ
れた回路案（多電源を持つ場合の差動増幅回路）であ
る。

【００２２】図６を参照すると、定電流源となるＰＭＯ
Ｓトランジスタ１には入力イネーブル端子１２が接続さ
れている。ＰＭＯＳトランジスタ４０４、４０５は、ソ
ースが共通接続されて定電流源トランジスタ１に接続さ
れ、ゲートがデータ入力端子２とリファレンス入力端子
３にそれぞれ接続されている。

【００２３】ＰＭＯＳトランジスタ４０４、４０５は差
動対を構成し、ドレインは、ＣＭＯＳトランスファゲー
ト４０１５を介してカレントミラー回路を構成するＮＭ
ＯＳトランジスタ４０６、４０７のドレインとそれぞれ
接続される。ＮＭＯＳトランジスタ４０６、４０７は、
ゲートが共通接続されてソースはともにグランドＧＮＤ
に接続されている。

【００２４】ＰＭＯＳトランジスタ４０４とＮＭＯＳト
ランジスタ４０６の接点は出力端子４０１０に接続され
る。そして、ＮＭＯＳトランジスタ４０７のドレインと
ＰＭＯＳトランジスタ４０５のドレインの接点４０１９
は、ＣＭＯＳトランスファゲート４０１４を介して、Ｎ
ＭＯＳトランジスタ４０６、４０７のゲート共通接続点
（接点４０９）に接続され、ＮＭＯＳトランジスタ４０
４のゲート（データ入力端子２）は、ＣＭＯＳトランス
ファゲート４０１３を介して、接点４０９に接続されて
いる。

【００２５】ＣＭＯＳトランスファゲート４０１４のＰ
ＭＯＳ、ＮＭＯＳトランジスタのゲートには、それぞ
れ、Ｉｄｄｑテスト制御端子４０１８からの制御信号、
及び該制御信号をインバータ４０１７で反転した信号が
入力され、ＣＭＯＳトランスファゲート４０１３のＮＭ
ＯＳ、ＰＭＯＳトランジスタのゲートには、それぞれ、
Ｉｄｄｑテスト制御端子１４からの制御信号、及び該制
御信号をインバータ４０１７で反転した信号が入力さ
れ、ＣＭＯＳトランスファゲート４０１５のＰＭＯＳ、
ＮＭＯＳトランジスタのゲートにはそれぞれ、Ｉｄｄｑ
テスト制御端子１４からの制御信号、及び該制御信号を
インバータ４０１７で反転した信号が入力されている。

【００２６】また、トランジスタ４０７とＣＭＯＳトラ
ンスファ４０１５の接点４０２０にはゲートがＩｄｄｑ
テスト制御端子１４に接続され、ソースがＧＮＤに接続
されたＮＭＯＳトランジスタ４０１６が配置される。

【００２７】接点４０１０にはゲートが入力イネーブル
１２に、ソースがＧＮＤに接続されたトランジスタ４０
１８のドレインが接続されている。

【００２８】通常の信号駆動動作時、Ｉｄｄｑテスト制
御端子１８にはＬｏｗレベルが印加され、ＣＭＯＳトラ
ンスファゲート４０１４、４０１５がオンし、ＣＭＯＳ
トランスファゲート４０１３およびトランジスタ４０１
６はオフする。

【００２９】ＮＭＯＳトランジスタ４０７のゲートとド
レインが接続され、ＮＭＯＳトランジスタ４０６、４０
７が差動対をなすＰＭＯＳトランジスタ４０３、４０４
の能動負荷として機能する（ＮＭＯＳトランジスタ４０
７がカレントミラー回路の入力側トランジスタ、ＮＭＯ
Ｓトランジスタ４０６がカレントミラー回路の出力側ト
ランジスタ）。

【００３０】また、電圧端子３には各インターフェイス
規格にて規定されるリファレンス電圧が印加される。そ
して、データ入力端子２にＨＩＧＨレベル電位又はＬＯ
Ｗレベル電位が印加され差動増幅回路が動作する。

【００３１】さらにまた、端子１２は入力イネーブル端
子でありトランジスタ１および４０１８のゲートに接続
され、入力イネーブル端子１２にＨＩＧＨが入力される
と電流源トランジスタ１はオフし、差動回路に電流が流
れなくなる。そして、トランジスタ４０１８がオンし、
トランジスタ４０１８がオンすることで接点４０１０は
ＬＯＷになる。

【００３２】次に、Ｉｄｄｑテストモードにおける動作
を説明する。

【００３３】Ｉｄｄｑテスト制御端子１８には、Ｉｄｄ
ｑテストモード時においてＨＩＧＨレベルが印加され、
ＣＭＯＳトランスファゲート４０１４，４０１５がオフ
し、ＣＭＯＳトランスファゲート４０１３およびトラン
ジスタ４０１６がオンする。Ｉｄｄｑテストモード時、
トランジスタ４０１６がオンする事でカレントミラーを
構成するトランジスタ４０７は完全にオフする。また、
リファレンス電圧端子３には、電源電圧がＶＤＤＱ
（５．０Ｖ）のときは、電源電位ＶＤＤＱを印加してお
き、電源電圧がＶＤＤ（３．０Ｖ）のときは、電源電位
ＶＤＤを印加しておく。

【００３４】以上の状態設定によって、まず、ＰＭＯＳ
トランジスタ４０５はオフし、従って、ドレインが高イ
ンピーダンスとなるＮＭＯＳトランジスタ４０７にもチ
ャネル電流は流れない。

【００３５】そして、データ入力端子２から、ＬＯＷレ
ベルとしてグランド電位、ＨＩＧＨレベルとして電源電
圧の振幅で、Ｉｄｄｑテストパターンを印加する。ここ
でＣＭＯＳトランスファゲート４０１３はオンしている
ため、入力データ信号はＰＭＯＳトランジスタ４０４の
ゲートのみならず、ＮＭＯＳトランジスタ４０６のゲー
トにも印加される。

【００３６】従って、Ｉｄｄｑテストモードにおいて
は、電流源トランジスタ４０１と、ＰＭＯＳトランジス
タ４０４及びＮＭＯＳトランジスタ４０６から構成され
るＣＭＯＳインバータに変換されることになり入力デー
タ端子２を変化させると、出力端子１１も変化し、すべ
ての回路動作が終了して定常な状態になったときに発生
する電源電流は、通常のＣＭＯＳ論理回路と同様、ジャ
ンクションリークのみとなって、Ｉｄｄｑテストの実行
が可能となる。

【００３７】次に、多電源回路について説明する。例と
して、他の回路（チップ）の仕様により５Ｖのインター
フェイスを必要とされるが低電力、高速設計のためチッ
プ内部の電圧が３Ｖである場合５Ｖ→３Ｖへのレベルシ
フト回路が必要とされる。

【００３８】このレベルシフト回路は、５Ｖ動作のため
使用するトランジスタの耐圧を高く設定する。すなわ
ち、５Ｖ耐圧のため、ゲート酸化膜を厚くし、ゲート長
を太くしたトランジスタ（以下マルチオキサイドトラン
ジスタ）で５Ｖをインターフェイスし、３Ｖ耐圧の通常
のトランジスタ（以下シングルオキサイドトランジス
タ）で出力する構成とした。

【００３９】そして、上述の回路で高速動作を実現する
ため、５Ｖ入力３Ｖ出力の差動入力回路を図７を参照し
て説明する。

【００４０】差動入力回路７００は、マルチオキサイド
で構成されるカレントミラー型差動回路７０１とシング
ルオキサイドで構成されたインバータ７０２を備える。
すなわち、遅延値の特性を向上させるため、インバータ
７０２を構成するトランジスタ２２、２３をシングルオ
キサイドで構成している。

【００４１】また、カレントミラー型差動回路７０１の
出力である接点１０は、インバータ７０２のシングルオ
キサイドトランジスタを破壊しないよう、ゲート耐圧以
下の電圧となる様にトランジスタのゲート幅、ゲート長
を調整する。

【００４２】したがって、入力データ端子２に０Ｖを入
力した際にＰＭＯＳトランジスタ４とＮＭＯＳトランジ
スタ６のオン抵抗比で接点１０の電位をコントロールし
ている。

【００４３】

【発明が解決しようとする課題】しかしながら、図６に
おいて、Ｉｄｄｑテスト時、入力端子２にＬＯＷレベル
が入力されると接点４０１０には５Ｖの電圧がかかるの
で、出力初段インバータ６０１はマルチオキサイドとし
ている。

【００４４】一般的にシングルオキサイドとマルチオキ
サイドではゲート酸化膜厚が異なり、マルチオキサイド
は高速設計には向いていない問題点があった。

【００４５】したがって、上記問題に鑑み本発明の目的
は、これらの問題を解消したＩｄｄｑテスト回路を提供
することにある。

【００４６】

【課題を解決するための手段】本発明のＩｄｄｑテスト
回路は、第１の電源電位を受け入力信号を駆動する差動
増幅回路と、前記第１の電源電位とは異なる電位の第２
の電源電位を受け、前記差動増幅回路のＶＤＤ supply
current Ｑuiescentのテスト（以下、Ｉｄｄｑテス
トと略記する）をするために前記差動増幅回路の出力電
位を制御する制御回路と、前記第２の電源電位を受け、
前記差動増幅回路の出力を出力するインバータとで構成
されるＩｄｄｑテスト回路であって、前記差動増幅回路
が前記入力信号を駆動する通常動作のときは、前記差動
増幅回路の出力が前記インバータのトランジスタの耐圧
以下の電位を出力し、前記差動増幅回路が前記Ｉｄｄｑ
テスト動作のときは、前記差動増幅回路の出力を前記制
御回路が前記インバータのトランジスタの耐圧以下の電
位を出力するように制御する構成である。

【００４７】また、本発明のＩｄｄｑテスト回路の前記
第２の電源電位は、前記第１の電源電位より低い構成で
ある。

【００４８】さらに、本発明のＩｄｄｑテスト回路の前
記差動増幅回路は、チップイネーブル信号で前記差動増
幅回路のＩｄｄｑ電源電流を制御し、前記差動増幅回路
は、前記Ｉｄｄｑテストの制御信号で前記差動増幅回路
のＩｄｄｑ電源電流を制御する構成とするもできる。

【００４９】さらにまた、本発明のＩｄｄｑテスト回路
の前記制御回路は、前記チップイネーブル信号で前記差
動増幅回路の出力を制御する構成とすることもでき、前
記制御回路は、前記Ｉｄｄｑテストの制御信号で前記差
動増幅回路の出力を制御する構成とすることもできる。

【００５０】さらに、本発明のＩｄｄｑテスト回路は、
前記差動増幅回路を構成するトランジスタは、前記第１
の電源電位の耐圧を有する構成とすることもでき、前記
制御回路を構成するトランジスタは、前記第１の電源電
位の耐圧を有する構成とすることもでき、前記インバー
タを構成するトランジスタは、前記第２の電源電位の耐
圧を有する構成とすることもできる。

【００５１】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。

【００５２】本発明の第１の実施の形態のＩｄｄｑテス
ト回路を図１に示す。

【００５３】図１を参照すると、本発明の第１の実施の
形態のＩｄｄｑテスト回路１００は、定電流源トランジ
スタ１のソースが電源ＶＤＤＱ（５Ｖ）に接続され、ト
ランジスタ１のゲートには入力イネーブル信号端子１２
の入力イネーブル信号とＩｄｄｑテスト制御端子１４の
信号が入力されている。また、ドレインが共通接続さ
れ、ゲートがデータ入力端子２とリファレンス入力端子
３にそれぞれ接続されたＰＭＯＳトランジスタ４、５が
差動対を成し、ＰＭＯＳトランジスタ４、５のドレイン
はＮＭＯＳトランジスタ６、７のドレインとそれぞれ接
続されている。

【００５４】ＮＭＯＳトランジスタ６、７のゲートは共
通接続され、ＮＭＯＳトランジスタ６、７はカレントミ
ラー回路を構成し、ソースは共にグランド（ＧＮＤ）に
接続されている。

【００５５】ＰＭＯＳトランジスタ４のドレインとＮＭ
ＯＳトランジスタ６のドレインの接続点１０はトランジ
スタ２２と２３で構成される出力初段インバータ１０１
の入力に接続され、ＰＭＯＳトランジスタ２４とＮＭＯ
Ｓトランジスタ２５からなるインバータを介して出力端
子１１に接続される。この時、差動回路から出力初段イ
ンバータ１０１に当たるＰＭＯＳトランジスタ２２とＮ
ＭＯＳトランジスタ２３は、シングルオキサイドトラン
ジスタで構成する。

【００５６】そして、ＮＭＯＳトランジスタ６、７のゲ
ートとＰＭＯＳトランジスタ５のドレインの接続点９
は、ゲートにＩｄｄｑテスト制御端子１４が接続された
ＮＭＯＳトランジスタ１３のドレインが接続されてい
る。

【００５７】さらに、ソースがＶＤＤ電源（３．３Ｖ）
に接続されたＰＭＯＳトランジスタ２０とソースがＧＮ
Ｄに接続されたＮＭＯＳトランジスタ２１のドレインが
接点１０に接続され、ＰＭＯＳトランジスタ２０、ＮＭ
ＯＳトランジスタ２１各々のゲート信号はＩｄｄｑテス
ト制御端子１４、入力イネーブル１２、入力データ端子
２の３つの端子で論理を組んだ制御回路１０２（インバ
ータ１５、１６、ＮＯＲ１７，１８，１９、ＮＡＮＤ２
６ からなる）の出力が接続されている。

【００５８】この制御回路１０１のインバータ１６とＮ
ＯＲ１８はマルチオキサイドトランジスタで構成し、デ
ータ入力端子２より５Ｖ入力可能となる。ＰＭＯＳトラ
ンジスタ１，４，５とＮＭＯＳトランジスタ６，７は差
動動作時、接点１０の電圧をシングルオキサイドトラン
ジスタの耐圧以下（例３．６Ｖ）となるようにゲート
長、ゲート幅を設定する。

【００５９】具体的には、図1において電流源となるＰ
ＭＯＳトランジスタ１のゲート幅を大きくすると差動回
路に流れる電流量が多くなるので、接点１０の電位は高
くなる。

【００６０】逆に、ＰＭＯＳトランジスタ１のゲート幅
を小さくすると差動回路に流れる電流量が少なくなるの
で、接点１０の電位は低くなる。

【００６１】また、差動回路を構成するＰＭＯＳトラン
ジスタ１、４、５、ＮＭＯＳトランジスタ６、７のゲー
ト幅、ゲート長を変化させると差動回路内でＰＭＯＳト
ランジスタとＮＭＯＳトランジスタの抵抗比が変化する
ため、接点１０の電位が変化する。

【００６２】トランジスタのゲート幅を大きくするかゲ
ート長を短くするとトランジスタの抵抗は小さくなり、
ゲート幅を小さくするかゲート長を長くするとトランジ
スタの抵抗は大きくなる。

【００６３】本発明では図１において差動動作時、接点
１０の電圧をシングルオキサイドトランジスタの耐圧以
下(例３．６V)となるようにゲート長、ゲート幅を設定
している。

【００６４】次に、本発明の第１の実施の形態のＩｄｄ
ｑテスト回路の動作について説明する。

【００６５】通常の信号駆動動作時、Ｉｄｄｑテスト制
御端子１４はＬＯＷレベルが印加される。図１を参照す
ると、本発明の第１の実施の形態のＩｄｄｑテスト回路
１００は、Ｉｄｄｑテスト制御端子１４がＬＯＷの時、
電流源トランジスタ１がオンし、接点９に接続されてい
るＮＭＯＳトランジスタ１３はオフする。

【００６６】差動回路内では、ＮＭＯＳトランジスタ７
のゲートとドレインが接続され、ＮＭＯＳトランジスタ
６，７がカレントミラーを構成し、差動対をなすＰＭＯ
Ｓトランジスタ４，５の能動負荷として機能する（ＮＭ
ＯＳトランジスタ７がカレントミラー回路の入力側で、
ＮＭＯＳトランジスタ６がカレントミラー回路の出力側
である）。

【００６７】また、リファレンス端子３には各インター
フェイス規格に応じたリファレンス電圧が印加される。
さらに、入力イネーブル端子１２では差動増幅回路に流
れる電流を制御することができる。

【００６８】入力イネーブル端子１２にＨＩＧＨレベル
が印加されると、定電流源トランジスタ１はオフして差
動回路内に流れる電流が止まり、接点１０に接続された
ＰＭＯＳトランジスタ２０はオフして、ＮＭＯＳトラン
ジスタ２１はオンし、ＮＭＯＳトランジスタ２１がオン
することにより接点１０のレベルはＬＯＷに固定され
る。

【００６９】差動回路出力初段インバータ１０１には、
シングルオキサイドトランジスタを採用しているので、
ＰＭＯＳトランジスタ１，４，５とＮＭＯＳトランジス
タ６，７は差動動作時接点１０の電圧をシングルオキサ
イドトランジスタの耐圧以下（例えば、３．６Ｖ以下）
となるようにゲート長、ゲート幅を設定する。

【００７０】以上の様に、通常の信号駆動動作時には、
Ｉｄｄｑテスト制御端子１４、入力イネーブル端子１２
共にＬＯＷレベルを印加して、データ入力端子２より各
インタフェイス規格に応じたＨＩＧＨレベル又はＬＯＷ
レベルの電位が印加され、データ出力端子１１からデー
タが出力される動作になる。

【００７１】次に、Ｉｄｄｑテストモード時の動作を説
明する。

【００７２】Ｉｄｄｑテストモード時、Ｉｄｄｑテスト
制御端子１４にはＨＩＧＨレベルが印加され、電流源ト
ランジスタ１はオフし、接点９に接続されたＮＭＯＳト
ランジスタ１３がオンしてカレントミラーを構成する２
つのＮＭＯＳトランジスタ６，７のゲートにはＬＯＷレ
ベルが入力され共にオフする。

【００７３】また、リファレンシャル電圧端子３にはＰ
ＭＯＳトランジスタ５をオフさせるために、ＨＩＧＨレ
ベルを印加することで差動回路内に流れる定常電流の経
路が完全に絶たれ、差動回路内で定常電流が流れなくな
る。

【００７４】さらに、Ｉｄｄｑテスト制御端子１４には
ＨＩＧＨレベルが印加されると、Ｉｄｄｑテスト時、接
点１０に論理を伝える制御回路１０２は、データ入力端
子２の反転の論理を接点１０に出力する様に論理をと
る。

【００７５】したがって、Ｉｄｄｑテストモード時、制
御回路１０２は、インバータ回路と同等の動作をするの
で、図１は図２と等価回路になる。つまり、Ｉｄｄｑテ
スト制御端子が、通常の差動回路動作時のデータパスと
Ｉｄｄｑテスト時のデータパスを切り替えるスイッチの
役割を果たす。

【００７６】通常動作の実動作を考慮する上で、図２に
おいてＰＭＯＳトランジスタ２０、ＮＭＯＳトランジス
タ２１が接点１０に負荷する容量、及び制御回路１０２
のインバータ１６、ＮＯＲ１８がデータ入力端子２に負
荷するゲート容量が考えられるが、Ｉｄｄｑテストモー
ド時テストパターン信号は遅延値を考慮する必要がなく
信号を伝達すれば良いので、ＰＭＯＳトランジスタ２
２、ＮＭＯＳトランジスタ２１及びインバータ１６、Ｎ
ＯＲ１８のトランジスタサイズは設計基準の最小寸法で
設定できる。このためこれらのテスト用の素子が通常の
差動増幅回路に及ぼす遅延値の影響は僅かと推定され
る。

【００７７】図８にＳＰＩＣＥシミュレーションによる
電位波形を示す。本発明の第１の実施の形態のＩｄｄｑ
テスト回路では、入力電圧２、出力電圧１１、電源電圧
ＶＤＤ＝３．６Ｖ、ＶＤＤＱ＝５．５Ｖの場合における
接点１０の電圧が約３．３Ｖになっている。

【００７８】このように差動回路を構成するトランジス
タ１、４，５、６，７のゲート長、ゲート幅をシングル
オキサイドトランジスタの耐圧を越えない様に設定する
ことで差動回路の動作が通常よりも速くする事ができ、
かつ耐圧問題が無く５ＶのＩＤＤＱテストを実施する回
路構成ができる。

【００７９】次に、図３を参照して、本発明の第２の実
施の形態のＩｄｄｑテスト回路を具体的に説明する。

【００８０】本発明の第２の実施の形態のＩｄｄｑテス
ト回路は、本発明の第１の実施の形態のＩｄｄｑテスト
回路の極性を逆に構成したものである。

【００８１】すなわち、本発明の第１の実施の形態のＩ
ｄｄｑテスト回路でのＰＭＯＳトランジスタ１０４，１
０５で構成されていた差動対が、本発明の第２の実施の
形態のＩｄｄｑテスト回路では、ＮＭＯＳトランジスタ
１０６，１０７に置き換えて構成される。

【００８２】図１において電流源はＰＭＯＳトランジス
タ１であるが、図３の電流源トランジスタはＮＭＯＳに
なっている。また図１でカレントミラーを成すＮＭＯＳ
トランジスタ６，７は、図３においてＰＭＯＳトランジ
スタ１０４，１０５に置き換わり、ソースはＶＤＤＱに
接続されている。その他、データ入力端子２、入力イネ
ーブル１２、Ｉｄｄｑテスト信号端子１４は、図１に示
す本発明の第１の実施の形態のＩｄｄｑテスト回路と同
一構成である。

【００８３】この回路の動作は、本発明の第１の実施の
形態のＩｄｄｑテスト回路と同一でＩｄｄｑテスト信号
端子１４がＬＯＷレベルの時には通常の差動増幅回路動
作になり、データ信号入力端子２よりデータが入力され
て出力端子１１よりデータが出力される。Ｉｄｄｑテス
ト端子１４がＨＩＧＨレベルの時には、図２に示すＩｄ
ｄｑテスト回路と等価になり、本発明の第１の実施の形
態のＩｄｄｑテスト回路と同等の効果を得ることができ
る。

【００８４】次に、図４を参照して、本発明の第３の実
施の形態のＩｄｄｑテスト回路を具体的に説明する。

【００８５】本発明の第３の実施の形態のＩｄｄｑテス
ト回路は、本発明の第１の実施の形態のＩｄｄｑテスト
回路に対して入力イネーブル端子がない構成である。

【００８６】入力イネーブル端子がないのでユーザーが
自由に差動回路の貫通電流を制御する事はできない。Ｐ
ＭＯＳ差動対トランジスタ２０４，２０５、カレントミ
ラーを構成するＮＭＯＳトランジスタ２０６，２０７
は、本発明の第１の実施の形態のＩｄｄｑテスト回路と
基本的な動作は、同一である。

【００８７】Ｉｄｄｑテストについても同様で、Ｉｄｄ
ｑテスト信号端子１４がＬＯＷレベルの時には通常の差
動増幅回路動作になり、データ信号入力端子２よりデー
タが入力されて出力端子１１よりデータが出力される。

【００８８】Ｉｄｄｑテスト端子１４がＨＩＧＨレベル
の時には、本発明の第３の実施の形態のＩｄｄｑテスト
回路は、図２に示すＩｄｄｑテスト回路と等価になり、
イネーブル論理を考慮したテスト回路を用いることで、
本発明の第１の実施の形態のＩｄｄｑテスト回路と同等
の効果を得ることができる。

【００８９】以下に、本発明と従来回路の遅延値をシミ
ュレーションツールのＳＰＩＣＥにより求めた値を示
す。

【００９０】本発明による遅延時間は、Ｔｐｄｒ＝Ｍａ
ｘ１．７３ｎｓ、Ｔｐｄｆ＝１．７８ｎｓで、従来技術
の遅延時間のＴｐｄｒ＝Ｍａｘ１．９１ｎｓ、Ｔｐｄｆ
＝２．０８ｎｓに比較し、遅延値が約１０％改善され
る。

【００９１】

【発明の効果】以上、説明したように、本発明の効果
は、シングルオキサイドを用いて出力初段インバータを
構成できるため、Ｉｄｄｑテスト対応の差動回路を高速
化できる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のＩｄｄｑテスト回
路のブロック図である。

【図２】図１に示す第１の実施の形態のＩｄｄｑテスト
回路でのＩｄｄｑテスト時の等価回路である。

【図３】本発明の第２の実施の形態のＩｄｄｑテスト回
路のブロック図である。

【図４】本発明の第３の実施の形態のＩｄｄｑテスト回
路のブロック図である。

【図５】従来の差動増幅回路の回路図である。

【図６】従来のＩｄｄｑテスト対応の差動増幅回路の回
路図である。

【図７】従来の５Ｖ入力、３Ｖ出力のレベルシフト対応
の差動増幅回路の回路図である。

【図８】図１に示す本発明の第１の実施の形態のＩｄｄ
ｑテスト回路の電位波形である。

【符号の説明】

１ 電流源トランジスタ ２ データ入力端子 ３ リファレンシャル信号端子 ４，５，６，７ 差動増幅回路を構成するトランジス
タ ８，９，１０ 差動増幅回路内接点 １１ データ出力端子 １２ 入力イネーブル信号端子 １３〜３０ ＭＯＳトランジスタ １０４，１０５，１０６，１０７ 差動増幅回路を構
成するトランジスタ １０８，１０９，１０１０ 差動増幅回路内接点 １０１３〜１０３０ ＭＯＳトランジスタ ２０４，２０５，２０６，２０７ 差動増幅回路を構
成するトランジスタ ２０８，２０９，２０１０ 差動増幅回路内接点 ２０１３〜２０３０ ＭＯＳトランジスタ ３０４，３０５，３０６，３０７ 差動増幅回路を構成
するトランジスタ ３０８，３０９，３０１０ 差動増幅回路内接点 ４０４，４０５，４０６，４０７ 差動増幅回路を構
成するトランジスタ ４０８，４０９，４０１０ 差動増幅回路内接点 ４０１３〜４０３０ ＭＯＳトランジスタ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第１の電源電位を受け入力信号を駆動す
   る差動増幅回路と、前記第１の電源電位とは異なる電位
   の第２の電源電位を受け、前記差動増幅回路のＶＤＤ
   supply current Ｑuiescentのテスト（以下、Ｉｄｄ
   ｑテストと略記する）をするために前記差動増幅回路の
   出力電位を制御する制御回路と、前記第２の電源電位を
   受け、前記差動増幅回路の出力を出力するインバータと
   で構成されるＩｄｄｑテスト回路であって、 前記差動増幅回路が前記入力信号を駆動する通常動作の
   ときは、前記差動増幅回路の出力が前記インバータのト
   ランジスタの耐圧以下の電位を出力し、前記差動増幅回
   路が前記Ｉｄｄｑテスト動作のときは、前記差動増幅回
   路の出力を前記制御回路が前記インバータのトランジス
   タの耐圧以下の電位を出力するように制御することを特
   徴とするＩｄｄｑテスト回路。
2. 【請求項２】 前記第２の電源電位は、前記第１の電源
   電位より低い請求項１記載のＩｄｄｑテスト回路。
3. 【請求項３】 前記差動増幅回路は、チップイネーブル
   信号で前記差動増幅回路のＩｄｄｑ電源電流を制御する
   請求項１または２記載のＩｄｄｑテスト回路。
4. 【請求項４】 前記差動増幅回路は、前記Ｉｄｄｑテス
   トの制御信号で前記差動増幅回路のＩｄｄｑ電源電流を
   制御する請求項１または２記載のＩｄｄｑテスト回路。
5. 【請求項５】 前記制御回路は、前記チップイネーブル
   信号で前記差動増幅回路の出力を制御する請求項１，
   ２，３または４記載のＩｄｄｑテスト回路。
6. 【請求項６】 前記制御回路は、前記Ｉｄｄｑテストの
   制御信号で前記差動増幅回路の出力を制御する請求項
   １，２，３または４記載のＩｄｄｑテスト回路。請求項
   １，２，３または４記載のＩｄｄｑテスト回路。
7. 【請求項７】 前記差動増幅回路を構成するトランジス
   タは、前記第１の電源電位の耐圧を有する請求項１，
   ２，３，４，５または６記載のＩｄｄｑテスト回路。
8. 【請求項８】 前記制御回路を構成するトランジスタ
   は、前記第１の電源電位の耐圧を有する請求項１，２，
   ３，４，５，６または７記載のＩｄｄｑテスト回路。
9. 【請求項９】 前記インバータを構成するトランジスタ
   は、前記第２の電源電位の耐圧を有する請求項１，２，
   ３，４，５，６，７または８記載のＩｄｄｑテスト回
   路。