JP2001007696A - 論理ゲートおよびそれを用いた半導体装置 - Google Patents
論理ゲートおよびそれを用いた半導体装置Info
- Publication number
- JP2001007696A JP2001007696A JP11174842A JP17484299A JP2001007696A JP 2001007696 A JP2001007696 A JP 2001007696A JP 11174842 A JP11174842 A JP 11174842A JP 17484299 A JP17484299 A JP 17484299A JP 2001007696 A JP2001007696 A JP 2001007696A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- nmos
- logic
- logic gate
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＥＣＬゲートより低電力で、ＣＭＯＳゲート
より高速で、両者と混在して使用可能なＮＭＯＳの論理
ゲート、それを用いた半導体装置を提供する。 【解決手段】 インバータゲートであって、ＮＭＯＳト
ランジスタからなるＮＭＯＳスイッチＭＮＳ−１と、バ
イアス回路のＮＭＯＳトランジスタのオン特性により電
圧−電流特性が制御可能なＰＭＯＳトランジスタからな
る制御負荷ＭＰＬ−１とから構成され、制御負荷ＭＰＬ
−１を論理スレッショルドレベルが安定化されるように
制御したり、あるいは動作速度が最適になるように制御
する。高速動作（通常動作）時にはゲート制御電圧ＶＧ
Ｇに正規の電圧を与え、またスタンバイ時や低速動作時
には、ゲート制御電圧ＶＧＧを電源電圧ＶＤＤに近づ
け、さらにＩＤＤＱテスト時には、ゲート制御電圧ＶＧ
Ｇの電圧をスタンバイ時や低速動作時よりもさらに高電
位にする。
より高速で、両者と混在して使用可能なＮＭＯＳの論理
ゲート、それを用いた半導体装置を提供する。 【解決手段】 インバータゲートであって、ＮＭＯＳト
ランジスタからなるＮＭＯＳスイッチＭＮＳ−１と、バ
イアス回路のＮＭＯＳトランジスタのオン特性により電
圧−電流特性が制御可能なＰＭＯＳトランジスタからな
る制御負荷ＭＰＬ−１とから構成され、制御負荷ＭＰＬ
−１を論理スレッショルドレベルが安定化されるように
制御したり、あるいは動作速度が最適になるように制御
する。高速動作（通常動作）時にはゲート制御電圧ＶＧ
Ｇに正規の電圧を与え、またスタンバイ時や低速動作時
には、ゲート制御電圧ＶＧＧを電源電圧ＶＤＤに近づ
け、さらにＩＤＤＱテスト時には、ゲート制御電圧ＶＧ
Ｇの電圧をスタンバイ時や低速動作時よりもさらに高電
位にする。
Description
【０００１】
【発明の属する技術分野】本発明は、論理ゲートの回路
技術に関し、特に論理ゲートの速度性能、電力性能の向
上に好適は論理ゲートおよびそれを用いた半導体装置に
適用して有効な技術に関する。
技術に関し、特に論理ゲートの速度性能、電力性能の向
上に好適は論理ゲートおよびそれを用いた半導体装置に
適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、論理ゲートには、速度性能に最も優れたＥＣＬ（Em
itter Coupled Logic ）ゲート、集積性に最も優れたＣ
ＭＯＳ（Complementary Metal Oxide Semiconductor ）
ゲート、ＥＣＬゲートに比べて低電力で、ＣＭＯＳゲー
トに比べて高速なＢｉ−ＣＭＯＳ（Bipolar-CMOS）ゲー
トや、これらのＥＣＬゲート、ＣＭＯＳゲートを混在し
た混在回路などがあり、これらの回路は目的に応じて選
択されて用いられている。
て、論理ゲートには、速度性能に最も優れたＥＣＬ（Em
itter Coupled Logic ）ゲート、集積性に最も優れたＣ
ＭＯＳ（Complementary Metal Oxide Semiconductor ）
ゲート、ＥＣＬゲートに比べて低電力で、ＣＭＯＳゲー
トに比べて高速なＢｉ−ＣＭＯＳ（Bipolar-CMOS）ゲー
トや、これらのＥＣＬゲート、ＣＭＯＳゲートを混在し
た混在回路などがあり、これらの回路は目的に応じて選
択されて用いられている。
【０００３】なお、このような論理ゲートに関する技術
としては、たとえば昭和５９年１１月３０日、社団法人
電子通信学会編、株式会社オーム社発行の「ＬＳＩハン
ドブック」Ｐ１２９〜Ｐ１５８に記載される技術などが
挙げられる。
としては、たとえば昭和５９年１１月３０日、社団法人
電子通信学会編、株式会社オーム社発行の「ＬＳＩハン
ドブック」Ｐ１２９〜Ｐ１５８に記載される技術などが
挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
な各論理ゲートについて、本発明者が検討した結果、以
下のようなことが明らかとなった。
な各論理ゲートについて、本発明者が検討した結果、以
下のようなことが明らかとなった。
【０００５】(1).ＥＣＬゲート ＥＣＬゲートは、速度性能に最も優れた論理ゲートでは
あるが、高速性を引き出す（狭振幅、安定な論理スレッ
ショルドレベル、低出力インピーダンス）ために、高電
力（３〜４Ｖ電源＋垂れ流し電流）、低集積密度（回路
複雑、部品点数多、発熱密度制約）などの欠点がある。
特に今後、集積度を向上していく場合は発熱が大きな問
題になる。
あるが、高速性を引き出す（狭振幅、安定な論理スレッ
ショルドレベル、低出力インピーダンス）ために、高電
力（３〜４Ｖ電源＋垂れ流し電流）、低集積密度（回路
複雑、部品点数多、発熱密度制約）などの欠点がある。
特に今後、集積度を向上していく場合は発熱が大きな問
題になる。
【０００６】(2).ＣＭＯＳゲート ＣＭＯＳゲートは、集積性に最も優れた論理ゲートでは
あるが、ゲート入力容量大、大振幅、ＰＭＯＳトランジ
スタも使用（遅い正孔による電流を用いるため）、ＥＣ
Ｌゲートに比べて論理機能が乏しいなどの理由により、
速度性能がＥＣＬゲートに比べて大幅に劣る（約１／２
以下）。
あるが、ゲート入力容量大、大振幅、ＰＭＯＳトランジ
スタも使用（遅い正孔による電流を用いるため）、ＥＣ
Ｌゲートに比べて論理機能が乏しいなどの理由により、
速度性能がＥＣＬゲートに比べて大幅に劣る（約１／２
以下）。
【０００７】(3).Ｂｉ−ＣＭＯＳゲート Ｂｉ−ＣＭＯＳゲートは、ＥＣＬゲートに比べて低電力
で、ＣＭＯＳゲートに比べて高速ではあるが、回路構成
が複雑な割には速くない。
で、ＣＭＯＳゲートに比べて高速ではあるが、回路構成
が複雑な割には速くない。
【０００８】(4).ＥＣＬゲート・ＣＭＯＳゲート混在回
路 ＥＣＬゲート・ＣＭＯＳゲート混在回路は、ＥＣＬレベ
ル→ＣＭＯＳレベル変換の高速動作が困難なため、ＥＣ
Ｌゲートの高速性を活かすためには、ＥＣＬゲートとＣ
ＭＯＳゲートを細かなレベルで混在させることができな
い。直接、ＥＣＬレベルを受けられないのは、ＣＭＯＳ
ゲートの論理スレッショルドレベルがデバイスばらつき
に対して大きく変動するためである。また、何らかの方
法でデバイスを安定させたとしても、ＮＭＯＳトランジ
スタ、ＰＭＯＳトランジスタともに完全にＯＦＦせず、
リーク電流が発生してＩＤＤＱテスト（ＣＭＯＳ電源リ
ークテスト）の妨げになる。
路 ＥＣＬゲート・ＣＭＯＳゲート混在回路は、ＥＣＬレベ
ル→ＣＭＯＳレベル変換の高速動作が困難なため、ＥＣ
Ｌゲートの高速性を活かすためには、ＥＣＬゲートとＣ
ＭＯＳゲートを細かなレベルで混在させることができな
い。直接、ＥＣＬレベルを受けられないのは、ＣＭＯＳ
ゲートの論理スレッショルドレベルがデバイスばらつき
に対して大きく変動するためである。また、何らかの方
法でデバイスを安定させたとしても、ＮＭＯＳトランジ
スタ、ＰＭＯＳトランジスタともに完全にＯＦＦせず、
リーク電流が発生してＩＤＤＱテスト（ＣＭＯＳ電源リ
ークテスト）の妨げになる。
【０００９】一般的なレベル変換回路が遅いのは、安定
な論理スレッショルドレベルと信号増幅作用を得るため
に、差動増幅器とカレントミラー（カレントミラーは遅
い、特にＯＦＦ動作は自らの電位を動かす電流が減少す
るためにとても遅くなる）による構成をとるためであ
る。そのため、ＥＣＬゲート部分とＣＭＯＳゲート部分
は、大きな切り分けが必要で、それぞれの特徴を活かし
た細かいレベルでの最適化ができないなどの問題点が考
えられる。
な論理スレッショルドレベルと信号増幅作用を得るため
に、差動増幅器とカレントミラー（カレントミラーは遅
い、特にＯＦＦ動作は自らの電位を動かす電流が減少す
るためにとても遅くなる）による構成をとるためであ
る。そのため、ＥＣＬゲート部分とＣＭＯＳゲート部分
は、大きな切り分けが必要で、それぞれの特徴を活かし
た細かいレベルでの最適化ができないなどの問題点が考
えられる。
【００１０】そこで、本発明の目的は、論理ゲートの速
度性能、電力性能に着目し、ＥＣＬゲートより低電力
で、ＣＭＯＳゲートより高速で、両者と混在して使用す
ることができるＮＭＯＳの論理ゲート、およびそれを用
いた半導体装置を提供するものである。
度性能、電力性能に着目し、ＥＣＬゲートより低電力
で、ＣＭＯＳゲートより高速で、両者と混在して使用す
ることができるＮＭＯＳの論理ゲート、およびそれを用
いた半導体装置を提供するものである。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】すなわち、本発明による論理ゲートは、抵
抗値が電気的に信号レベルや速度的な最適値に制御され
た負荷を持つＮＭＯＳ論理ゲートであり、入力信号によ
り制御されるＮＭＯＳトランジスタからなるＮＭＯＳス
イッチと、制御電圧が入力され、この制御電圧を生成す
るためのバイアス回路に含まれるＮＭＯＳトランジスタ
のオン特性により電圧−電流特性が制御可能な制御負荷
とを有し、ＮＭＯＳスイッチおよび制御負荷が電源電圧
と接地電圧間に直列接続され、ＮＭＯＳスイッチと制御
負荷との接続ノードから出力信号が出力されるように構
成されるものである。
抗値が電気的に信号レベルや速度的な最適値に制御され
た負荷を持つＮＭＯＳ論理ゲートであり、入力信号によ
り制御されるＮＭＯＳトランジスタからなるＮＭＯＳス
イッチと、制御電圧が入力され、この制御電圧を生成す
るためのバイアス回路に含まれるＮＭＯＳトランジスタ
のオン特性により電圧−電流特性が制御可能な制御負荷
とを有し、ＮＭＯＳスイッチおよび制御負荷が電源電圧
と接地電圧間に直列接続され、ＮＭＯＳスイッチと制御
負荷との接続ノードから出力信号が出力されるように構
成されるものである。
【００１４】この構成において、制御負荷を、バイアス
回路に含まれるＮＭＯＳトランジスタのばらつきに対し
て、論理ゲートの論理スレッショルドレベルが安定化さ
れるように制御したり、あるいは論理ゲートの動作速度
が最適になるように制御する手段を有するものである。
回路に含まれるＮＭＯＳトランジスタのばらつきに対し
て、論理ゲートの論理スレッショルドレベルが安定化さ
れるように制御したり、あるいは論理ゲートの動作速度
が最適になるように制御する手段を有するものである。
【００１５】また、本発明による半導体装置は、論理ゲ
ートと、ＥＣＬゲートとの直接接続を含むように構成さ
れたり、あるいは論理ゲートと、ＣＭＯＳゲートとの直
接接続を含むように構成されるものである。
ートと、ＥＣＬゲートとの直接接続を含むように構成さ
れたり、あるいは論理ゲートと、ＣＭＯＳゲートとの直
接接続を含むように構成されるものである。
【００１６】この構成において、スタンバイ時には、通
常動作時に比べて制御電圧を電源電圧に近づけて、制御
負荷の負荷抵抗を高抵抗にして動作させ、またＩＤＤＱ
テスト時には、スタンバイ時に比べて制御電圧を高電位
にして、制御負荷の負荷抵抗をＯＦＦにするようにした
ものである。
常動作時に比べて制御電圧を電源電圧に近づけて、制御
負荷の負荷抵抗を高抵抗にして動作させ、またＩＤＤＱ
テスト時には、スタンバイ時に比べて制御電圧を高電位
にして、制御負荷の負荷抵抗をＯＦＦにするようにした
ものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１および図２は本発明の
一実施の形態である論理ゲートを示す回路図、図３およ
び図４は本実施の形態において、論理ゲートのバイアス
回路を示す回路図、図５および図６は論理ゲートの変形
例を示す回路図、図７はバイアス回路の変形例を示す回
路図、図８および図９は複合型の論理ゲートを示す回路
図、図１０および図１１は図８および図９の等価論理を
示す論理図、図１２はＩＤＤＱテスト方式のバイアス回
路を示す回路図、図１３はスタンバイ方式のバイアス回
路を示す回路図、図１４は本実施の形態の論理ゲートを
用いたＬＳＩを示す論理図である。
に基づいて詳細に説明する。図１および図２は本発明の
一実施の形態である論理ゲートを示す回路図、図３およ
び図４は本実施の形態において、論理ゲートのバイアス
回路を示す回路図、図５および図６は論理ゲートの変形
例を示す回路図、図７はバイアス回路の変形例を示す回
路図、図８および図９は複合型の論理ゲートを示す回路
図、図１０および図１１は図８および図９の等価論理を
示す論理図、図１２はＩＤＤＱテスト方式のバイアス回
路を示す回路図、図１３はスタンバイ方式のバイアス回
路を示す回路図、図１４は本実施の形態の論理ゲートを
用いたＬＳＩを示す論理図である。
【００１８】まず、図１および図２により、本実施の形
態の論理ゲートの構成の一例を説明する。図１はインバ
ータゲート（ＮＭＯＳ−ＩＮＶ）、図２は２入力否定論
理和ゲート（ＮＭＯＳ−ＮＯＲ）をそれぞれ示す。
態の論理ゲートの構成の一例を説明する。図１はインバ
ータゲート（ＮＭＯＳ−ＩＮＶ）、図２は２入力否定論
理和ゲート（ＮＭＯＳ−ＮＯＲ）をそれぞれ示す。
【００１９】図１に示すインバータゲートは、ＮＭＯＳ
トランジスタからなるＮＭＯＳスイッチＭＮＳ−１と、
バイアス回路のＮＭＯＳトランジスタのオン特性により
電圧−電流特性が制御可能なＰＭＯＳトランジスタから
なる制御負荷ＭＰＬ−１とから構成され、ＮＭＯＳスイ
ッチＭＮＳ−１および制御負荷ＭＰＬ−１が電源電圧Ｖ
ＤＤと接地電圧ＶＳＳとの間に直列接続され、ＮＭＯＳ
スイッチＭＮＳ−１と制御負荷ＭＰＬ−１との接続ノー
ドから出力信号ＯＵＴが出力されるように構成されてい
る。
トランジスタからなるＮＭＯＳスイッチＭＮＳ−１と、
バイアス回路のＮＭＯＳトランジスタのオン特性により
電圧−電流特性が制御可能なＰＭＯＳトランジスタから
なる制御負荷ＭＰＬ−１とから構成され、ＮＭＯＳスイ
ッチＭＮＳ−１および制御負荷ＭＰＬ−１が電源電圧Ｖ
ＤＤと接地電圧ＶＳＳとの間に直列接続され、ＮＭＯＳ
スイッチＭＮＳ−１と制御負荷ＭＰＬ−１との接続ノー
ドから出力信号ＯＵＴが出力されるように構成されてい
る。
【００２０】ＮＭＯＳスイッチＭＮＳ−１のＮＭＯＳト
ランジスタは、ゲートに入力される入力信号ＩＮにより
制御され、ソースが接地電圧ＶＳＳに、ドレインが制御
負荷ＭＰＬ−１のＰＭＯＳトランジスタのドレインにそ
れぞれ接続されている。制御負荷ＭＰＬ−１のＰＭＯＳ
トランジスタは、ゲートに入力されるゲート制御電圧Ｖ
ＧＧにより制御され、ソースが電源電圧ＶＤＤに、ドレ
インがＮＭＯＳスイッチＭＮＳ−１のＮＭＯＳトランジ
スタのドレインにそれぞれ接続されている。このＮＭＯ
ＳスイッチＭＮＳ−１と制御負荷ＭＰＬ−１との共通接
続されたドレインから出力信号ＯＵＴが取り出される。
ランジスタは、ゲートに入力される入力信号ＩＮにより
制御され、ソースが接地電圧ＶＳＳに、ドレインが制御
負荷ＭＰＬ−１のＰＭＯＳトランジスタのドレインにそ
れぞれ接続されている。制御負荷ＭＰＬ−１のＰＭＯＳ
トランジスタは、ゲートに入力されるゲート制御電圧Ｖ
ＧＧにより制御され、ソースが電源電圧ＶＤＤに、ドレ
インがＮＭＯＳスイッチＭＮＳ−１のＮＭＯＳトランジ
スタのドレインにそれぞれ接続されている。このＮＭＯ
ＳスイッチＭＮＳ−１と制御負荷ＭＰＬ−１との共通接
続されたドレインから出力信号ＯＵＴが取り出される。
【００２１】図２に示す２入力否定論理和ゲートは、Ｎ
ＭＯＳトランジスタからなるＮＭＯＳスイッチＭＮＳ−
２１，ＭＮＳ−２２と、バイアス回路のＮＭＯＳトラン
ジスタのオン特性により電圧−電流特性が制御可能なＰ
ＭＯＳトランジスタからなる制御負荷ＭＰＬ−２とから
構成され、並列接続されたＮＭＯＳスイッチＭＮＳ−２
１，ＭＮＳ−２２および制御負荷ＭＰＬ−２とが電源電
圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続され、ＮＭ
ＯＳスイッチＭＮＳ−２１，ＭＮＳ−２２と制御負荷Ｍ
ＰＬ−２との接続ノードから出力信号ＯＵＴが出力され
るように構成されている。
ＭＯＳトランジスタからなるＮＭＯＳスイッチＭＮＳ−
２１，ＭＮＳ−２２と、バイアス回路のＮＭＯＳトラン
ジスタのオン特性により電圧−電流特性が制御可能なＰ
ＭＯＳトランジスタからなる制御負荷ＭＰＬ−２とから
構成され、並列接続されたＮＭＯＳスイッチＭＮＳ−２
１，ＭＮＳ−２２および制御負荷ＭＰＬ−２とが電源電
圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続され、ＮＭ
ＯＳスイッチＭＮＳ−２１，ＭＮＳ−２２と制御負荷Ｍ
ＰＬ−２との接続ノードから出力信号ＯＵＴが出力され
るように構成されている。
【００２２】ＮＭＯＳスイッチＭＮＳ−２１のＮＭＯＳ
トランジスタは、ゲートに入力される入力信号ＩＮ１に
より制御され、ソースが接地電圧ＶＳＳに、ドレインが
制御負荷ＭＰＬ−２のＰＭＯＳトランジスタのドレイン
にそれぞれ接続されている。ＮＭＯＳスイッチＭＮＳ−
２２のＮＭＯＳトランジスタは、ゲートに入力される入
力信号ＩＮ２により制御され、ソースが接地電圧ＶＳＳ
に、ドレインが制御負荷ＭＰＬ−２のＰＭＯＳトランジ
スタのドレインにそれぞれ接続されている。制御負荷Ｍ
ＰＬ−２のＰＭＯＳトランジスタは、ゲートに入力され
るゲート制御電圧ＶＧＧにより制御され、ソースが電源
電圧ＶＤＤに、ドレインがＮＭＯＳスイッチＭＮＳ−２
１，ＭＮＳ−２２のＮＭＯＳトランジスタのドレインに
それぞれ接続されている。このＮＭＯＳスイッチＭＮＳ
−２１，ＭＮＳ−２２と制御負荷ＭＰＬ−２との共通接
続されたドレインから出力信号ＯＵＴが取り出される。
トランジスタは、ゲートに入力される入力信号ＩＮ１に
より制御され、ソースが接地電圧ＶＳＳに、ドレインが
制御負荷ＭＰＬ−２のＰＭＯＳトランジスタのドレイン
にそれぞれ接続されている。ＮＭＯＳスイッチＭＮＳ−
２２のＮＭＯＳトランジスタは、ゲートに入力される入
力信号ＩＮ２により制御され、ソースが接地電圧ＶＳＳ
に、ドレインが制御負荷ＭＰＬ−２のＰＭＯＳトランジ
スタのドレインにそれぞれ接続されている。制御負荷Ｍ
ＰＬ−２のＰＭＯＳトランジスタは、ゲートに入力され
るゲート制御電圧ＶＧＧにより制御され、ソースが電源
電圧ＶＤＤに、ドレインがＮＭＯＳスイッチＭＮＳ−２
１，ＭＮＳ−２２のＮＭＯＳトランジスタのドレインに
それぞれ接続されている。このＮＭＯＳスイッチＭＮＳ
−２１，ＭＮＳ−２２と制御負荷ＭＰＬ−２との共通接
続されたドレインから出力信号ＯＵＴが取り出される。
【００２３】なお、図２のような否定論理和ゲートの場
合には、同様に、ＮＭＯＳスイッチＭＮＳ−２１，ＭＮ
Ｓ−２２にＮＭＯＳスイッチを並列に接続して、３入力
否定論理和ゲートを構成することができ、このようにＮ
ＭＯＳスイッチＭＮＳ−ｘの並列数を増やせば、３入力
以上の否定論理和ゲートを構成することも可能である。
合には、同様に、ＮＭＯＳスイッチＭＮＳ−２１，ＭＮ
Ｓ−２２にＮＭＯＳスイッチを並列に接続して、３入力
否定論理和ゲートを構成することができ、このようにＮ
ＭＯＳスイッチＭＮＳ−ｘの並列数を増やせば、３入力
以上の否定論理和ゲートを構成することも可能である。
【００２４】前記図１のインバータゲート、前記図２の
否定論理和ゲートのゲート制御電圧ＶＧＧは、図３、図
４に示すようなバイアス回路によって生成される。図３
のバイアス回路を使用すれば、入力論理スレッショルド
レベルが安定するため、ＥＣＬレベルなどの狭振幅信号
を安定に直接受けることができる。図４のバイアス回路
を使用すれば、出力立ち上がり時の駆動能力と、出力立
ち下がり時の駆動能力がほぼ等しくなり、より高速動作
が可能になる。
否定論理和ゲートのゲート制御電圧ＶＧＧは、図３、図
４に示すようなバイアス回路によって生成される。図３
のバイアス回路を使用すれば、入力論理スレッショルド
レベルが安定するため、ＥＣＬレベルなどの狭振幅信号
を安定に直接受けることができる。図４のバイアス回路
を使用すれば、出力立ち上がり時の駆動能力と、出力立
ち下がり時の駆動能力がほぼ等しくなり、より高速動作
が可能になる。
【００２５】図３に示すバイアス回路は、ＮＭＯＳトラ
ンジスタＭＮＢ−３と、ＰＭＯＳトランジスタＭＰＢ−
３とから構成されている。ＮＭＯＳトランジスタＭＮＢ
−３は、ゲートに入力されるバイアス電圧ＶＢＢにより
制御され、ソースが接地電圧ＶＳＳに、ドレインがＰＭ
ＯＳトランジスタＭＰＢ−３のドレインにそれぞれ接続
されている。ＰＭＯＳトランジスタＭＰＢ−３は、ソー
スが電源電圧ＶＤＤに、ゲートおよびドレインが共通に
ＮＭＯＳトランジスタＭＮＢ−３のドレインにそれぞれ
接続されている。このＮＭＯＳトランジスタＭＮＢ−３
とＰＭＯＳトランジスタＭＰＢ−３との共通接続された
ドレインからゲート制御電圧ＶＧＧが取り出される。
ンジスタＭＮＢ−３と、ＰＭＯＳトランジスタＭＰＢ−
３とから構成されている。ＮＭＯＳトランジスタＭＮＢ
−３は、ゲートに入力されるバイアス電圧ＶＢＢにより
制御され、ソースが接地電圧ＶＳＳに、ドレインがＰＭ
ＯＳトランジスタＭＰＢ−３のドレインにそれぞれ接続
されている。ＰＭＯＳトランジスタＭＰＢ−３は、ソー
スが電源電圧ＶＤＤに、ゲートおよびドレインが共通に
ＮＭＯＳトランジスタＭＮＢ−３のドレインにそれぞれ
接続されている。このＮＭＯＳトランジスタＭＮＢ−３
とＰＭＯＳトランジスタＭＰＢ−３との共通接続された
ドレインからゲート制御電圧ＶＧＧが取り出される。
【００２６】図４に示すバイアス回路は、ＮＭＯＳトラ
ンジスタＭＮＢ−４と、並列接続されたＰＭＯＳトラン
ジスタＭＰＢ−４１，ＭＰＢ−４２とから構成されてい
る。ＮＭＯＳトランジスタＭＮＢ−４は、ゲートに入力
される電源電圧ＶＤＤにより制御され、ソースが接地電
圧ＶＳＳに、ドレインがＰＭＯＳトランジスタＭＰＢ−
４１，ＭＰＢ−４２のドレインにそれぞれ接続されてい
る。ＰＭＯＳトランジスタＭＰＢ−４１，ＭＰＢ−４２
は、ソースが電源電圧ＶＤＤに、ゲートおよびドレイン
が共通にＮＭＯＳトランジスタＭＮＢ−４のドレインに
それぞれ接続されている。このＮＭＯＳトランジスタＭ
ＮＢ−４とＰＭＯＳトランジスタＭＰＢ−４１，ＭＰＢ
−４２との共通接続されたドレインからゲート制御電圧
ＶＧＧが取り出される。
ンジスタＭＮＢ−４と、並列接続されたＰＭＯＳトラン
ジスタＭＰＢ−４１，ＭＰＢ−４２とから構成されてい
る。ＮＭＯＳトランジスタＭＮＢ−４は、ゲートに入力
される電源電圧ＶＤＤにより制御され、ソースが接地電
圧ＶＳＳに、ドレインがＰＭＯＳトランジスタＭＰＢ−
４１，ＭＰＢ−４２のドレインにそれぞれ接続されてい
る。ＰＭＯＳトランジスタＭＰＢ−４１，ＭＰＢ−４２
は、ソースが電源電圧ＶＤＤに、ゲートおよびドレイン
が共通にＮＭＯＳトランジスタＭＮＢ−４のドレインに
それぞれ接続されている。このＮＭＯＳトランジスタＭ
ＮＢ−４とＰＭＯＳトランジスタＭＰＢ−４１，ＭＰＢ
−４２との共通接続されたドレインからゲート制御電圧
ＶＧＧが取り出される。
【００２７】次に、図５および図６により、論理ゲート
の変形例として、２入力否定論理積ゲート（ＮＭＯＳ−
ＮＡＮＤ）の構成の一例を説明する。図５、図６は、前
記図２に対してＮＭＯＳスイッチＭＮＳ−ｘが直列に接
続されている。また、図５は簡易型で、バイアス回路は
前記図１、図２のインバータやゲートと共通化できる
が、負荷抵抗（制御負荷ＭＰＬ−５１，ＭＰＬ−５２で
構成）が論理スレッショルドレベルや速度に対する最適
値からずれてしまうために論理ゲートとしての性能は損
なわれる。これに対して図６は、専用のバイアス回路
（一例を図７に示す）が必要であるが、負荷抵抗を最適
値に保つことができ、論理ゲートとしての性能はよい。
の変形例として、２入力否定論理積ゲート（ＮＭＯＳ−
ＮＡＮＤ）の構成の一例を説明する。図５、図６は、前
記図２に対してＮＭＯＳスイッチＭＮＳ−ｘが直列に接
続されている。また、図５は簡易型で、バイアス回路は
前記図１、図２のインバータやゲートと共通化できる
が、負荷抵抗（制御負荷ＭＰＬ−５１，ＭＰＬ−５２で
構成）が論理スレッショルドレベルや速度に対する最適
値からずれてしまうために論理ゲートとしての性能は損
なわれる。これに対して図６は、専用のバイアス回路
（一例を図７に示す）が必要であるが、負荷抵抗を最適
値に保つことができ、論理ゲートとしての性能はよい。
【００２８】図５に示す２入力否定論理積ゲートは、直
列接続されたＮＭＯＳトランジスタからなるＮＭＯＳス
イッチＭＮＳ−５１，ＭＮＳ−５２と、バイアス回路の
ＮＭＯＳトランジスタのオン特性により電圧−電流特性
が制御可能な直列接続されたＰＭＯＳトランジスタから
なる制御負荷ＭＰＬ−５１，ＭＰＬ−５２とから構成さ
れている。ＮＭＯＳスイッチＭＮＳ−５１，ＭＮＳ−５
２のＮＭＯＳトランジスタは、それぞれ入力信号ＩＮ
１，ＩＮ２によりゲート制御され、ＮＭＯＳスイッチＭ
ＮＳ−５１のＮＭＯＳトランジスタのドレインが制御負
荷ＭＰＬ−５１のＰＭＯＳトランジスタのドレインに、
ＮＭＯＳスイッチＭＮＳ−５２のＮＭＯＳトランジスタ
のソースが接地電圧ＶＳＳにそれぞれ接続されている。
制御負荷ＭＰＬ−５１，ＭＰＬ−５２のＰＭＯＳトラン
ジスタは、ゲート制御電圧ＶＧＧによりゲート制御さ
れ、制御負荷ＭＰＬ−５１のＰＭＯＳトランジスタのド
レインがＮＭＯＳスイッチＭＮＳ−５１のＮＭＯＳトラ
ンジスタのドレインに、制御負荷ＭＰＬ−５２のＰＭＯ
Ｓトランジスタのソースが電源電圧ＶＤＤにそれぞれ接
続されている。このＮＭＯＳスイッチＭＮＳ−５１と制
御負荷ＭＰＬ−５１との共通接続されたドレインから出
力信号ＯＵＴが取り出される。
列接続されたＮＭＯＳトランジスタからなるＮＭＯＳス
イッチＭＮＳ−５１，ＭＮＳ−５２と、バイアス回路の
ＮＭＯＳトランジスタのオン特性により電圧−電流特性
が制御可能な直列接続されたＰＭＯＳトランジスタから
なる制御負荷ＭＰＬ−５１，ＭＰＬ−５２とから構成さ
れている。ＮＭＯＳスイッチＭＮＳ−５１，ＭＮＳ−５
２のＮＭＯＳトランジスタは、それぞれ入力信号ＩＮ
１，ＩＮ２によりゲート制御され、ＮＭＯＳスイッチＭ
ＮＳ−５１のＮＭＯＳトランジスタのドレインが制御負
荷ＭＰＬ−５１のＰＭＯＳトランジスタのドレインに、
ＮＭＯＳスイッチＭＮＳ−５２のＮＭＯＳトランジスタ
のソースが接地電圧ＶＳＳにそれぞれ接続されている。
制御負荷ＭＰＬ−５１，ＭＰＬ−５２のＰＭＯＳトラン
ジスタは、ゲート制御電圧ＶＧＧによりゲート制御さ
れ、制御負荷ＭＰＬ−５１のＰＭＯＳトランジスタのド
レインがＮＭＯＳスイッチＭＮＳ−５１のＮＭＯＳトラ
ンジスタのドレインに、制御負荷ＭＰＬ−５２のＰＭＯ
Ｓトランジスタのソースが電源電圧ＶＤＤにそれぞれ接
続されている。このＮＭＯＳスイッチＭＮＳ−５１と制
御負荷ＭＰＬ−５１との共通接続されたドレインから出
力信号ＯＵＴが取り出される。
【００２９】図６に示す２入力否定論理積ゲートは、直
列接続されたＮＭＯＳトランジスタからなるＮＭＯＳス
イッチＭＮＳ−６１，ＭＮＳ−６２と、バイアス回路の
ＮＭＯＳトランジスタのオン特性により電圧−電流特性
が制御可能なＰＭＯＳトランジスタからなる制御負荷Ｍ
ＰＬ−６とから構成されている。前記図５に比べて、Ｐ
ＭＯＳトランジスタからなる制御負荷ＭＰＬ−６が１個
からなり、この制御負荷ＭＰＬ−６のＰＭＯＳトランジ
スタのゲートに別のゲート制御電圧ＶＧＧ２が入力され
る以外は、同様の接続となっている。
列接続されたＮＭＯＳトランジスタからなるＮＭＯＳス
イッチＭＮＳ−６１，ＭＮＳ−６２と、バイアス回路の
ＮＭＯＳトランジスタのオン特性により電圧−電流特性
が制御可能なＰＭＯＳトランジスタからなる制御負荷Ｍ
ＰＬ−６とから構成されている。前記図５に比べて、Ｐ
ＭＯＳトランジスタからなる制御負荷ＭＰＬ−６が１個
からなり、この制御負荷ＭＰＬ−６のＰＭＯＳトランジ
スタのゲートに別のゲート制御電圧ＶＧＧ２が入力され
る以外は、同様の接続となっている。
【００３０】前記図６の２入力否定論理積ゲートに専用
の、図７に示すバイアス回路は、直列接続されたＮＭＯ
ＳトランジスタＭＮＢ−７１，ＭＮＢ−７２と、並列接
続されたＰＭＯＳトランジスタＭＰＢ−７１，ＭＰＢ−
７２とから構成されている。ＮＭＯＳトランジスタＭＮ
Ｂ−７１，ＭＮＢ−７１は、電源電圧ＶＤＤによりゲー
ト制御され、ＮＭＯＳトランジスタＭＮＢ−７１のドレ
インがＰＭＯＳトランジスタＭＰＢ−７１，ＭＰＢ−７
２のドレインに、ＮＭＯＳトランジスタＭＮＢ−７２の
ソースが接地電圧ＶＳＳにそれぞれ接続されている。Ｐ
ＭＯＳトランジスタＭＰＢ−７１，ＭＰＢ−７２は、ソ
ースが電源電圧ＶＤＤに、ゲートおよびドレインが共通
にＮＭＯＳトランジスタＭＮＢ−７１のドレインにそれ
ぞれ接続されている。このＮＭＯＳトランジスタＭＮＢ
−７１とＰＭＯＳトランジスタＭＰＢ−７１，ＭＰＢ−
７２との共通接続されたドレインからゲート制御電圧Ｖ
ＧＧ２が取り出される。
の、図７に示すバイアス回路は、直列接続されたＮＭＯ
ＳトランジスタＭＮＢ−７１，ＭＮＢ−７２と、並列接
続されたＰＭＯＳトランジスタＭＰＢ−７１，ＭＰＢ−
７２とから構成されている。ＮＭＯＳトランジスタＭＮ
Ｂ−７１，ＭＮＢ−７１は、電源電圧ＶＤＤによりゲー
ト制御され、ＮＭＯＳトランジスタＭＮＢ−７１のドレ
インがＰＭＯＳトランジスタＭＰＢ−７１，ＭＰＢ−７
２のドレインに、ＮＭＯＳトランジスタＭＮＢ−７２の
ソースが接地電圧ＶＳＳにそれぞれ接続されている。Ｐ
ＭＯＳトランジスタＭＰＢ−７１，ＭＰＢ−７２は、ソ
ースが電源電圧ＶＤＤに、ゲートおよびドレインが共通
にＮＭＯＳトランジスタＭＮＢ−７１のドレインにそれ
ぞれ接続されている。このＮＭＯＳトランジスタＭＮＢ
−７１とＰＭＯＳトランジスタＭＰＢ−７１，ＭＰＢ−
７２との共通接続されたドレインからゲート制御電圧Ｖ
ＧＧ２が取り出される。
【００３１】次に、図８および図９により、複合型の論
理ゲートの構成の一例を説明する。この図８、図９の等
価論理を図１０、図１１にそれぞれ示す。図８、図９の
負荷抵抗（制御負荷ＭＰＬ−８１，ＭＰＬ−８２，ＭＰ
Ｌ−９１，ＭＰＬ−９２で構成）は、前記図５、図６の
制御負荷ＭＰＬ−５１，ＭＰＬ−５２，ＭＰＬ−６との
関係と同様に、ゲートに制御電圧ＶＧＧ２の電圧が与え
られた単一のＰＭＯＳトランジスタと置き換えること
で、論理ゲートとしての性能を向上させることもでき
る。
理ゲートの構成の一例を説明する。この図８、図９の等
価論理を図１０、図１１にそれぞれ示す。図８、図９の
負荷抵抗（制御負荷ＭＰＬ−８１，ＭＰＬ−８２，ＭＰ
Ｌ−９１，ＭＰＬ−９２で構成）は、前記図５、図６の
制御負荷ＭＰＬ−５１，ＭＰＬ−５２，ＭＰＬ−６との
関係と同様に、ゲートに制御電圧ＶＧＧ２の電圧が与え
られた単一のＰＭＯＳトランジスタと置き換えること
で、論理ゲートとしての性能を向上させることもでき
る。
【００３２】図８に示す複合ゲートは、図１０のよう
に、入力信号ＩＮ１１，ＩＮ１２が入力される２入力論
理積ゲートＡＮＤ−８１、入力信号ＩＮ２１，ＩＮ２２
が入力される２入力論理積ゲートＡＮＤ−８２、この２
つの２入力論理積ゲートＡＮＤ−８１，ＡＮＤ−８２の
出力が入力信号として入力される２入力否定論理和ゲー
トＮＯＲ−８からなり、２入力否定論理和ゲートＮＯＲ
−８から出力信号ＯＵＴが出力されるように構成されて
いる。
に、入力信号ＩＮ１１，ＩＮ１２が入力される２入力論
理積ゲートＡＮＤ−８１、入力信号ＩＮ２１，ＩＮ２２
が入力される２入力論理積ゲートＡＮＤ−８２、この２
つの２入力論理積ゲートＡＮＤ−８１，ＡＮＤ−８２の
出力が入力信号として入力される２入力否定論理和ゲー
トＮＯＲ−８からなり、２入力否定論理和ゲートＮＯＲ
−８から出力信号ＯＵＴが出力されるように構成されて
いる。
【００３３】具体的に、図８に示す複合ゲートは、直列
接続されたＮＭＯＳトランジスタからなるＮＭＯＳスイ
ッチＭＮＳ−８１１，ＭＮＳ−８１２と、これに並列接
続され、直列接続されたＮＭＯＳトランジスタからなる
ＮＭＯＳスイッチＭＮＳ−８２１，ＭＮＳ−８２２と、
バイアス回路のＮＭＯＳトランジスタのオン特性により
電圧−電流特性が制御可能な直列接続されたＰＭＯＳト
ランジスタからなる制御負荷ＭＰＬ−８１，ＭＰＬ−８
２とから構成されている。ＮＭＯＳスイッチＭＮＳ−８
１１，ＭＮＳ−８１２のＮＭＯＳトランジスタは、それ
ぞれ入力信号ＩＮ１１，ＩＮ１２によりゲート制御さ
れ、ＮＭＯＳスイッチＭＮＳ−８１１のＮＭＯＳトラン
ジスタのドレインが制御負荷ＭＰＬ−８１のＰＭＯＳト
ランジスタのドレインに、ＮＭＯＳスイッチＭＮＳ−８
１２のＮＭＯＳトランジスタのソースが接地電圧ＶＳＳ
にそれぞれ接続されている。ＮＭＯＳスイッチＭＮＳ−
８２１，ＭＮＳ−８２２のＮＭＯＳトランジスタは、そ
れぞれ入力信号ＩＮ２１，ＩＮ２２によりゲート制御さ
れ、ＮＭＯＳスイッチＭＮＳ−８２１のＮＭＯＳトラン
ジスタのドレインが制御負荷ＭＰＬ−８１のＰＭＯＳト
ランジスタのドレインに、ＮＭＯＳスイッチＭＮＳ−８
２２のＮＭＯＳトランジスタのソースが接地電圧ＶＳＳ
にそれぞれ接続されている。制御負荷ＭＰＬ−８１，Ｍ
ＰＬ−８２のＰＭＯＳトランジスタは、ゲート制御電圧
ＶＧＧによりゲート制御され、制御負荷ＭＰＬ−８１の
ＰＭＯＳトランジスタのドレインがＮＭＯＳスイッチＭ
ＮＳ−８１１，ＭＮＳ−８２１のＮＭＯＳトランジスタ
のドレインに、制御負荷ＭＰＬ−８２のＰＭＯＳトラン
ジスタのソースが電源電圧ＶＤＤにそれぞれ接続されて
いる。このＮＭＯＳスイッチＭＮＳ−８１１，ＭＮＳ−
８２１と制御負荷ＭＰＬ−８１との共通接続されたドレ
インから出力信号ＯＵＴが取り出される。
接続されたＮＭＯＳトランジスタからなるＮＭＯＳスイ
ッチＭＮＳ−８１１，ＭＮＳ−８１２と、これに並列接
続され、直列接続されたＮＭＯＳトランジスタからなる
ＮＭＯＳスイッチＭＮＳ−８２１，ＭＮＳ−８２２と、
バイアス回路のＮＭＯＳトランジスタのオン特性により
電圧−電流特性が制御可能な直列接続されたＰＭＯＳト
ランジスタからなる制御負荷ＭＰＬ−８１，ＭＰＬ−８
２とから構成されている。ＮＭＯＳスイッチＭＮＳ−８
１１，ＭＮＳ−８１２のＮＭＯＳトランジスタは、それ
ぞれ入力信号ＩＮ１１，ＩＮ１２によりゲート制御さ
れ、ＮＭＯＳスイッチＭＮＳ−８１１のＮＭＯＳトラン
ジスタのドレインが制御負荷ＭＰＬ−８１のＰＭＯＳト
ランジスタのドレインに、ＮＭＯＳスイッチＭＮＳ−８
１２のＮＭＯＳトランジスタのソースが接地電圧ＶＳＳ
にそれぞれ接続されている。ＮＭＯＳスイッチＭＮＳ−
８２１，ＭＮＳ−８２２のＮＭＯＳトランジスタは、そ
れぞれ入力信号ＩＮ２１，ＩＮ２２によりゲート制御さ
れ、ＮＭＯＳスイッチＭＮＳ−８２１のＮＭＯＳトラン
ジスタのドレインが制御負荷ＭＰＬ−８１のＰＭＯＳト
ランジスタのドレインに、ＮＭＯＳスイッチＭＮＳ−８
２２のＮＭＯＳトランジスタのソースが接地電圧ＶＳＳ
にそれぞれ接続されている。制御負荷ＭＰＬ−８１，Ｍ
ＰＬ−８２のＰＭＯＳトランジスタは、ゲート制御電圧
ＶＧＧによりゲート制御され、制御負荷ＭＰＬ−８１の
ＰＭＯＳトランジスタのドレインがＮＭＯＳスイッチＭ
ＮＳ−８１１，ＭＮＳ−８２１のＮＭＯＳトランジスタ
のドレインに、制御負荷ＭＰＬ−８２のＰＭＯＳトラン
ジスタのソースが電源電圧ＶＤＤにそれぞれ接続されて
いる。このＮＭＯＳスイッチＭＮＳ−８１１，ＭＮＳ−
８２１と制御負荷ＭＰＬ−８１との共通接続されたドレ
インから出力信号ＯＵＴが取り出される。
【００３４】図９に示す複合ゲートは、図１１のよう
に、入力信号ＩＮ１１，ＩＮ２１が入力される２入力論
理和ゲートＯＲ−９１、入力信号ＩＮ１２，ＩＮ２２が
入力される２入力論理和ゲートＯＲ−９２、この２つの
２入力論理和ゲートＯＲ−９１，ＯＲ−９２の出力が入
力信号として入力される２入力否定論理積ゲートＮＡＮ
Ｄ−９からなり、２入力否定論理積ゲートＮＡＮＤ−９
から出力信号ＯＵＴが出力されるように構成されてい
る。
に、入力信号ＩＮ１１，ＩＮ２１が入力される２入力論
理和ゲートＯＲ−９１、入力信号ＩＮ１２，ＩＮ２２が
入力される２入力論理和ゲートＯＲ−９２、この２つの
２入力論理和ゲートＯＲ−９１，ＯＲ−９２の出力が入
力信号として入力される２入力否定論理積ゲートＮＡＮ
Ｄ−９からなり、２入力否定論理積ゲートＮＡＮＤ−９
から出力信号ＯＵＴが出力されるように構成されてい
る。
【００３５】具体的に、図９に示す複合ゲートは、直列
接続されたＮＭＯＳトランジスタからなるＮＭＯＳスイ
ッチＭＮＳ−９１１，ＭＮＳ−９１２と、これに並列接
続され、直列接続されたＮＭＯＳトランジスタからなる
ＮＭＯＳスイッチＭＮＳ−９２１，ＭＮＳ−９２２と、
バイアス回路のＮＭＯＳトランジスタのオン特性により
電圧−電流特性が制御可能な直列接続されたＰＭＯＳト
ランジスタからなる制御負荷ＭＰＬ−９１，ＭＰＬ−９
２とから構成されている。前記図８に比べて、直列接続
されたＮＭＯＳスイッチＭＮＳ−９１１のＮＭＯＳトラ
ンジスタのソースとＮＭＯＳスイッチＭＮＳ−９１２の
ＮＭＯＳトランジスタのドレインとの接続ノードと、直
列接続されたＮＭＯＳスイッチＭＮＳ−９２１のＮＭＯ
ＳトランジスタのソースとＮＭＯＳスイッチＭＮＳ−９
２２のＮＭＯＳトランジスタのドレインとの接続ノード
とが接続されている以外は、同様の接続となっている。
接続されたＮＭＯＳトランジスタからなるＮＭＯＳスイ
ッチＭＮＳ−９１１，ＭＮＳ−９１２と、これに並列接
続され、直列接続されたＮＭＯＳトランジスタからなる
ＮＭＯＳスイッチＭＮＳ−９２１，ＭＮＳ−９２２と、
バイアス回路のＮＭＯＳトランジスタのオン特性により
電圧−電流特性が制御可能な直列接続されたＰＭＯＳト
ランジスタからなる制御負荷ＭＰＬ−９１，ＭＰＬ−９
２とから構成されている。前記図８に比べて、直列接続
されたＮＭＯＳスイッチＭＮＳ−９１１のＮＭＯＳトラ
ンジスタのソースとＮＭＯＳスイッチＭＮＳ−９１２の
ＮＭＯＳトランジスタのドレインとの接続ノードと、直
列接続されたＮＭＯＳスイッチＭＮＳ−９２１のＮＭＯ
ＳトランジスタのソースとＮＭＯＳスイッチＭＮＳ−９
２２のＮＭＯＳトランジスタのドレインとの接続ノード
とが接続されている以外は、同様の接続となっている。
【００３６】次に、本実施の形態の作用について、以上
のように構成されたＮＭＯＳの論理ゲートを含むＬＳＩ
の動作の概要を説明する。
のように構成されたＮＭＯＳの論理ゲートを含むＬＳＩ
の動作の概要を説明する。
【００３７】たとえば、高速動作（通常動作）時には、
前記図１、図２、図５、図６、図８、図９に示したＮＭ
ＯＳゲートに対して、ゲート制御電圧ＶＧＧに正規の電
圧（たとえば１Ｖ）を与える。これにより、高速動作を
可能とすることができる。また、スタンバイ時や、低速
動作時には、ゲート制御電圧ＶＧＧを電源電圧ＶＤＤ
（たとえば２Ｖ）に近づける（たとえば1.７Ｖ）。これ
により、電力低減を行うことができる。さらに、ＩＤＤ
Ｑテスト時には、ゲート制御電圧ＶＧＧの電圧を、スタ
ンバイ時や、低速動作時よりもさらに高電位（たとえば
1.９Ｖ）にする。これにより、一般、ＣＭＯＳゲートの
リーク電流の測定を可能にすることができる。
前記図１、図２、図５、図６、図８、図９に示したＮＭ
ＯＳゲートに対して、ゲート制御電圧ＶＧＧに正規の電
圧（たとえば１Ｖ）を与える。これにより、高速動作を
可能とすることができる。また、スタンバイ時や、低速
動作時には、ゲート制御電圧ＶＧＧを電源電圧ＶＤＤ
（たとえば２Ｖ）に近づける（たとえば1.７Ｖ）。これ
により、電力低減を行うことができる。さらに、ＩＤＤ
Ｑテスト時には、ゲート制御電圧ＶＧＧの電圧を、スタ
ンバイ時や、低速動作時よりもさらに高電位（たとえば
1.９Ｖ）にする。これにより、一般、ＣＭＯＳゲートの
リーク電流の測定を可能にすることができる。
【００３８】このＩＤＤＱテストを行う際には、たとえ
ば図１２に示すようなバイアス回路を用いる。ＩＤＤＱ
テスト時には、制御信号ＩＤＤＱＣをＬレベルからＨレ
ベルに切り替えて、ゲート制御電圧ＶＧＧの電位をほぼ
電源電圧ＶＤＤと同程度の電位にすることで、制御負荷
をＯＦＦさせ、ＮＭＯＳゲートと混在するＣＭＯＳゲー
トの高精度なＩＤＤＱテストを実現することができる。
ば図１２に示すようなバイアス回路を用いる。ＩＤＤＱ
テスト時には、制御信号ＩＤＤＱＣをＬレベルからＨレ
ベルに切り替えて、ゲート制御電圧ＶＧＧの電位をほぼ
電源電圧ＶＤＤと同程度の電位にすることで、制御負荷
をＯＦＦさせ、ＮＭＯＳゲートと混在するＣＭＯＳゲー
トの高精度なＩＤＤＱテストを実現することができる。
【００３９】図１２に示すバイアス回路は、ＮＭＯＳト
ランジスタＭＮＢ−１２１〜ＭＮＢ１２３と、ＰＭＯＳ
トランジスタＭＰＢ−１２１〜ＭＰＢ−１２４とから構
成されている。ＮＭＯＳトランジスタＭＮＢ−１２２，
ＭＮＢ−１２３、ＰＭＯＳトランジスタＭＰＢ−１２
２，ＭＰＢ−１２３は、制御信号ＩＤＤＱＣによりゲー
ト制御される。ＮＭＯＳトランジスタＭＮＢ−１２１
は、ＰＭＯＳトランジスタＭＰＢ−１２２とＮＭＯＳト
ランジスタＭＮＢ−１２２との接続ノードに接続されて
ゲート制御される。ＰＭＯＳトランジスタＭＰＢ−１２
４は、ＰＭＯＳトランジスタＭＰＢ−１２３とＮＭＯＳ
トランジスタＭＮＢ−１２３との接続ノードに接続され
てゲート制御される。ＰＭＯＳトランジスタＭＰＢ−１
２１は、ＰＭＯＳトランジスタＭＰＢ−１２４のドレイ
ンに接続されてゲート制御される。ＮＭＯＳトランジス
タＭＮＢ−１２１とＰＭＯＳトランジスタＭＰＢ−１２
１との共通接続されたドレインからゲート制御電圧ＶＧ
Ｇが取り出される。
ランジスタＭＮＢ−１２１〜ＭＮＢ１２３と、ＰＭＯＳ
トランジスタＭＰＢ−１２１〜ＭＰＢ−１２４とから構
成されている。ＮＭＯＳトランジスタＭＮＢ−１２２，
ＭＮＢ−１２３、ＰＭＯＳトランジスタＭＰＢ−１２
２，ＭＰＢ−１２３は、制御信号ＩＤＤＱＣによりゲー
ト制御される。ＮＭＯＳトランジスタＭＮＢ−１２１
は、ＰＭＯＳトランジスタＭＰＢ−１２２とＮＭＯＳト
ランジスタＭＮＢ−１２２との接続ノードに接続されて
ゲート制御される。ＰＭＯＳトランジスタＭＰＢ−１２
４は、ＰＭＯＳトランジスタＭＰＢ−１２３とＮＭＯＳ
トランジスタＭＮＢ−１２３との接続ノードに接続され
てゲート制御される。ＰＭＯＳトランジスタＭＰＢ−１
２１は、ＰＭＯＳトランジスタＭＰＢ−１２４のドレイ
ンに接続されてゲート制御される。ＮＭＯＳトランジス
タＭＮＢ−１２１とＰＭＯＳトランジスタＭＰＢ−１２
１との共通接続されたドレインからゲート制御電圧ＶＧ
Ｇが取り出される。
【００４０】また、スタンバイ時には、図１３に示すよ
うなバイアス回路を用いる。このスタンバイ時には、制
御信号ＳＴＡＭＢＹＣをＬレベルからＨレベルに切り替
えて、ゲート制御電圧ＶＧＧの電位を電源電圧ＶＤＤの
電位に近づけ、制御負荷の抵抗値を増大させ、ＮＭＯＳ
ゲートの低電力化を行うことができる。
うなバイアス回路を用いる。このスタンバイ時には、制
御信号ＳＴＡＭＢＹＣをＬレベルからＨレベルに切り替
えて、ゲート制御電圧ＶＧＧの電位を電源電圧ＶＤＤの
電位に近づけ、制御負荷の抵抗値を増大させ、ＮＭＯＳ
ゲートの低電力化を行うことができる。
【００４１】図１３に示すバイアス回路は、ＮＭＯＳト
ランジスタＭＮＢ−１３１〜ＭＮＢ１３５と、ＰＭＯＳ
トランジスタＭＰＢ−１３１〜ＭＰＢ−１３４とから構
成されている。ＮＭＯＳトランジスタＭＮＢ−１３４，
ＭＮＢ−１３５、ＰＭＯＳトランジスタＭＰＢ−１３４
は、制御信号ＳＴＡＭＢＹＣによりゲート制御される。
ＮＭＯＳトランジスタＭＮＢ−１３１〜ＭＮＢ−１３３
は、ＰＭＯＳトランジスタＭＰＢ−１３４とＮＭＯＳト
ランジスタＭＮＢ−１３４との接続ノードに接続されて
ゲート制御される。ＰＭＯＳトランジスタＭＰＢ−１３
１〜ＭＰＢ−１３３は、ＮＭＯＳトランジスタＭＮＢ−
１３５のドレインに接続されてゲート制御される。ＮＭ
ＯＳトランジスタＭＮＢ−１３３とＰＭＯＳトランジス
タＭＰＢ−１３３との共通接続されたドレインからゲー
ト制御電圧ＶＧＧが取り出される。
ランジスタＭＮＢ−１３１〜ＭＮＢ１３５と、ＰＭＯＳ
トランジスタＭＰＢ−１３１〜ＭＰＢ−１３４とから構
成されている。ＮＭＯＳトランジスタＭＮＢ−１３４，
ＭＮＢ−１３５、ＰＭＯＳトランジスタＭＰＢ−１３４
は、制御信号ＳＴＡＭＢＹＣによりゲート制御される。
ＮＭＯＳトランジスタＭＮＢ−１３１〜ＭＮＢ−１３３
は、ＰＭＯＳトランジスタＭＰＢ−１３４とＮＭＯＳト
ランジスタＭＮＢ−１３４との接続ノードに接続されて
ゲート制御される。ＰＭＯＳトランジスタＭＰＢ−１３
１〜ＭＰＢ−１３３は、ＮＭＯＳトランジスタＭＮＢ−
１３５のドレインに接続されてゲート制御される。ＮＭ
ＯＳトランジスタＭＮＢ−１３３とＰＭＯＳトランジス
タＭＰＢ−１３３との共通接続されたドレインからゲー
ト制御電圧ＶＧＧが取り出される。
【００４２】次に、図１４により、以上のように構成さ
れたＮＭＯＳゲートを含むＬＳＩの構成の一例を説明す
る。
れたＮＭＯＳゲートを含むＬＳＩの構成の一例を説明す
る。
【００４３】図１４に示すＬＳＩは、たとえばプロセッ
サからなり、ＥＣＬゲートＧ１〜Ｇ６と、ＮＭＯＳゲー
トＧ７〜Ｇ９と、ＣＭＯＳゲートＧ１０とから構成され
ている。このＬＳＩにおいては、論理ゲートＧ１〜Ｇ６
からなるパスは、論理段数が多く、高速性が要求される
ため、ＥＣＬゲートを使用する。論理ゲートＧ７〜Ｇ９
を含むパスＧ１−Ｇ７〜Ｇ９−Ｇ６は、論理段数が比較
的少なく、論理ゲートＧ７〜Ｇ９はＮＯＲ論理であるの
で、論理ゲートＧ７〜Ｇ９にはＮＭＯＳゲートを使用す
る。論理ゲートＧ１０を含むパスＧ１−Ｇ７〜Ｇ１０−
Ｇ６は、さらに論理段数が少なく、論理ゲートＧ１０の
前段がＮＭＯＳゲートであるので、論理ゲートＧ１０に
はＣＭＯＳゲートを使用する。
サからなり、ＥＣＬゲートＧ１〜Ｇ６と、ＮＭＯＳゲー
トＧ７〜Ｇ９と、ＣＭＯＳゲートＧ１０とから構成され
ている。このＬＳＩにおいては、論理ゲートＧ１〜Ｇ６
からなるパスは、論理段数が多く、高速性が要求される
ため、ＥＣＬゲートを使用する。論理ゲートＧ７〜Ｇ９
を含むパスＧ１−Ｇ７〜Ｇ９−Ｇ６は、論理段数が比較
的少なく、論理ゲートＧ７〜Ｇ９はＮＯＲ論理であるの
で、論理ゲートＧ７〜Ｇ９にはＮＭＯＳゲートを使用す
る。論理ゲートＧ１０を含むパスＧ１−Ｇ７〜Ｇ１０−
Ｇ６は、さらに論理段数が少なく、論理ゲートＧ１０の
前段がＮＭＯＳゲートであるので、論理ゲートＧ１０に
はＣＭＯＳゲートを使用する。
【００４４】このように、「高速性を要求されるパスに
はＥＣＬゲート」、「低速でもよいパスにはＣＭＯＳゲ
ート」、「ＥＣＬレベルからＣＭＯＳレベルへの接続部
や、ＣＭＯＳゲートよりは高速性が要求されるＮＯＲ論
理部にはＮＭＯＳゲート」を使用することで、ＬＳＩ全
体の電力を削減することができる。
はＥＣＬゲート」、「低速でもよいパスにはＣＭＯＳゲ
ート」、「ＥＣＬレベルからＣＭＯＳレベルへの接続部
や、ＣＭＯＳゲートよりは高速性が要求されるＮＯＲ論
理部にはＮＭＯＳゲート」を使用することで、ＬＳＩ全
体の電力を削減することができる。
【００４５】たとえば、平均ゲート電力を、ＥＣＬゲー
ト＝２ｍＷ、ＮＭＯＳゲート＝１ｍＷ、ＣＭＯＳゲート
＝0.１ｍＷとし、また平均ゲート速度を、ＥＣＬゲート
＝２０ｐｓ、ＮＭＯＳゲート＝３０ｐｓ、ＣＭＯＳゲー
ト＝４０ｐｓと仮定した場合に、図１４の構成が、 (1).ＥＣＬゲートのみだと、ｔｐｄ（パスディレイ）＝
１２０ｐｓ、Ｐ（電力）＝２０ｍＷとなる。
ト＝２ｍＷ、ＮＭＯＳゲート＝１ｍＷ、ＣＭＯＳゲート
＝0.１ｍＷとし、また平均ゲート速度を、ＥＣＬゲート
＝２０ｐｓ、ＮＭＯＳゲート＝３０ｐｓ、ＣＭＯＳゲー
ト＝４０ｐｓと仮定した場合に、図１４の構成が、 (1).ＥＣＬゲートのみだと、ｔｐｄ（パスディレイ）＝
１２０ｐｓ、Ｐ（電力）＝２０ｍＷとなる。
【００４６】(2).ＮＭＯＳゲート、ＥＣＬゲート、ＣＭ
ＯＳゲートを混在させた場合は、ｔｐｄ＝１３０ｐｓ、
Ｐ＝１5.１ｍＷとなる。ＥＣＬゲートのみの場合とほぼ
同等の速度のまま、電力を削減できる。
ＯＳゲートを混在させた場合は、ｔｐｄ＝１３０ｐｓ、
Ｐ＝１5.１ｍＷとなる。ＥＣＬゲートのみの場合とほぼ
同等の速度のまま、電力を削減できる。
【００４７】(3).ＣＭＯＳゲートのみだと、ｔｐｄ＝２
４０ｐｓ、Ｐ＝２ｍＷとなる。最も電力は小さくなる
が、速度も遅い。
４０ｐｓ、Ｐ＝２ｍＷとなる。最も電力は小さくなる
が、速度も遅い。
【００４８】なお、ＥＣＬゲート、ＮＭＯＳゲートおよ
びＣＭＯＳゲートの混在ＬＳＩに限らず、ＥＣＬゲート
とＮＭＯＳゲートとの混在の場合には、高速部や複雑な
論理ゲートにはＥＣＬゲートを使用し、ＮＭＯＳゲート
に置き換えられる部分（低速でもかまわない部分）には
ＮＭＯＳゲートを使用する。また、ＮＭＯＳゲート、Ｃ
ＭＯＳゲートの混在の場合は、クリティカルパスのＮＯ
Ｒ論理のみにＮＭＯＳゲートを使用し、他はＣＭＯＳゲ
ートを使用する。
びＣＭＯＳゲートの混在ＬＳＩに限らず、ＥＣＬゲート
とＮＭＯＳゲートとの混在の場合には、高速部や複雑な
論理ゲートにはＥＣＬゲートを使用し、ＮＭＯＳゲート
に置き換えられる部分（低速でもかまわない部分）には
ＮＭＯＳゲートを使用する。また、ＮＭＯＳゲート、Ｃ
ＭＯＳゲートの混在の場合は、クリティカルパスのＮＯ
Ｒ論理のみにＮＭＯＳゲートを使用し、他はＣＭＯＳゲ
ートを使用する。
【００４９】従って、本実施の形態によれば、ＮＭＯＳ
トランジスタからなるＮＭＯＳスイッチＭＮＳに、抵抗
値が電気的に信号レベルや速度的な最適値に制御された
ＰＭＯＳトランジスタからなる制御負荷ＭＰＬを持つＮ
ＭＯＳゲートを有し、制御負荷ＭＰＬを論理スレッショ
ルドレベルが安定化されるように制御したり、あるいは
動作速度が最適になるように制御することで、以下のよ
うな効果を得ることができる。
トランジスタからなるＮＭＯＳスイッチＭＮＳに、抵抗
値が電気的に信号レベルや速度的な最適値に制御された
ＰＭＯＳトランジスタからなる制御負荷ＭＰＬを持つＮ
ＭＯＳゲートを有し、制御負荷ＭＰＬを論理スレッショ
ルドレベルが安定化されるように制御したり、あるいは
動作速度が最適になるように制御することで、以下のよ
うな効果を得ることができる。
【００５０】(1).抵抗値が電気的に最適値に制御された
制御負荷ＭＰＬを、ゲート電圧が制御されたＰＭＯＳト
ランジスタのＯＮ抵抗から得ることで、ＣＭＯＳゲート
と同等の部品と、同等の部品の割合（ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタ）で構成することができ
る。唯一、追加されるものは、ゲート電圧を制御する制
御回路であるが、これは複数ゲートで共通の回路を使用
することにより、オーバーヘッドを最小に抑えられる。
また、スイッチング動作を行わせているのはＮＭＯＳト
ランジスタのみで、論理信号の動きから見るとＰＭＯＳ
トランジスタはただの負荷抵抗として動作しているのみ
である。
制御負荷ＭＰＬを、ゲート電圧が制御されたＰＭＯＳト
ランジスタのＯＮ抵抗から得ることで、ＣＭＯＳゲート
と同等の部品と、同等の部品の割合（ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタ）で構成することができ
る。唯一、追加されるものは、ゲート電圧を制御する制
御回路であるが、これは複数ゲートで共通の回路を使用
することにより、オーバーヘッドを最小に抑えられる。
また、スイッチング動作を行わせているのはＮＭＯＳト
ランジスタのみで、論理信号の動きから見るとＰＭＯＳ
トランジスタはただの負荷抵抗として動作しているのみ
である。
【００５１】(2).入力容量がＮＭＯＳスイッチＭＮＳの
ＮＭＯＳトランジスタのゲート容量のみになるため、論
理ゲートとしての入力容量が数分の１に低減できる（通
常のＣＭＯＳゲートの入力容量はＮＭＯＳトランジスタ
のゲート容量＋ＰＭＯＳトランジスタのゲート容量であ
り、ＰＭＯＳトランジスタのゲート容量は、ＮＭＯＳト
ランジスタのゲート容量の２倍前後の値である）。その
ため、次段の入力容量も考慮した場合のゲート１段当た
りの動作速度が速い。
ＮＭＯＳトランジスタのゲート容量のみになるため、論
理ゲートとしての入力容量が数分の１に低減できる（通
常のＣＭＯＳゲートの入力容量はＮＭＯＳトランジスタ
のゲート容量＋ＰＭＯＳトランジスタのゲート容量であ
り、ＰＭＯＳトランジスタのゲート容量は、ＮＭＯＳト
ランジスタのゲート容量の２倍前後の値である）。その
ため、次段の入力容量も考慮した場合のゲート１段当た
りの動作速度が速い。
【００５２】(3).制御負荷ＭＰＬの抵抗値を、ＮＭＯＳ
トランジスタのＯＮ抵抗に従って制御することで、入力
論理スレッショルドレベルを制御可能である。狭振幅論
理レベルであっても、直接受けることができる。
トランジスタのＯＮ抵抗に従って制御することで、入力
論理スレッショルドレベルを制御可能である。狭振幅論
理レベルであっても、直接受けることができる。
【００５３】(4).前記図４に示すようなバイアス回路に
よる速度最適化制御により、立ち上がり速度と立ち下が
り速度をほぼ同一にでき、かつ速度のばらつきはほぼＮ
ＭＯＳトランジスタの特性ばらつきのみによる（配線容
量や、ＰＭＯＳトランジスタのドレイン寄生容量の影響
も若干はあるが、ＰＭＯＳトランジスタの駆動力ばらつ
きの影響はほとんどない）。
よる速度最適化制御により、立ち上がり速度と立ち下が
り速度をほぼ同一にでき、かつ速度のばらつきはほぼＮ
ＭＯＳトランジスタの特性ばらつきのみによる（配線容
量や、ＰＭＯＳトランジスタのドレイン寄生容量の影響
も若干はあるが、ＰＭＯＳトランジスタの駆動力ばらつ
きの影響はほとんどない）。
【００５４】(5).ＣＭＯＳゲートと部品が同一で、ＣＭ
ＯＳゲートと必要部品数がほぼ同一で、ＥＣＬレベルを
直に受けることができるため、ＥＣＬゲートとＣＭＯＳ
ゲートの混在が容易になる。
ＯＳゲートと必要部品数がほぼ同一で、ＥＣＬレベルを
直に受けることができるため、ＥＣＬゲートとＣＭＯＳ
ゲートの混在が容易になる。
【００５５】(6).ＥＣＬゲートに比べて電源電位差が小
さい（３〜４Ｖ→２Ｖ）。Ｈレベル出力時は電力はほぼ
０である。
さい（３〜４Ｖ→２Ｖ）。Ｈレベル出力時は電力はほぼ
０である。
【００５６】(7).ＮＭＯＳゲート部の、動作モードに応
じた電力低減が容易である。
じた電力低減が容易である。
【００５７】(8).ＣＭＯＳゲートの若干とするＮＯＲ論
理（ＰＭＯＳトランジスタが直列接続）に対し、高速な
ゲートが提供できる。
理（ＰＭＯＳトランジスタが直列接続）に対し、高速な
ゲートが提供できる。
【００５８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００５９】たとえば、前記実施の形態においては、Ｅ
ＣＬゲート、ＮＭＯＳゲート、ＣＭＯＳゲート混在のプ
ロセッサからなるＬＳＩついて説明したが、特に高速な
ＣＭＯＳゲートベースのＬＳＩに効果的であり、さらに
高速なＥＣＬゲート・ＣＭＯＳゲート混在ＬＳＩなどに
広く応用することができる。
ＣＬゲート、ＮＭＯＳゲート、ＣＭＯＳゲート混在のプ
ロセッサからなるＬＳＩついて説明したが、特に高速な
ＣＭＯＳゲートベースのＬＳＩに効果的であり、さらに
高速なＥＣＬゲート・ＣＭＯＳゲート混在ＬＳＩなどに
広く応用することができる。
【００６０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６１】(1).ＮＭＯＳスイッチと、電圧−電流特性
が制御可能な制御負荷とを有してＮＭＯＳの論理ゲート
を構成することで、ＣＭＯＳゲートよりも高速動作が可
能で、かつＣＭＯＳゲートと同一の部品（すなわち、同
一プロセス、同一拡散下地）で構成することが可能とな
る。
が制御可能な制御負荷とを有してＮＭＯＳの論理ゲート
を構成することで、ＣＭＯＳゲートよりも高速動作が可
能で、かつＣＭＯＳゲートと同一の部品（すなわち、同
一プロセス、同一拡散下地）で構成することが可能とな
る。
【００６２】(2).前記(1) のようにＮＭＯＳの論理ゲー
トを構成することで、ＥＣＬゲートなどの狭振幅論理レ
ベルを直接受けることができ、かつＥＣＬゲートよりも
低電力が可能となる。
トを構成することで、ＥＣＬゲートなどの狭振幅論理レ
ベルを直接受けることができ、かつＥＣＬゲートよりも
低電力が可能となる。
【００６３】(3).ＮＭＯＳゲートをＣＭＯＳゲートと混
在させれば、クリティカルパスにＮＭＯＳゲートを適用
することで、クリティカルパスを容易に対策することが
可能となる。
在させれば、クリティカルパスにＮＭＯＳゲートを適用
することで、クリティカルパスを容易に対策することが
可能となる。
【００６４】(4).ＮＭＯＳゲートをＥＣＬゲートと混在
させれば、速度性能をさほど必要としない部分を容易に
低電力化することが可能となる。
させれば、速度性能をさほど必要としない部分を容易に
低電力化することが可能となる。
【００６５】(5).ＮＭＯＳゲートをＣＭＯＳゲート、Ｅ
ＣＬゲートと混在させれば、前記(3),(4).の効果の他
に、ＥＣＬレベルからＣＭＯＳレベルへの変換を高速、
かつ容易に実現することが可能となる。
ＣＬゲートと混在させれば、前記(3),(4).の効果の他
に、ＥＣＬレベルからＣＭＯＳレベルへの変換を高速、
かつ容易に実現することが可能となる。
【００６６】(6).前記(1) 〜(5) により、ＥＣＬゲート
より低電力で、かつＣＭＯＳゲートより高速なＮＭＯＳ
ゲートを構成することができ、このＮＭＯＳゲートと、
ＣＭＯＳゲート、ＥＣＬゲートとを混在した半導体装置
全体の低電力化、高速化を実現することが可能となる。
より低電力で、かつＣＭＯＳゲートより高速なＮＭＯＳ
ゲートを構成することができ、このＮＭＯＳゲートと、
ＣＭＯＳゲート、ＥＣＬゲートとを混在した半導体装置
全体の低電力化、高速化を実現することが可能となる。
【図１】本発明の一実施の形態である論理ゲート（イン
バータゲート）を示す回路図である。
バータゲート）を示す回路図である。
【図２】本発明の一実施の形態である論理ゲート（２入
力否定論理和ゲート）を示す回路図である。
力否定論理和ゲート）を示す回路図である。
【図３】本発明の一実施の形態において、論理ゲートの
バイアス回路（スレッショルドレベル安定化構成）を示
す回路図である。
バイアス回路（スレッショルドレベル安定化構成）を示
す回路図である。
【図４】本発明の一実施の形態において、論理ゲートの
バイアス回路（速度最適化構成）を示す回路図である。
バイアス回路（速度最適化構成）を示す回路図である。
【図５】本発明の一実施の形態において、論理ゲートの
変形例を示す回路図である。
変形例を示す回路図である。
【図６】本発明の一実施の形態において、論理ゲートの
他の変形例を示す回路図である。
他の変形例を示す回路図である。
【図７】本発明の一実施の形態において、バイアス回路
の変形例を示す回路図である。
の変形例を示す回路図である。
【図８】本発明の一実施の形態において、複合型の論理
ゲートを示す回路図である。
ゲートを示す回路図である。
【図９】本発明の一実施の形態において、複合型の他の
論理ゲートを示す回路図である。
論理ゲートを示す回路図である。
【図１０】本発明の一実施の形態において、図８の等価
論理を示す論理図である。
論理を示す論理図である。
【図１１】本発明の一実施の形態において、図９の等価
論理を示す論理図である。
論理を示す論理図である。
【図１２】本発明の一実施の形態において、ＩＤＤＱテ
スト方式のバイアス回路を示す回路図である。
スト方式のバイアス回路を示す回路図である。
【図１３】本発明の一実施の形態において、スタンバイ
方式のバイアス回路を示す回路図である。
方式のバイアス回路を示す回路図である。
【図１４】本発明の一実施の形態の論理ゲートを用いた
ＬＳＩを示す論理図である。
ＬＳＩを示す論理図である。
ＭＮＳ ＮＭＯＳスイッチ ＭＰＬ 制御負荷 ＭＮＢ ＮＭＯＳトランジスタ ＭＰＢ ＰＭＯＳトランジスタ ＡＮＤ ２入力論理積ゲート ＮＯＲ ２入力否定論理和ゲート ＯＲ ２入力論理和ゲート ＮＡＮＤ ２入力否定論理積ゲート Ｇ１〜Ｇ６ ＥＣＬゲート Ｇ７〜Ｇ９ ＮＭＯＳゲート Ｇ１０ ＣＭＯＳゲート
Claims (7)
- 【請求項１】 入力信号により制御されるＮＭＯＳトラ
ンジスタからなるＮＭＯＳスイッチと、制御電圧が入力
され、この制御電圧を生成するためのバイアス回路に含
まれるＮＭＯＳトランジスタのオン特性により電圧−電
流特性が制御可能な制御負荷とを有し、前記ＮＭＯＳス
イッチおよび前記制御負荷は電源電圧と接地電圧間に直
列接続され、前記ＮＭＯＳスイッチと前記制御負荷との
接続ノードから出力信号が出力されることを特徴とする
論理ゲート。 - 【請求項２】 請求項１記載の論理ゲートであって、前
記制御負荷を、前記バイアス回路に含まれるＮＭＯＳト
ランジスタのばらつきに対して、前記論理ゲートの論理
スレッショルドレベルが安定化されるように制御する手
段を有することを特徴とする論理ゲート。 - 【請求項３】 請求項１記載の論理ゲートであって、前
記制御負荷を、前記バイアス回路に含まれるＮＭＯＳト
ランジスタのばらつきに対して、前記論理ゲートの動作
速度が最適になるように制御する手段を有することを特
徴とする論理ゲート。 - 【請求項４】 請求項１、２または３記載の論理ゲート
を用いた半導体装置であって、前記論理ゲートと、ＥＣ
Ｌゲートとの直接接続を含むことを特徴とする半導体装
置。 - 【請求項５】 請求項１、２または３記載の論理ゲート
を用いた半導体装置であって、前記論理ゲートと、ＣＭ
ＯＳゲートとの直接接続を含むことを特徴とする半導体
装置。 - 【請求項６】 請求項４または５記載の半導体装置であ
って、スタンバイ時は、通常動作時に比べて前記制御電
圧を前記電源電圧に近づけて、前記制御負荷の負荷抵抗
を高抵抗にすることを特徴とする半導体装置。 - 【請求項７】 請求項４または５記載の半導体装置であ
って、ＩＤＤＱテスト時は、スタンバイ時に比べて前記
制御電圧を高電位にして、前記制御負荷の負荷抵抗をＯ
ＦＦにすることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174842A JP2001007696A (ja) | 1999-06-22 | 1999-06-22 | 論理ゲートおよびそれを用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11174842A JP2001007696A (ja) | 1999-06-22 | 1999-06-22 | 論理ゲートおよびそれを用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001007696A true JP2001007696A (ja) | 2001-01-12 |
Family
ID=15985619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11174842A Pending JP2001007696A (ja) | 1999-06-22 | 1999-06-22 | 論理ゲートおよびそれを用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001007696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079910A1 (ja) * | 2003-03-07 | 2004-09-16 | Sumitomo Electric Industries Ltd. | 電界放射型微小電子エミッタを用いた論理演算素子および論理演算回路 |
| JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
-
1999
- 1999-06-22 JP JP11174842A patent/JP2001007696A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004079910A1 (ja) * | 2003-03-07 | 2004-09-16 | Sumitomo Electric Industries Ltd. | 電界放射型微小電子エミッタを用いた論理演算素子および論理演算回路 |
| JPWO2004079910A1 (ja) * | 2003-03-07 | 2006-06-08 | 住友電気工業株式会社 | 電界放射型微小電子エミッタを用いた論理演算素子および論理演算回路 |
| US7432521B2 (en) | 2003-03-07 | 2008-10-07 | Sumitomo Electric Industries, Ltd. | Logical operation element field emission emitter and logical operation circuit |
| JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3080062B2 (ja) | 半導体集積回路 | |
| US4713560A (en) | Switched impedance emitter coupled logic gate | |
| US6304123B1 (en) | Data storage circuits using a low threshold voltage output enable circuit | |
| JP2549743B2 (ja) | 出力回路 | |
| JP2000004151A (ja) | 半導体集積回路 | |
| US5148061A (en) | ECL to CMOS translation and latch logic circuit | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| US6246266B1 (en) | Dynamic logic circuits using selected transistors connected to absolute voltages and additional selected transistors connected to selectively disabled voltages | |
| US7498860B2 (en) | Buffer circuit having multiplexed voltage level translation | |
| US7560966B2 (en) | Method of testing connectivity using dual operational mode CML latch | |
| JPH11353045A (ja) | バンドギャップ型基準電圧発生回路 | |
| US6097230A (en) | Clock-independent latch setup-and-hold time in a combined D-type latch and flip-flop | |
| US6373291B1 (en) | Pass transistor logic circuit for reducing power consumption | |
| Pretorius et al. | Latched domino CMOS logic | |
| US5280204A (en) | ECI compatible CMOS off-chip driver using feedback to set output levels | |
| US6930530B1 (en) | High-speed receiver for high I/O voltage and low core voltage | |
| JP2001007696A (ja) | 論理ゲートおよびそれを用いた半導体装置 | |
| JP3696501B2 (ja) | 半導体集積回路 | |
| JPH05199101A (ja) | レベルシフト回路 | |
| JPH0955652A (ja) | 半導体集積回路 | |
| JP3430137B2 (ja) | Ｉｄｄｑテスト回路 | |
| JP2001053599A (ja) | 半導体集積回路 | |
| JP3593602B2 (ja) | 小振幅信号入力インタフェイス回路 | |
| JPH06326592A (ja) | ドライバ回路を具える電子回路 | |
| WO1997049184A1 (en) | Strobed comparator for a large common mode range |