JP3593602B2 - 小振幅信号入力インタフェイス回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、2つの入力の電圧差に従った信号を出力する差動増幅器を用い、該2入力の一方に外部からの入力信号を入力し、他方に該入力信号の論理状態を判定するための基準となる電圧を入力し、前記差動増幅器の出力に基づく信号を内部回路へ出力するようにした小振幅信号入力インタフェイス回路に係り、特に、回路面積を縮小すると共に、IDDQテストモード以外の通常動作モードでの動作速度を向上させて性能を向上することができる小振幅信号入力インタフェイス回路に関する。
【0002】
【従来の技術】
近年では、半導体集積回路間や論理回路ブロック間でインタフェイスする信号を高速に伝達するために、その信号の振幅を抑えることが行われている。即ち、H状態の論理状態を示す電位、及びL状態の論理状態を示す電位の振幅が、CMOS(complementary metal oxide semiconductor )レベルの場合の振幅に比べて小さく規定された信号を、インタフェイスに用いるようにしている。又、このような小振幅の信号を入力する小振幅信号入力インタフェイス回路では、入力信号の電圧を小振幅の中央値に対応する閾値電圧と比較する差動増幅器を用いて、該入力信号の論理状態を判定し、該判定結果のH状態あるいはL状態の論理状態を内部回路へ出力するようにしている。
【0003】
一方、LSI(large scale integrated circuit)等の半導体集積回路の試験方法としてIDDQテストがある。このIDDQテストはIDDSテストとも称し、テスト対象となる半導体集積回路の入力にIDDQテストパターンを順次入力しながら、適宜該半導体集積回路の入力や出力又その内部の論理状態を定常状態とし、該定常状態における電源電流(以降IDDQ電流と称する)を測定する。
【0004】
CMOS(complementary metal oxide semiconductor )の半導体集積回路では、入力や出力や内部回路の論理状態が定常状態では、基本的には電源電流がゼロとなる。又該定常状態で測定される微小な電源電流は、内部のMOS(metal oxide semiconductor )トランジスタのオフ状態時のリーク電流の合計となる。ここで、リーク電流が大きなMOSトランジスタは劣化、又は故障してしまっていると判定できる。従って、IDDQテストによってIDDQ電流を測定すれば、テスト対象となる半導体集積回路が備える内部のMOSトランジスタの不良や特性の低下、あるいは潜在的な不良を判定することができる。
【0005】
半導体集積回路の欠陥には例えば、製造過程で洗浄が不十分であったり異物が付着してしまっていて、動作特性が低下してしまったり、後日不良となってしまうものがある。このような欠陥には、例えば上記のIDDQテストによって見出せるものがある。
【0006】
ここで電子情報通信学会技術研究報告(信学技報)ICD95−184(1995−12)の「高速インターフェースGTL入出力回路の開発」では、小振幅信号入力インタフェイス回路においてIDDQテストのモードを設け、内蔵する差動増幅器に流れる直流電流をIDDQテストに際しては遮断するという技術が開示されている。
【0007】
ここで図1はこの信学技報の図2を転載したものである。図1の小振幅信号入力インタフェイス回路は、比較参照電圧VREFに入力される電圧と入力INの入力信号の電圧とを比較することで、該入力信号の論理状態を判定する。比較参照電圧VREFには例えばGTLのインタフェイスの規格値の0.8Vを入力する。
【0008】
又比較参照電圧VREFの端子はこのような閾値電圧の入力だけでなく、IDDQテストモードを指定する信号の入力にも用いられている。この小振幅信号入力インタフェイス回路ではインバータI11の入力信号の閾値が、入力INの入力信号の閾値、例えば0.8Vより高く設定されている。従って比較参照電圧VREFの端子に対してインバータI11の閾値より高い信号を入力すると、インバータI11の出力はL状態となり、インバータI12の出力はH状態となり、IDDQテストモードが設定される。
【0009】
この図1の小振幅信号入力インタフェイス回路の動作について更に詳しく説明すると、まずIDDQテストモード以外の通常動作モードでは、比較参照電圧VREFには入力INの入力信号の論理状態を判定するための閾値電圧を入力する。
【0010】
すると、該閾値電圧はインバータI11の入力の閾値電圧より低いもので、従ってこの通常動作モードではインバータI11の出力はH状態となり、インバータI12の出力はL状態となる。従ってPチャネルMOSトランジスタTP11、TP15、TP17、NチャネルMOSトランジスタTN13、及びTN16はオン状態となる。一方PチャネルMOSトランジスタTP20及びNチャネルMOSトランジスタTN17はオフ状態となる。
【0011】
従ってこの通常動作モードでは、PチャネルMOSトランジスタTP12〜TP14と、NチャネルMOSトランジスタTN11及びTN12とで構成される差動増幅器A1は、PチャネルMOSトランジスタTP11及びTP12のソース−ドレインに電流が流れ、差動増幅動作がなされる。PチャネルMOSトランジスタTP15及びTP16と、NチャネルMOSトランジスタTN13及びTN14とで構成されるクロックドインバータCI1は動作可能状態となり、インバータとして動作する。PチャネルMOSトランジスタTP17及びTP18と、NチャネルMOSトランジスタTN15及びTN16とで構成されるクロックドインバータCI2は動作可能状態となり、インバータとして動作する。一方PチャネルMOSトランジスタTP19及びTP20と、NチャネルMOSトランジスタTN17及びTN18とで構成されるクロックドインバータCI3は非動作可能状態となり、出力が高インピーダンス状態となる。
【0012】
従って通常動作モードでは入力INの入力信号は差動増幅器A1で比較参照電圧VREFの閾値電圧と比較されて論理状態が判定される。又、判定された論理状態はクロックドインバータCI1、クロックドインバータCI2、及びインバータI13を経て、出力OUTから出力される。
【0013】
一方IDDQテストモードでは比較参照電圧VREFには小振幅の入力INの入力信号の閾値電圧より高い、インバータI11の閾値電圧以上の信号を入力し、具体的に例えば電源VDDの電圧の信号を入力し、IDDQテストモードを設定する。
【0014】
するとインバータI11の出力はL状態となり、インバータI12の出力はH状態となる。するとPチャネルMOSトランジスタTP11、TP15、TP17、NチャネルMOSトランジスタTN13、TN16はオフ状態となる。一方PチャネルMOSトランジスタTP20及びNチャネルMOSトランジスタTN17はオン状態となる。
【0015】
従ってこのIDDQテストモードでは、差動増幅器A1はPチャネルMOSトランジスタTP11及びTP12のソース−ドレインには電流が流れず、差動増幅動作はなされない。クロックドインバータCI1及びクロックドインバータCI2は非動作可能状態となり、出力が高インピーダンス状態となる。一方クロックドインバータCI3は動作可能状態となり、インバータとして動作する。
【0016】
従ってこのIDDQテストモードではまず、差動増幅器A1のPチャネルMOSトランジスタTP11やTP12のソース−ドレイン電流が遮断され、差動増幅動作に伴った直流電流が遮断される。従って論理状態が定常状態にある当該小振幅信号入力インタフェイス回路全体の電源電流は基本的にゼロとなる。このように電源電流が基本的にゼロとなるため、IDDQ電流を正確に測定することができ、IDDQテストを効果的に行うことができる。このように差動増幅器A1の差動増幅動作が停止されていても、当該小振幅信号入力インタフェイス回路ではクロックドインバータCI3が動作可能状態にあるため、入力INから入力した信号を出力OUTへ出力することができ、IDDQテストに際しても外部から内部回路の論理状態を設定することが可能である。
【0017】
【発明が解決しようとする課題】
しかしながら、図1の前述の従来の小振幅信号入力インタフェイス回路では、クロックドインバータが多用されている。即ちまずIDDQテストモードにおいて、入力INの入力信号を出力OUTへ出力するために、1つのクロックドインバータCI3を用いている。又通常動作モードでの入力信号経路には、本来ならば単純なインバータとしてもよいクロックドインバータCI1及びCI2がIDDQテストモードにも対応するためにクロックドインバータとされている。
【0018】
クロックドインバータは単純なCMOS回路のインバータに比べてトランジスタ数が2倍で、通常4個である。又クロックドインバータはこれら4個のトランジスタのソース−ドレインが直列接続されオン抵抗が増大されるため、同一の出力駆動能力を得ようとすれば、単純なCMOS回路のインバータに比べて、用いるトランジスタのゲート幅を約2倍とする必要がある。以上のことを考えると通常はクロックドインバータは、単純なCMOS回路のインバータに比べて回路面積が約4倍となる。このようなクロックドインバータを多用すれば、小振幅信号入力インタフェイス回路の全体の回路面積が拡大されてしまうという問題がある。
【0019】
更に図1の小振幅信号入力インタフェイス回路では、通常動作モードでのクロックドインバータCI2の出力に対して、クロックドインバータCI3のPチャネルMOSトランジスタTP20及びNチャネルMOSトランジスタTN17のドレインが負荷となってしまい、寄生容量の増加による遅延時間の増大という問題を生じてしまう。又入力INについても、PチャネルMOSトランジスタTP19及びNチャネルMOSトランジスタTN18のゲートが前段の負荷となってしまい、寄生容量の増加による遅延時間の増大という問題を生じてしまう。
【0020】
本発明は、前記従来の問題点を解決するべくなされたもので、回路面積を縮小すると共に、IDDQテストモード以外の通常動作モードでの動作速度を向上させて性能を向上することができる小振幅信号入力インタフェイス回路を提供することを目的とする。
【0021】
【課題を解決するための手段】
本発明は、2つの入力の電圧差に従った信号を出力する差動増幅器を用い、該2入力の一方に外部からの入力信号を入力し、他方に該入力信号の論理状態を判定するための基準となる電圧を入力し、前記差動増幅器の出力に基づく信号を内部回路へ出力するようにした小振幅信号入力インタフェイス回路において、CMOS回路の論理状態が定常状態にある際の電源電流を測定するIDDQテストモード、あるいはこれ以外の通常動作モードのいずれであるか判定する回路と、前記IDDQテストモードでは前記差動増幅器の差動増幅動作を停止する回路とを備えると共に、前記IDDQテストモードでは、前記差動増幅器が有する出力を駆動するトランジスタを用いて、前記入力信号に従った信号を内部回路へ出力する回路を構成するようにしたことにより、前記課題を解決したものである。
【0022】
又、上記小振幅信号入力インタフェイス回路において、前記差動増幅動作停止回路に、前記差動増幅器が有するトランジスタを用いるようにしたことにより、小振幅信号入力インタフェイス回路全体の回路面積の縮小を更に図ったものである。
【0023】
以下、本願発明の作用について簡単に説明する。
【0024】
本発明においてIDDQテストモードでは、差動増幅器の差動増幅動作を停止させるものの、外部から信号を入力し内部回路の論理状態の設定が行えるよう、IDDQテストの便宜を図れるようにする。この便宜を図るために差動増幅器が有する出力を駆動するトランジスタを用いて、入力信号に従った信号を内部回路へ出力する回路を構成するようにする。
【0025】
このため本発明ではトランジスタ数を削減することができる。
【0026】
又IDDQテストモードでは通常動作モードに対して、入力信号に従った信号を内部回路へ出力する信号経路をほぼ同一のものとすることができる。従って信号経路がモード間で全く異なる前記従来例に比べて、前述したような寄生容量による遅延時間の増大という問題や、必要となるクロックドインバータの数が増加してしまうという問題を低減することができる。
【0027】
このように本発明によれば、トランジスタ数を削減したり、回路面積が大きなクロックドインバータの数を削減することで、小振幅信号入力インタフェイス回路全体の回路面積を縮小することができる。又信号経路の負荷を減少し、寄生容量の増加による遅延時間の増大を抑えることができ、IDDQテストモード以外の通常動作モードでの動作速度を向上させて性能を向上することができる。
【0028】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を詳細に説明する。
【0029】
まず以下に述べる本発明が適用された第1実施形態及び第2実施形態の小振幅信号入力インタフェイス回路では、前述の図1の従来例に対して同符号のものは同一のものを表す。又入力IN、比較参照電圧VREFへ入力する信号や電圧、又出力OUTから出力する信号についても、前述の従来例と同一である。例えば比較参照電圧VREFから入力する、入力INの入力信号の論理状態の判定に用いる閾値電圧についても、あるいは該比較参照電圧VREFの端子から行うIDDQテストモード及びこれ以外の通常動作モードの設定方法についても従来例と同様である。以下第1実施形態及び第2実施形態についてこの順に説明する。
【0030】
まず図2は本発明が適用された第1実施形態の小振幅信号入力インタフェイス回路の全体回路図である。
【0031】
この図2において差動増幅器は基本的に、PチャネルMOSトランジスタTP12〜TP14と、NチャネルMOSトランジスタTN11及びTN12とにより構成されている。IDDQテストモード、あるいはこれ以外の通常動作モードのいずれであるか判定するモード判定回路は、インバータI11及びI12によって構成される。差動増幅器の差動増幅動作を停止する回路は、NチャネルMOSトランジスタTN31による。IDDQテストモードに際して、入力INの入力信号に従った信号を出力OUTから内部回路へ出力する回路(以降IDDQテストモード出力回路と称する)は、NチャネルMOSトランジスタTN32及びTN33又インバータI31〜I33に加え、差動増幅器が有する出力を駆動するトランジスタであるPチャネルMOSトランジスタTP12及びTP13によって構成される。
【0032】
本実施形態の作用について、通常動作モードの場合とIDDQテストモードの場合とをこの順に説明する。
【0033】
まず通常動作モードでは前述の従来例と同様、インバータI11の出力がH状態となり、インバータI12の出力がL状態となる。するとNチャネルMOSトランジスタTN31はオン状態となり、差動増幅器は動作可能状態となり、差動増幅動作を行う。又NチャネルMOSトランジスタTN32はオフ状態となり、前述のIDDQテストモード出力回路は非動作可能状態となる。従って通常動作モードでは、入力INの入力信号は比較参照電圧VREFに入力される閾値電圧と比較されて論理状態が判定されて、判定された論理状態に従った信号はインバータI31〜I33を経て出力OUTから出力される。
【0034】
次に本実施形態においてIDDQテストモードでは、前述の従来例と同様、インバータI11の出力はL状態となり、インバータI12の出力はH状態となる。するとNチャネルMOSトランジスタTN31はオフ状態となり、差動増幅器は非動作可能状態となる。一方NチャネルMOSトランジスタTN32はオン状態となり、IDDQテストモード出力回路は動作可能状態となる。
【0035】
具体的に説明するとNチャネルMOSトランジスタTN31がオフ状態でかつNチャネルMOSトランジスタTN32がオン状態であるため、PチャネルMOSトランジスタTP12及びTP13と、NチャネルMOSトランジスタTN32及びTN33とによって、インバータ回路(クロックドインバータ回路)が構成され、この出力はインバータI31へ出力される。従って本実施形態ではIDDQテストモードでも、入力INの入力信号に従った信号を、以降インバータI31〜I33を経て出力OUTから内部回路へ出力することができる。又このNチャネルMOSトランジスタTN31がオフ状態となると、差動増幅器の定常的な直流電流が遮断され、IDDQテストに際してIDDQ電流を精度良く測定することができる。
【0036】
以上説明したように本実施形態によれば、図1に示した従来例と同様、IDDQテストモードを備えIDDQ電流を精度良く測定できるように配慮された小振幅信号入力インタフェイス回路を提供することができる。
【0037】
又従来例のクロックドインバータCI1〜CI3は本実施形態では通常のCMOS回路のインバータI31〜I33、又NチャネルMOSトランジスタTN32及びTN33による回路に置き換えられており、回路面積が大きくなる傾向のクロックドインバータの使用数を削減することができる。従って本実施形態は前述の従来例に比べ、小振幅信号入力インタフェイス回路全体の回路面積を縮小することができる。
【0038】
又本実施形態では通常動作モードでもIDDQテストモードでも、入力INから出力OUTへの信号経路はほぼ同一であり、通常動作モードにおいてIDDQテストモードに関する回路によって負荷が増大するというような従来例について前述したような、寄生容量増大によって遅延時間が拡大してしまうという問題が少ない。従って本実施形態は従来例に比べて、通常モードでの動作速度を向上させて性能を向上することができる。
【0039】
次に図3は本発明が適用された第2実施形態の小振幅信号入力インタフェイス回路の全体回路図である。
【0040】
既に述べた第1実施形態の図2と本実施形態の図3とを比較して明らかな如く、本第2実施形態はNチャネルMOSトランジスタTN34を用いて、又以下の説明から明らかなように差動増幅器が有するNチャネルMOSトランジスタTN11及びTN12を用いて、差動増幅器の差動増幅動作を停止させ、非動作可能状態とする回路を構成している。本実施形態においては、IDDQテストモードになってインバータI12の出力がH状態となるとNチャネルMOSトランジスタTN34はオン状態となる。すると差動増幅器を構成するNチャネルMOSトランジスタTN11及びTN12のゲートはいずれもグランドGNDになり、これらNチャネルMOSトランジスタTN11及びTN12は共にオフ状態となり、差動増幅器の定常的な直流電流は遮断され、差動増幅器は非動作可能状態となる。又このように直流電流が遮断されるため、IDDQ電流を精度良く測定できる。
【0041】
ここで図1の従来例の差動増幅器の出力では、PチャネルMOSトランジスタTP11、TP12、TP13、及びNチャネルMOSトランジスタTN11の、これら4つのトランジスタのソース−ドレインが直列接続されている。又図2の第1実施形態については差動増幅器の出力では、PチャネルMOSトランジスタTP12、TP13、NチャネルMOSトランジスタTN11、及びTN31の、これら4つのトランジスタのソース−ドレインが直列接続されている。これら従来例及び第1実施形態に比べ、本実施形態の差動増幅器の出力では、PチャネルMOSトランジスタTP12、TP13、及びNチャネルMOSトランジスタTN11のこれら3つのトランジスタのソース−ドレインが直列接続され、直列接続されているトランジスタ数が削減されている。従って本実施形態は従来例や第1実施形態に比べ出力のオン抵抗を効果的に抑えることができ、差動増幅器の出力駆動の能率が向上されている。
【0042】
なお本実施形態についても前述の第2実施形態と同様トランジスタ数が削減され、用いるクロックドインバータの数が削減され、又通常動作モードでもIDDQテストモードでも入力INから出力OUTへの信号経路はほぼ同じとされ、通常動作モードでの動作速度を向上させて性能を向上することができている。このように本実施形態は第2実施形態と同様の効果をも得ることができている。
【0043】
【発明の効果】
回路面積を縮小すると共に、IDDQテストモード以外の通常動作モードでの動作速度を向上させて性能を向上することができる。
【図面の簡単な説明】
【図1】従来の小振幅信号入力インタフェイス回路の全体回路図
【図2】本発明が適用された第1実施形態の小振幅信号入力インタフェイス回路の全体回路図
【図3】本発明が適用された第2実施形態の小振幅信号入力インタフェイス回路の全体回路図
【符号の説明】
IN…入力
OUT…出力
VREF…比較参照電圧
VDD…電源
GND…グランド
TP11〜TP20…PチャネルMOSトランジスタ
TN11〜TN18、TN31〜TN34
…NチャネルMOSトランジスタ
I11〜I13、I31〜I33…インバータ
CI1〜CI3…クロックドインバータ
A1…差動増幅器
Claims (2)
- 2つの入力の電圧差に従った信号を出力する差動増幅器を用い、該2入力の一方に外部からの入力信号を入力し、他方に該入力信号の論理状態を判定するための基準となる電圧を入力し、前記差動増幅器の出力に基づく信号を内部回路へ出力するようにした小振幅信号入力インタフェイス回路において、
CMOS回路の論理状態が定常状態にある際の電源電流を測定するIDDQテストモード、あるいはこれ以外の通常動作モードのいずれであるか判定する回路と、
前記IDDQテストモードでは前記差動増幅器の差動増幅動作を停止する回路とを備えると共に、
前記IDDQテストモードでは、前記差動増幅器が有する出力を駆動するトランジスタを用いて、前記入力信号に従った信号を内部回路へ出力する回路を構成するようにしたことを特徴とする小振幅信号入力インタフェイス回路。 - 請求項1において、前記差動増幅動作停止回路に、前記差動増幅器が有するトランジスタを用いるようにしたことを特徴とする小振幅信号入力インタフェイス回路。
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