JPH09186579A - 小振幅信号インタフェイス用入力回路 - Google Patents

Abstract

(57)【要約】 【課題】 差動増幅回路を有するセンスアンプを用い
た、論理状態が定常時にも定常電流が流れてしまう入力
回路の、微小なリーク電流の電源電流を測定してトラン
ジスタの不良の有無を見出すＩＤＤＱテストを可能とす
る。 【解決手段】 論理状態が定常時にも、センスアンプに
は１００μＡ以上、場合によっては１ｍＡもの電源電流
が流れている。このような電源電流が流れていると、微
小なＩＤＤＱ電流を測定することができない。テストモ
ード信号ＱによってＩＤＤＱテスト時にセンスアンプ１
０の電源電流を遮断する。テストモード時にはセンスア
ンプ１０の動作が停止されるが、並設するクロックドイ
ンバータ１２によって入力端子ＰＩからの信号を入力す
ることができるため、ＩＤＤＱテストパターンの入力を
行うこともでき、テストの便宜を図ることもできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｈ状態の論理状態
を示す電位及びＬ状態の論理状態を示す電位の振幅が、
ＣＭＯＳレベルの振幅に比べて小さく規定された小振幅
の、外部回路から伝達され入力されたインタフェイス入
力信号の論理状態を、前記小振幅の中央値に対応する閾
値電圧と比較するセンスアンプを用いて判定し、該判定
結果のＨ状態あるいはＬ状態の論理状態を内部回路へ出
力する小振幅信号インタフェイス用入力回路に係り、特
に、入力する論理状態が定常状態でも前記センスアンプ
に流れている定常電流（貫通電流）に埋もれてしまう、
ＩＤＤＱテスト時の微小なＩＤＤＱ電流をより容易に測
定できるようにすると共に、該ＩＤＤＱテスト時に前記
センスアンプが設けられている入力端子や入力ピンから
もＩＤＤＱテストパターンを入力できるようにすること
ができる小振幅信号インタフェイス用入力回路に関す
る。

【０００２】

【従来の技術】ＬＳＩ（large scale integrated circu
it）等の半導体集積回路の試験方法として、ＩＤＤＱテ
ストと称するものがある。このＩＤＤＱテストは、テス
ト対象となる半導体集積回路の入力に対してＩＤＤＱテ
ストパターンを順次入力しながら、適宜該半導体集積回
路の入力や出力又その内部の論理状態を定常状態とし、
このような定常状態における電源電流（以降、ＩＤＤＱ
電流と称する）を測定する。

【０００３】ＣＭＯＳ（complementary metal oxide se
miconductor ）の半導体集積回路では、入力や出力や内
部回路の論理状態が定常状態では、基本的には電源電流
がゼロとなり、測定される微小な電源電流は、用いるＭ
ＯＳ（metal oxide semiconductor ）トランジスタのオ
フ状態時のリーク電流となる。このリーク電流が大きな
ＭＯＳトランジスタは、劣化又は故障してしまっている
ものである。従って、このようなＩＤＤＱテストによれ
ば、テスト対象となる半導体集積回路が備える内部のＭ
ＯＳトランジスタの不良や特性の低下、あるいは潜在的
な不良を判定することができる。

【０００４】半導体集積回路の欠陥の発生については、
例えば、製造過程において洗浄が不十分であったり異物
が付着してしまっていると、その半導体集積回路の動作
特性が低下してしまったり、更には後日完全な不良状態
となってしまう場合がある。このように表面に異物が付
着してしまったものでは、例えば前述のＩＤＤＱテスト
によって、ＩＤＤＱ電流（リーク電流）を検出すること
によって不良判定を行うことができる場合がある。

【０００５】図１は、従来から用いられている、外部か
ら信号を入力するＬＳＩ等に内蔵するインタフェイス用
入力回路の回路図である。

【０００６】この図１において、インタフェイス用入力
回路は、ＰチャネルＭＯＳトランジスタＴＰ１及びＴＰ
２と、ＮチャネルＭＯＳトランジスタＴＮ１及びＴＮ２
とにより構成されている。このインタフェイス用入力回
路は、入力端子ＰＩから入力されるインタフェイス入力
信号ＳＩの論理状態を判定し、該判定結果のＨ状態ある
いはＬ状態の論理状態を内部回路へ出力するものであ
る。

【０００７】なお、図１に示されるＰチャネルＭＯＳト
ランジスタＴＰ３及びＮチャネルＭＯＳトランジスタＴ
Ｎ３によるインバータは、内部回路の一部である。

【０００８】この図１に示されるようなインタフェイス
用入力回路においては、インタフェイス入力信号ＳＩが
Ｌ状態の場合、ＮチャネルＭＯＳトランジスタＴＮ１が
オフ状態となり、ＰチャネルＭＯＳトランジスタＴＰ２
がオフ状態となり、ＮチャネルＭＯＳトランジスタＴＮ
３がオフ状態となる。一方、インタフェイス入力信号Ｓ
ＩがＨ状態の場合、ＰチャネルＭＯＳトランジスタＴＰ
１がオフ状態となり、ＮチャネルＭＯＳトランジスタＴ
Ｎ２がオフ状態となり、ＰチャネルＭＯＳトランジスタ
ＴＰ３がオフ状態となる。従って、ＰチャネルＭＯＳト
ランジスタＴＰ１及びＮチャネルＭＯＳトランジスタＴ
Ｎ１で構成されるＣＭＯＳインバータについても、Ｐチ
ャネルＭＯＳトランジスタＴＰ２及びＮチャネルＭＯＳ
トランジスタＴＮ２で構成されるＣＭＯＳインバータに
ついても、又、内部回路のＰチャネルＭＯＳトランジス
タＴＰ３及びＮチャネルＭＯＳトランジスタＴＮ３で構
成されるインバータについても、インタフェイス入力信
号ＳＩがＬ状態でもＨ状態でも定常状態では、ソース及
びドレインで直列接続されているＮチャネルＭＯＳトラ
ンジスタあるいはＰチャネルＭＯＳトランジスタのいず
れか一方がオフ状態となる。従って、インタフェイス入
力信号ＳＩの論理状態が定常状態にあるときの、図１に
示される電流計Ａにて電源電流を測定すれば、これはＭ
ＯＳトランジスタのオフ状態時のリーク電流となり、前
述のようなＩＤＤＱ電流となる。このようなＩＤＤＱ電
流は、μＡオーダ程度の微小な電流である。

【０００９】しかしながら、テスト対象となる半導体集
積回路において、入力や出力あるいは内部の論理状態が
定常状態であるにもかかわらず、何等かの原因で前述の
ようなＩＤＤＱ電流に比べて大きな電流が流れる場合、
この大きな電流に埋もれてしまうＩＤＤＱ電流を十分に
検出することができなくなってしまう。

【００１０】例えば、半導体集積回路間、あるいは特定
論理回路間で高速に信号を伝達するために、近年ではＣ
ＭＯＳレベルの振幅に比べて小さく規定された小振幅
で、信号の論理状態を伝達するということが行われてい
る。このような小振幅のインタフェイス入力信号を入力
する小振幅信号インタフェイス用入力回路では、インタ
フェイス入力信号がＬ状態あるいはＨ状態の定常状態で
あっても、比較的大きな貫通電流が定常的に流れてしま
う。

【００１１】図２は、従来から用いられているＬＳＩ等
に内蔵する小振幅信号インタフェイス用入力回路の回路
図である。

【００１２】この図２においては、ＰチャネルＭＯＳト
ランジスタＴＰ１及びＴＰ２、又ＮチャネルＭＯＳトラ
ンジスタＴＮ１〜ＴＮ３によって構成されるセンスアン
プと、ＰチャネルＭＯＳトランジスタＴＰ３及びＮチャ
ネルＭＯＳトランジスタＴＮ４で構成される第１のＣＭ
ＯＳインバータと、ＰチャネルＭＯＳトランジスタＴＰ
４及びＮチャネルＭＯＳトランジスタＴＮ５で構成され
る第２のＣＭＯＳインバータとによって、小振幅信号イ
ンタフェイス用入力回路が示される。なお、Ｐチャネル
ＭＯＳトランジスタＴＰ５及びＮチャネルＭＯＳトラン
ジスタＴＮ６のＣＭＯＳインバータは、小振幅信号イン
タフェイス用入力回路からの信号を入力する内部回路の
一部である。

【００１３】上述のセンスアンプにおいて、まずＮチャ
ネルＭＯＳトランジスタＴＮ３によって、ゲートに入力
される電圧（電源電圧ＶＤＤ）及びそのトランジスタサ
イズに応じた定電流を流す定電流回路が構成されてい
る。又、ＰチャネルＭＯＳトランジスタＴＰ１及びＴＰ
２又ＮチャネルＭＯＳトランジスタＴＮ１及びＴＮ２に
よって、差動増幅回路が構成されている。この差動増幅
回路は、ＮチャネルＭＯＳトランジスタＴＮ１のゲート
に入力されるインタフェイス入力信号ＳＩの電圧と、Ｎ
チャネルＭＯＳトランジスタＴＮ２のゲートに入力され
る参照電圧Ｖｒｅｆの電圧とを比較する比較回路として
動作する。該差動増幅回路は、インタフェイス入力信号
ＳＩが参照電圧Ｖｒｅｆより大きい場合、Ｈ状態の信号
Ｕを出力する。一方、インタフェイス入力信号ＳＩが参
照電圧Ｖｒｅｆより小さい場合、Ｌ状態の信号Ｕを出力
する。

【００１４】ここで、参照電圧Ｖｒｅｆは、ＣＭＯＳレ
ベルの振幅に比べて小さく規定された小振幅の、外部回
路から伝達され入力されたインタフェイス入力信号ＳＩ
の論理状態を判定するための、前記小振幅の中央値に対
応するしきい値電圧として決定されている。

【００１５】このようなセンスアンプにおいては、イン
タフェイス入力信号ＳＩがＬ状態やＨ状態の定常状態で
あっても、ＮチャネルＭＯＳトランジスタＴＮ３の定電
流回路に流れる定電流が流れることとなる。この電流
は、１００μＡ以上流れるものであり、一般的には１つ
のセンスアンプ当たり１ｍＡ程度流れる。

【００１６】なお、この図２において、前述した第１の
ＣＭＯＳインバータ及び第２のＣＭＯＳインバータは、
インタフェイス入力信号ＳＩを入力する前述のようなセ
ンスアンプのバッファ回路として用いられている。又、
これらＣＭＯＳインバータについては、インタフェイス
入力信号ＳＩがＬ状態あるいはＨ状態の定常状態にある
場合、電源電流は基本的にゼロとなる。又、図２に示さ
れる電流計は、これらＣＭＯＳインバータ、又内部回路
に加えて、前述したようなセンスアンプの総合的な電源
電流を測定する。

【００１７】

【発明が解決しようとする課題】インタフェイス信号の
高速化にともなって、近年では図２に示したような小振
幅信号インタフェイス用入力回路が多く用いられる傾向
がある。しかしながら、前述したように、該小振幅信号
インタフェイス用入力回路が内蔵するセンスアンプに
は、インタフェイス入力信号ＳＩがＬ状態あるいはＨ状
態の定常状態にあっても、比較的大きな電源電流（貫通
電流）が流れてしまう。この貫通電流は場合によっては
１つ当たり１ｍＡのものもあり、μＡ程度あるいはこれ
以下のＩＤＤＱ電流に比べて非常に大きい。

【００１８】このため、このようにセンスアンプに大き
な電流が流れる場合、この大きな電流に埋もれるＩＤＤ
Ｑ電流を十分検出することができなくなってしまう。こ
れは、センスアンプに常時流れる電流も、ＩＤＤＱ電流
も、いずれも電源電流として例えば図２中の電流計Ａで
測定されるためである。従って、このようにＩＤＤＱ電
流以外の電流が非常に大きい場合、ＩＤＤＱ電流のみを
正確に測定することが極めて困難になる。

【００１９】本発明は、前記従来の問題点を解決するべ
くなされたもので、入力する論理状態が定常状態でも前
記センスアンプに流れている定常電流（貫通電流）に埋
もれてしまう、ＩＤＤＱテスト時の微小なＩＤＤＱ電流
をより容易に測定できるようにすると共に、該ＩＤＤＱ
テスト時に前記センスアンプが設けられている入力端子
や入力ピンからもＩＤＤＱテストパターンを入力できる
ようにすることにより、前記課題を解決することができ
る小振幅信号インタフェイス用入力回路を提供すること
を目的とする。

【００２０】

【課題を解決するための手段】本発明は、Ｈ状態の論理
状態を示す電位及びＬ状態の論理状態を示す電位の振幅
が、ＣＭＯＳレベルの振幅に比べて小さく規定された小
振幅の、外部回路から伝達され入力されたインタフェイ
ス入力信号の論理状態を、前記小振幅の中央値に対応す
る閾値電圧と比較するセンスアンプを用いて判定し、該
判定結果のＨ状態あるいはＬ状態の論理状態を内部回路
へ出力する小振幅信号インタフェイス用入力回路におい
て、前記インタフェイス入力信号を入力するための入力
端子と、通常動作モード、あるいはテストモードのいず
れかの状態を示すテストモード信号を発生する信号発生
回路と、Ｈ状態の論理状態を示す電位及びＬ状態の論理
状態を示す電位の振幅がＣＭＯＳレベルの振幅の、外部
回路から伝達され前記入力端子に入力されたインタフェ
イス入力信号の論理状態をＣＭＯＳ回路を用いて判定
し、該判定結果のＨ状態あるいはＬ状態の論理状態を内
部回路へ出力すると共に、前記通常モード時には該出力
をフローティング状態にする、前記テストモード時に前
記センスアンプに代えて用いられるクロックドインバー
タ回路と、前記テストモード時には、前記センスアンプ
の増幅に用いる定電流を遮断し、当該センスアンプの出
力をフローティング状態にする電流遮断回路と、を備え
たことにより、前記課題を解決したものである。

【００２１】又、前記小振幅信号インタフェイス用入力
回路において、前記クロックドインバータ回路が、電源
電位及びグランド電位の間で、ＰチャネルＭＯＳトラン
ジスタ及びＮチャネルＭＯＳトランジスタがそれぞれの
ソース及びドレインで互いに直列接続して構成された、
前記インタフェイス入力信号を入力して、この入力の論
理状態の判定結果のＨ状態あるいはＬ状態の論理状態を
前記内部回路へ出力するＣＭＯＳインバータを有してい
ると共に、前記電源電位及び前記ＰチャネルＭＯＳトラ
ンジスタのソースの間に、ソース及びドレインが直列接
続で挿入配置される電源遮断用ＰチャネルＭＯＳトラン
ジスタと、前記グランド電位及び前記ＮチャネルＭＯＳ
トランジスタのソースの間に、ソース及びドレインが直
列接続で挿入配置される電源遮断用ＮチャネルＭＯＳト
ランジスタと、を有していることにより、前記電源遮断
用ＰチャネルＭＯＳトランジスタ及び前記電源遮断用Ｎ
チャネルＭＯＳトランジスタを、前記テストモード信号
の通常モード時によりオフ状態とすることで、該通常モ
ード時に前記ＣＭＯＳインバータの出力をフローティン
グ状態にするものであることにより、まず前記課題を解
決すると共に、比較的少ないトランジスタ数によって、
前記クロックドインバータ回路を構成できるようにした
ものである。

【００２２】以下、図を用いて本発明の作用について簡
単に説明する。

【００２３】図３は、本発明の小振幅信号インタフェイ
ス用入力回路の基本的な構成を示すブロック図である。

【００２４】まず、この図３に示される小振幅信号イン
タフェイス用入力回路は、例えばＬＳＩ等に内蔵される
ものであり、センスアンプ１０と、クロックドインバー
タ１２と、インバータ１４と、インバータ１６とにより
構成される。この小振幅信号インタフェイス用入力回路
は、通常動作モード、即ちＩＤＤＱテストを測定する以
外のモードでは、Ｈ状態の論理状態を示す電位及びＬ状
態の論理状態を示す電位の振幅がＣＭＯＳレベルの振幅
に比べて小さく規定された小振幅の、外部から伝達され
るインタフェイス入力信号ＳＩを入力端子ＰＩから入力
する。該インタフェイス入力信号ＳＩの論理状態は、該
インタフェイス入力信号ＳＩの前記小振幅の中央値に対
応するしきい値電圧と比較する、センスアンプ１０を用
いて判定される。該判定結果のＨ状態あるいはＬ状態の
論理状態が、インバータ１４及びインバータ１６を経て
内部回路へ出力される。

【００２５】ここで、テストモード信号Ｑは、ＩＤＤＱ
テストは行わない通常動作モードと、ＩＤＤＱテストを
行うためのテストモードのいずれかの状態を少なくとも
示す信号である。このテストモード信号Ｑについては、
本発明は特に限定するものではないが、テストする半導
体集積回路の内部で生成してもよく、あるいは入力端子
や入力ピンによってテスト対象の半導体集積回路の外部
から入力するものであってもよい。一応本発明では、該
テストモード信号Ｑの入力元（入力ピン）や発生元を信
号発生回路と称している。

【００２６】まず、本発明にあって、センスアンプ１０
では、前記テストモード時にはセンスアンプ１０の増幅
に用いる定電流を遮断し、当該センスアンプ１０の出力
をフローティング状態にする電流遮断回路を有する。こ
の電流遮断回路は、センスアンプ１０の内部に設けても
よく、外部に設けてもよい（この図３ではセンスアンプ
１０に電流遮断回路が内蔵される）。この電流遮断回路
は、具体的には例えば図２に示されるＮチャネルＭＯＳ
トランジスタＴＮ３に流れる、論理状態が定常状態であ
るか否かにかかわらず流れる定電流を遮断するものであ
る。

【００２７】ここで、このようにテストモード時に電流
遮断回路によってセンスアンプ１０の定電流を遮断する
と、該センスアンプ１０が動作しなくなり、入力端子Ｐ
Ｉから入力信号が入力できなくなる。しかしながら、こ
のようなテストモード時にも、半導体集積回路内部のよ
り多くのトランジスタの不良をＩＤＤＱテストによって
見いだすためには、入力端子ＰＩから入力信号が入力で
きて、ＩＤＤＱテストパターンを入力できることが非常
に好ましい。

【００２８】このため、該テストモード時に動作しなく
なるセンスアンプ１０に代えて用いられるクロックドイ
ンバータ１２を、本発明では特に備えるようにしてい
る。

【００２９】このクロックドインバータ１２は、Ｈ状態
の論理状態を示す電位及びＬ状態の論理状態を示す電位
の振幅がＣＭＯＳレベルの振幅、即ち前述のセンスアン
プ１０が入力する信号の振幅に比べてより大きな振幅
の、外部から伝達され入力端子ＰＩに入力されるインタ
フェイス入力信号ＳＩを対象としている。該クロックド
インバータ１２では、インタフェイス入力信号ＳＩのＣ
ＭＯＳレベルの振幅で変化する論理状態を、入力や出力
や内部回路の論理状態が定常時には基本的に電源電流が
流れないＣＭＯＳ回路を用いて判定する。該判定結果の
Ｈ状態あるいはＬ状態の論理状態は、インバータ１４及
びインバータ１６を経て内部回路へと出力される。従っ
て、テストモード時にも入力端子ＰＩから内部回路へ信
号を入力することができるため、ＩＤＤＱテストパター
ンを入力しながらより効果的に半導体集積回路内部のオ
ン状態やオフ状態の設定を行うことができ、該半導体集
積回路内部のトランジスタについてより厳密に不良のテ
ストを行うことができる。

【００３０】なお、このようなクロックドインバータ１
２においては、ＩＤＤＱテストを行わない通常モード時
には、該クロックドインバータ１２の出力（図３では出
力Ｕ１）がフローティング状態にされる。この通常モー
ド時にはクロックドインバータ１２は動作せず、前述の
センスアンプ１０のみが動作する。

【００３１】このクロックドインバータ１２は、ＣＭＯ
Ｓ回路を用いて構成されている。即ち、該クロックドイ
ンバータ１２は、センスアンプ１０が有するような差動
増幅回路や、該差動増幅回路のための定電流回路を備え
ていない。従って、該クロックドインバータ１２では、
インタフェイス入力信号ＳＩがＬ状態あるいはＨ状態と
なる論理状態の定常状態では、基本的に電源電流が流れ
ない。

【００３２】従って、本発明によれば、ＩＤＤＱテスト
を行うテストモード時には、センスアンプ１０の定電流
が遮断され、かつクロックドインバータ１２はＣＭＯＳ
回路であって論理状態の定常時には、電源電流が流れな
いため、ＩＤＤＱ電流に比べて大きな電源電流が何等発
生しない。従って、本発明によれば、入力する論理状態
が定常状態でも前記センスアンプに流れている定常電流
（貫通電流）に埋もれてしまう、ＩＤＤＱテスト時の微
小なＩＤＤＱ電流をより容易に測定できるようにすると
共に、該ＩＤＤＱテスト時に前記センスアンプが設けら
れている入力端子や入力ピンからもＩＤＤＱテストパタ
ーンを入力することができる。

【００３３】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００３４】図４は、本発明が適用された第１実施形態
の小振幅信号インタフェイス用入力回路の前段の回路図
である。又、図５は、本発明が適用された第１実施形態
の小振幅信号インタフェイス用入力回路の後段の回路図
である。

【００３５】本実施形態の小振幅信号インタフェイス用
入力回路は、例えばＬＳＩ等に内蔵されるものである。
又、該小振幅信号インタフェイス用入力回路について
は、作図の都合上、これら図４及び図５にまたがって図
示する。図４では、本実施形態の小振幅信号インタフェ
イス用入力回路のうち、図３のセンスアンプ１０に相当
する部分と、クロックドインバータ１２に相当する部分
とが示される。又、図５では、本実施形態の小振幅信号
インタフェイス用入力回路のうち、図３に示されるイン
バータ１４及びインバータ１６に加え、本実施形態の小
振幅信号インタフェイス用入力回路の出力側に接続され
ている内部回路の一部が示される。

【００３６】まず、図４において、ＰチャネルＭＯＳト
ランジスタＴＰ１、ＴＰ２、ＴＰ６と、ＮチャネルＭＯ
ＳトランジスタＴＮ１〜ＴＮ３と、インバータＩ１及び
Ｉ２とによって、図３に示されるセンスアンプ１０が構
成される。又、ＰチャネルＭＯＳトランジスタＴＰ１０
〜ＴＰ１３と、ＮチャネルＭＯＳトランジスタＴＮ１０
〜ＴＮ１３とによって、図３に示されるクロックドイン
バータ１２が構成される。

【００３７】まず図３のセンスアンプ１０に相当する部
分では、ＮチャネルＭＯＳトランジスタＴＮ３によって
定電流回路が構成され、ＰチャネルＭＯＳトランジスタ
ＴＰ１及びＴＰ２又ＮチャネルＭＯＳトランジスタＴＮ
１及びＴＮ２によって差動増幅回路が構成される。これ
らの定電流回路及び差動増幅回路についての作用は、図
２で前述した通りである。

【００３８】本実施形態については、このような定電流
回路及び差動増幅回路に対して電流遮断回路が構成され
ている。

【００３９】即ち、まず定電流回路のＮチャネルＭＯＳ
トランジスタＴＮ３のゲートに対しては、インバータＩ
２を経て、テストモード信号Ｑが入力されている。この
テストモード信号Ｑは、通常動作モード時ではＬ状態
（“０”）であり、テストモード時ではＨ状態
（“１”）である。従って、まず通常動作モード時にお
いては、ＮチャネルＭＯＳトランジスタＴＮ３は、その
ゲートにＨ状態が入力されて、図２の同符号のＮチャネ
ルＭＯＳトランジスタＴＮ３と同じ動作を行う。一方、
テストモード時では、該ＮチャネルＭＯＳトランジスタ
ＴＮ３は、そのゲートにはＬ状態が入力され、オフ状態
となって電源電流（定電流）を遮断する。

【００４０】次に、ＰチャネルＭＯＳトランジスタＴＰ
１のゲート及びＴＰ２のゲート又該ＰチャネルＭＯＳト
ランジスタＴＰ１のドレインに対して、本実施形態では
特にＰチャネルＭＯＳトランジスタＴＰ６のドレインが
接続されている。該ＰチャネルＭＯＳトランジスタＴＰ
６のゲートには、インバータＩ１を経てテストモード信
号Ｑが入力されている。

【００４１】従って、まず通常動作モード時では、Ｐチ
ャネルＭＯＳトランジスタＴＰ６はオフ状態となるた
め、ＰチャネルＭＯＳトランジスタＴＰ１及びＴＰ２又
ＮチャネルＭＯＳトランジスタＴＮ１及びＴＮ２で構成
される差動増幅回路は、前述の図２の同符号のトランジ
スタで構成される差動増幅回路と同じ動作を行う。一
方、テストモード時では、ＰチャネルＭＯＳトランジス
タＴＰ６はオン状態となり、これによって、Ｐチャネル
ＭＯＳトランジスタＴＰ１のゲート及びＴＰ２のゲート
はいずれも電源電圧ＶＤＤとなる。従って、これらＰチ
ャネルＭＯＳトランジスタＴＰ１及びＴＰ２はいずれも
オフ状態となり、電源電流を遮断する。

【００４２】このように、図３のセンスアンプ１０に相
当する本実施形態の回路部分については、まず通常動作
モード時では、図２に示した従来のセンスアンプと同様
の動作を行う。一方、テストモード時では、電源電流が
遮断され、出力Ｕ１はフローティング状態となる。

【００４３】次に、図３のクロックドインバータ１２に
相当する本実施形態の回路部分については、Ｐチャネル
ＭＯＳトランジスタＴＰ１０及びＴＰ１２又Ｎチャネル
ＭＯＳトランジスタＴＮ１０及びＴＮ１２によって、第
１のクロックドインバータ回路が構成される。又、Ｐチ
ャネルＭＯＳトランジスタＴＰ１１及びＴＰ１３又Ｎチ
ャネルＭＯＳトランジスタＴＮ１１及びＴＮ１３によっ
て、第２のクロックドインバータ回路が構成される。

【００４４】又、これら第１及び第２のクロックドイン
バータ回路それぞれにおいて、ＰチャネルＭＯＳトラン
ジスタＴＰ１０及びＮチャネルＭＯＳトランジスタＴＮ
１０によって１つのＣＭＯＳインバータが構成され、Ｐ
チャネルＭＯＳトランジスタＴＰ１１及びＮチャネルＭ
ＯＳトランジスタＴＮ１１によって別のＣＭＯＳインバ
ータが構成される。又、これら第１及び第２のクロック
ドインバータ回路それぞれにおいて、ＰチャネルＭＯＳ
トランジスタＴＰ１２及びＴＰ１３はそれぞれ電源遮断
用ＰチャネルＭＯＳトランジスタであり、ＮチャネルＭ
ＯＳトランジスタＴＮ１２及びＴＮ１３はそれぞれ電源
遮断用ＮチャネルＭＯＳトランジスタである。

【００４５】このような第１及び第２のクロックドイン
バータ回路においては、まず通常動作モード時では、イ
ンバータＩ２を経てＰチャネルＭＯＳトランジスタＴＰ
１２及びＴＰ１３のいずれのゲートにもテストモード信
号Ｑが入力される。従って、これらＰチャネルＭＯＳト
ランジスタＴＰ１２及びＴＰ１３は、通常動作モード時
では、いずれもオフ状態となる。一方、ＮチャネルＭＯ
ＳトランジスタＴＮ１２及びＴＮ１３のいずれのゲート
にも、テストモード信号Ｑが入力されている。従って、
通常動作モード時では、これらＮチャネルＭＯＳトラン
ジスタＴＮ１２及びＴＮ１３はいずれもオフ状態とな
る。

【００４６】従って、このような通常動作モード時で
は、これら第１及び第２のクロックドインバータ回路の
出力Ｕ２はフローティング状態となる。又、このような
通常動作モード時で論理状態が定常状態では、これら第
１及び第２のクロックドインバータ回路の電源電流は基
本的に微少なリーク電流のみとなる。

【００４７】次にテストモード時では、ＰチャネルＭＯ
ＳトランジスタＴＰ１２及びＴＰ１３はいずれも、ゲー
トにＬ状態が入力され、オン状態となる。又このテスト
モード時では、ＮチャネルＭＯＳトランジスタＴＮ１２
及びＴＮ１３のいずれについても、ゲートにはＨ状態が
入力され、いずれもオン状態となる。従って、このよう
なテストモード時では、第１及び第２のクロックドイン
バータは、いずれもＣＭＯＳインバータとして動作す
る。

【００４８】次に図５においては、ＰチャネルＭＯＳト
ランジスタＴＰ３及びＮチャネルＭＯＳトランジスタＴ
Ｎ４によって、本実施形態の小振幅信号インタフェイス
用入力回路が有する、図３に示すインバータ１４に相当
するものが示される。又ＰチャネルＭＯＳトランジスタ
ＴＰ４及びＮチャネルＭＯＳトランジスタＴＮ５によっ
て、本実施形態が有する、図３のインバータ１６に相当
するものが示される。なお、この図５のＰチャネルＭＯ
ＳトランジスタＴＰ５及びＮチャネルＭＯＳトランジス
タＴＮ６は、本実施形態の小振幅信号インタフェイス用
入力回路が出力する信号を入力する、内部回路の一部で
ある。

【００４９】なお、図４に示される電流計Ａ及び図５に
示される電流計Ａは、同一のものである。この電流計Ａ
は、図４に示されるすべての回路及び図５に示されるす
べての回路に加え、図示されない他の内部回路や入力回
路又出力回路の総合的な電源電流を測定するものであ
り、ＩＤＤＱ電流を測定するために用いられる。

【００５０】以上説明した通り、本実施形態によれば本
発明を適用して、テストモード信号ＱがＨ状態となるテ
ストモード時のＩＤＤＱテストでは、小振幅信号インタ
フェイス用入力回路のセンスアンプの定常電流の貫通電
流を遮断する等して、当該ＩＤＤＱテストの便宜を図る
ことができる。即ち、テストモード時では、Ｐチャネル
ＭＯＳトランジスタＴＰ１及びＴＰ２又ＮチャネルＭＯ
ＳトランジスタＴＮ３がいずれもオフ状態となって、セ
ンスアンプに流れる電源電流（貫通電流）が遮断される
と共に、出力Ｕ１がフローティング状態とされる。又こ
のテストモード時では、ＰチャネルＭＯＳトランジスタ
ＴＰ１２及びＴＰ１３又ＮチャネルＭＯＳトランジスタ
ＴＮ１２及びＴＮ１３がいずれもオン状態となり、Ｐチ
ャネルＭＯＳトランジスタＴＰ１０及びＮチャネルＭＯ
ＳトランジスタＴＮ１０の第１のＣＭＯＳインバータと
ＰチャネルＭＯＳトランジスタＴＰ１１及びＮチャネル
ＭＯＳトランジスタＴＮ１１の第２のＣＭＯＳインバー
タとを用いて、入力端子ＰＩからのＩＤＤＱテストパタ
ーンの入力を行うことができる。このＩＤＤＱテストパ
ターンは、通常動作モード時におけるセンスアンプが入
力するインタフェイス入力信号ＳＩとは異なり、ＣＭＯ
Ｓレベルの振幅とされているが、テストモード時に際し
てこの点を考慮すれば何等問題とはならない。

【００５１】又、テストモード信号ＱがＬ状態となる通
常動作モード時では、ＰチャネルＭＯＳトランジスタＴ
Ｐ１及びＴＰ２又ＮチャネルＭＯＳトランジスタＴＮ１
〜ＴＮ３のセンスアンプは図２の従来のものと同様に動
作する。又、ＰチャネルＭＯＳトランジスタＴＰ１２及
びＴＰ１３又ＮチャネルＭＯＳトランジスタＴＮ１２及
びＴＮ１３はいずれもオフ状態となり、第１及び第２の
ＣＭＯＳインバータの出力Ｕ２はフローティング状態と
され、センスアンプの出力Ｕ１に対して干渉することが
ない。

【００５２】このように、本実施形態によれば、ＩＤＤ
Ｑテストを行うテストモード時ではセンスアンプの電源
電流を遮断することができ、入力する論理状態が定常状
態でも前記センスアンプに流れている定常電流（貫通電
流）に埋もれてしまう、ＩＤＤＱテスト時の微小なＩＤ
ＤＱ電流をより容易に測定できるようにすると共に、該
ＩＤＤＱテスト時に前記センスアンプが設けられている
入力端子や入力ピンからもＩＤＤＱテストパターンを入
力できるようにするという優れた効果を得ることができ
る。

【００５３】

【発明の効果】以上説明した通り、本発明によれば、入
力する論理状態が定常状態でも前記センスアンプに流れ
ている定常電流（貫通電流）に埋もれてしまう、ＩＤＤ
Ｑテスト時の微小なＩＤＤＱ電流をより容易に測定でき
るようにすると共に、該ＩＤＤＱテスト時に前記センス
アンプが設けられている入力端子や入力ピンからも信号
を入力することができ、これによってＩＤＤＱテストパ
ターンを入力できるようにすることができる小振幅信号
インタフェイス用入力回路を提供することができるとい
う優れた効果を得ることができる。

【図面の簡単な説明】

【図１】従来のＣＭＯＳレベルの振幅の信号を入力する
インタフェイス用入力回路の回路図

【図２】従来のＣＭＯＳレベルの振幅に比べて小振幅と
された信号を入力する小振幅信号インタフェイス用入力
回路の回路図

【図３】本発明の小振幅信号インタフェイス用入力回路
の基本的な構成を示すブロック図

【図４】本発明が適用された第１実施形態の小振幅信号
インタフェイス用入力回路の前段の回路図

【図５】本発明が適用された第１実施形態の小振幅信号
インタフェイス用入力回路の後段の回路図

【符号の説明】

１０…センスアンプ １２…クロックドインバータ １４、１６、Ｉ１、Ｉ２…インバータ ＴＰ１〜ＴＰ６、ＴＰ１０〜ＴＰ１３…ＰチャネルＭＯ
Ｓトランジスタ ＴＮ１〜ＴＮ６、ＴＮ１０〜ＴＮ１３…ＮチャネルＭＯ
Ｓトランジスタ Ａ…電流計 ＰＩ…入力端子 ＳＩ…インタフェイス入力信号 Ｑ…テストモード信号 Ｖｒｅｆ…参照電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948

Claims (2)

【特許請求の範囲】
1. 【請求項１】Ｈ状態の論理状態を示す電位及びＬ状態の
   論理状態を示す電位の振幅が、ＣＭＯＳレベルの振幅に
   比べて小さく規定された小振幅の、外部回路から伝達さ
   れ入力されたインタフェイス入力信号の論理状態を、前
   記小振幅の中央値に対応する閾値電圧と比較するセンス
   アンプを用いて判定し、該判定結果のＨ状態あるいはＬ
   状態の論理状態を内部回路へ出力する小振幅信号インタ
   フェイス用入力回路において、 前記インタフェイス入力信号を入力するための入力端子
   と、 通常動作モード、あるいはテストモードのいずれかの状
   態を示すテストモード信号を発生する信号発生回路と、 Ｈ状態の論理状態を示す電位及びＬ状態の論理状態を示
   す電位の振幅がＣＭＯＳレベルの振幅の、外部回路から
   伝達され前記入力端子に入力されたインタフェイス入力
   信号の論理状態をＣＭＯＳ回路を用いて判定し、該判定
   結果のＨ状態あるいはＬ状態の論理状態を内部回路へ出
   力すると共に、前記通常モード時には該出力をフローテ
   ィング状態にする、前記テストモード時に前記センスア
   ンプに代えて用いられるクロックドインバータ回路と、 前記テストモード時には、前記センスアンプの増幅に用
   いる定電流を遮断し、当該センスアンプの出力をフロー
   ティング状態にする電流遮断回路と、 を備えたことを特徴とする小振幅信号インタフェイス用
   入力回路。
2. 【請求項２】請求項１において、前記クロックドインバ
   ータ回路が、 電源電位及びグランド電位の間で、ＰチャネルＭＯＳト
   ランジスタ及びＮチャネルＭＯＳトランジスタがそれぞ
   れのソース及びドレインで互いに直列接続して構成され
   た、前記インタフェイス入力信号を入力して、この入力
   の論理状態の判定結果のＨ状態あるいはＬ状態の論理状
   態を前記内部回路へ出力するＣＭＯＳインバータを有し
   ていると共に、 前記電源電位及び前記ＰチャネルＭＯＳトランジスタの
   ソースの間に、ソース及びドレインが直列接続で挿入配
   置される電源遮断用ＰチャネルＭＯＳトランジスタと、 前記グランド電位及び前記ＮチャネルＭＯＳトランジス
   タのソースの間に、ソース及びドレインが直列接続で挿
   入配置される電源遮断用ＮチャネルＭＯＳトランジスタ
   と、 を有していることにより、前記電源遮断用ＰチャネルＭ
   ＯＳトランジスタ及び前記電源遮断用ＮチャネルＭＯＳ
   トランジスタを、前記テストモード信号の通常モード時
   によりオフ状態とすることで、該通常モード時に前記Ｃ
   ＭＯＳインバータの出力をフローティング状態にするも
   のであることを特徴とする小振幅信号インタフェイス用
   入力回路。