JPS6058658A - Ｃｍｏｓ集積回路の検査方法 - Google Patents
Ｃｍｏｓ集積回路の検査方法Info
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- JPS6058658A JPS6058658A JP58166633A JP16663383A JPS6058658A JP S6058658 A JPS6058658 A JP S6058658A JP 58166633 A JP58166633 A JP 58166633A JP 16663383 A JP16663383 A JP 16663383A JP S6058658 A JPS6058658 A JP S6058658A
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- 239000000758 substrate Substances 0.000 claims abstract description 29
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- 238000005259 measurement Methods 0.000 claims abstract description 3
- 239000003990 capacitor Substances 0.000 abstract description 9
- 238000001514 detection method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、０ＭＯ３（相補型金属絶縁物半導体）集積
回路装置及び検査技術に関するもので、例えば、ＣＭＯ
３集積回路装置におけるランチアップを効果的に識別す
るための回路及び検査方法に有効な技術に関するもので
ある。
回路装置及び検査技術に関するもので、例えば、ＣＭＯ
３集積回路装置におけるランチアップを効果的に識別す
るための回路及び検査方法に有効な技術に関するもので
ある。
ＣＭＯ３集積回路装置においては、そのゲートリーク電
流又はジャンクションリーク電流によってラッチアップ
（サイリスク現象）が生じることが本願発明者の研究に
よって明らかにされた。すなわち、第１図に示すような
ＣＭＯ３回路の断面構造において、ウェル領域Ｗ Ｅ
Ｌ Ｌに形成されたＰチャンネルＭＯ３ＦＥＴのゲート
を回路の接地電位に接続し、そのゲート絶縁膜に欠陥が
あると、電源電圧ＶＣＣが与えられたソース領域Ｓから
リ−り電流が流れ込むものとなる。この電流がトリガと
なって、ソース領域Ｓをエミッタとする寄生ＰＮＰ）ラ
ンジスタＴ１がオン状態となって、第２図に示すような
寄生トランジスタＴＩ、Ｔ２により構成される寄生サイ
リスクをオン状態にする。
流又はジャンクションリーク電流によってラッチアップ
（サイリスク現象）が生じることが本願発明者の研究に
よって明らかにされた。すなわち、第１図に示すような
ＣＭＯ３回路の断面構造において、ウェル領域Ｗ Ｅ
Ｌ Ｌに形成されたＰチャンネルＭＯ３ＦＥＴのゲート
を回路の接地電位に接続し、そのゲート絶縁膜に欠陥が
あると、電源電圧ＶＣＣが与えられたソース領域Ｓから
リ−り電流が流れ込むものとなる。この電流がトリガと
なって、ソース領域Ｓをエミッタとする寄生ＰＮＰ）ラ
ンジスタＴ１がオン状態となって、第２図に示すような
寄生トランジスタＴＩ、Ｔ２により構成される寄生サイ
リスクをオン状態にする。
なお、寄生ＮＰＮ Ｉ−ランジスタＴ２は、ウェル領域
ＷＥＬＬをコレクタとし、基板ＳＵＢをベースとし、Ｎ
チャンネルＭＯ３ＦＥＴのソース領域Ｓをエミッタとし
て動作するものである。
ＷＥＬＬをコレクタとし、基板ＳＵＢをベースとし、Ｎ
チャンネルＭＯ３ＦＥＴのソース領域Ｓをエミッタとし
て動作するものである。
また、上記ウェル領域ＷＥＬＬに形成されたＰチャンネ
ルＭＯ３ＦＥＴの接地されたドレイン領域り等にジャン
クションリーク電流が発生ずると、ウェル領域ＷＥＬＬ
から同様にリーク電流が流れ込むこのとなる。これによ
って同様にラッチアップが生じるものとなる。
ルＭＯ３ＦＥＴの接地されたドレイン領域り等にジャン
クションリーク電流が発生ずると、ウェル領域ＷＥＬＬ
から同様にリーク電流が流れ込むこのとなる。これによ
って同様にラッチアップが生じるものとなる。
そこで、本願発明者は、上記リーク電流の有無を識別す
ることによって、ラッチアップが発生する可能性のある
チップ（ＣＭＯ３集積回路）をスクリーニングすること
を考えた。しかし、基板バンクバイアス電圧発生回路を
内臓したＣＭＯ３集積回路装置では、基板バンクバイア
ス電圧発生回路が動作状態にあると、その消費電流によ
り上記リーク電流の正確な測定が不可能になってしまう
。
ることによって、ラッチアップが発生する可能性のある
チップ（ＣＭＯ３集積回路）をスクリーニングすること
を考えた。しかし、基板バンクバイアス電圧発生回路を
内臓したＣＭＯ３集積回路装置では、基板バンクバイア
ス電圧発生回路が動作状態にあると、その消費電流によ
り上記リーク電流の正確な測定が不可能になってしまう
。
すなわち、電源供給端子からは、上記リーク電流と基板
バックバイアス電圧発生回路の動作電流の双方が流れる
からである。
バックバイアス電圧発生回路の動作電流の双方が流れる
からである。
この発明の目的は、上記リーク電流を簡単に、かつ正確
に測定することのできるＣＭＯ３集槓回路装置を提供す
ることにある。
に測定することのできるＣＭＯ３集槓回路装置を提供す
ることにある。
この発明の他の目的は、上記リーク電流により生じるラ
ンチアンプの虞れのあるチップを簡単に識別することが
できるＣＭＯ３集債回路装置の検査方法を提供すること
にある。
ンチアンプの虞れのあるチップを簡単に識別することが
できるＣＭＯ３集債回路装置の検査方法を提供すること
にある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、基板バンクバイアス電圧発生回路の動作を禁
止する端子を設けることによって、リーク電流の測定を
容易にするものである。また、内臓の基板バックバイア
ス電圧発生回路の動作を停止させるとともに、外部から
基板に任意のバイアス電圧を供給した状態で上記リーク
電流の測定を行うことによって、ランチアップの虞れの
あるチップの識別を行うものである。
止する端子を設けることによって、リーク電流の測定を
容易にするものである。また、内臓の基板バックバイア
ス電圧発生回路の動作を停止させるとともに、外部から
基板に任意のバイアス電圧を供給した状態で上記リーク
電流の測定を行うことによって、ランチアップの虞れの
あるチップの識別を行うものである。
〔実施例１〕
第３図には、この発明が適用されたＣＭＯ３集積回路装
置におりる基板バソクハイアス電圧発生回路の回路図が
示されている。
置におりる基板バソクハイアス電圧発生回路の回路図が
示されている。
この実施例では、ＣＭＯＳインバータによって基板ハッ
クバイアス発生回路を構成するリングオシレータが形成
される。すなわち、特に制限されないが、２Ｎ＋１ （
奇数）個のＣＭＯＳインバータが環状に縦列接続される
ことによってリングオシレータが形成される。この実施
例では、特に制限されないが、４個のＣＭＯＳインバー
タＩＶＩ〜ＩＶ４と、１個のノアゲート回路ＮＯＲとに
より実質的に上記奇数個のインバータによるリングオシ
レータが構成される。
クバイアス発生回路を構成するリングオシレータが形成
される。すなわち、特に制限されないが、２Ｎ＋１ （
奇数）個のＣＭＯＳインバータが環状に縦列接続される
ことによってリングオシレータが形成される。この実施
例では、特に制限されないが、４個のＣＭＯＳインバー
タＩＶＩ〜ＩＶ４と、１個のノアゲート回路ＮＯＲとに
より実質的に上記奇数個のインバータによるリングオシ
レータが構成される。
そして、ＣＭＯ３出力インバータＩＶＯを通してその出
力パルスが次のチャージポンプ回路に供給される。すな
わち、この出力インバータＩＶＯの出力端子には、キャ
パシタＣＩの一端が接続される。このキャパシタＣＩの
他端と回路の接地電位との間には、ダイオード形態のｎ
チャンネルＭＯ３ＦＥＴＱＩが設けられる。また、上記
キャパシタＣＩの他端と基板との間には、ダイオード形
態のｎチャンネルＭＯ３ＦＥＴＱ２が設けられる。
力パルスが次のチャージポンプ回路に供給される。すな
わち、この出力インバータＩＶＯの出力端子には、キャ
パシタＣＩの一端が接続される。このキャパシタＣＩの
他端と回路の接地電位との間には、ダイオード形態のｎ
チャンネルＭＯ３ＦＥＴＱＩが設けられる。また、上記
キャパシタＣＩの他端と基板との間には、ダイオード形
態のｎチャンネルＭＯ３ＦＥＴＱ２が設けられる。
なお、上記基板と回路の接地電位との間には、寄生キャ
パシタＣ２が存在する。
パシタＣ２が存在する。
この実施例では、上記ノアゲート回路ＮＯＲの他方の入
力端子は、電極Ｐに接続される。また、このＮ極Ｐと回
路の接地電位点との間には、高抵抗Ｒが設けられる。
力端子は、電極Ｐに接続される。また、このＮ極Ｐと回
路の接地電位点との間には、高抵抗Ｒが設けられる。
通常の動作状態では、上記電極Ｐには電位を与えないの
で、上記抵抗Ｒによってノアゲート回路ＮＯＲの他方の
入力は、ロウレベル（論理“０”）になるので、そのゲ
ートを開いた状態とする。
で、上記抵抗Ｒによってノアゲート回路ＮＯＲの他方の
入力は、ロウレベル（論理“０”）になるので、そのゲ
ートを開いた状態とする。
これにより、上記リングオシレータは発振状態にとなる
ものである。
ものである。
したがって、出力インバ〜りＩＶＯの出力電圧がハイレ
ベルのとき、上記ＭＯ３ＦＥＴＱＩがオン状態になり、
キャパシタＣＩにチャージアップを行う。次に、出力イ
ンバータＩＶＯの出力電圧がロウレベルのとき、上記Ｍ
Ｏ３ＦＥＴＱＩがオフしＭＯ３ＦＥＴＱ２がオン状態と
なるため、キャパシタＣ１で形成された負の電圧がＭＯ
３ＦＥＴＱ２を通してキャパシタｃ２に伝えられる。
ベルのとき、上記ＭＯ３ＦＥＴＱＩがオン状態になり、
キャパシタＣＩにチャージアップを行う。次に、出力イ
ンバータＩＶＯの出力電圧がロウレベルのとき、上記Ｍ
Ｏ３ＦＥＴＱＩがオフしＭＯ３ＦＥＴＱ２がオン状態と
なるため、キャパシタＣ１で形成された負の電圧がＭＯ
３ＦＥＴＱ２を通してキャパシタｃ２に伝えられる。
以上の動作の繰り返しにより、基板は、負の電圧−ｖｂ
ｂでバイアスされることになる。
ｂでバイアスされることになる。
この実施例では、半導体ウェハ上にＣＭＯ５集積回路の
チップが形成された時点で行われるブロービング検査に
おいて、上記リーク電流の測定を行うため、上記電極Ｐ
にプローブから電源電圧Ｖｃｃのようなハイレベル（論
理“１”）を供給する。
チップが形成された時点で行われるブロービング検査に
おいて、上記リーク電流の測定を行うため、上記電極Ｐ
にプローブから電源電圧Ｖｃｃのようなハイレベル（論
理“１”）を供給する。
これにより、ノアゲート回路ＮＯＲが閉しるので、リン
グオシレータの発振動作が停止する。この状態においは
、基板バックバイアス電圧発生回路が動作しないから、
ここでの電流消費はない。そこで、ＣＭＯ３築稍回路回
路の電源電圧供給端子に流れる電流を測定するものであ
る。なお、ＣＭＯ３回路の入力レベルは、ハイレベル又
はロウレベルに固定しておくものである。
グオシレータの発振動作が停止する。この状態においは
、基板バックバイアス電圧発生回路が動作しないから、
ここでの電流消費はない。そこで、ＣＭＯ３築稍回路回
路の電源電圧供給端子に流れる電流を測定するものであ
る。なお、ＣＭＯ３回路の入力レベルは、ハイレベル又
はロウレベルに固定しておくものである。
もしも、ゲートリーク電流又はジャンクションリーク電
流が無ければ、回路規模によっても異なるが、セいぜい
１ｏμ八未満の微少電流しが電源供給端子には流れない
、これに対して、上記リーク電流があると、言い換える
ならば、ラフチア。
流が無ければ、回路規模によっても異なるが、セいぜい
１ｏμ八未満の微少電流しが電源供給端子には流れない
、これに対して、上記リーク電流があると、言い換える
ならば、ラフチア。
プが生じ易いＣＭＯ５回路では、約１０ＩＩＡ以上の電
流が流れるものとなる。
流が流れるものとなる。
なお、基板バンクバイアス電圧発生回路の動作が停止さ
れるため、基板はフローティング状態になってしまい、
所望のスクリーニングを行えな（なることが考えられる
。そこで、この実施例においては、所定の電圧を外部が
ら基板に供給して、基板を所定の電位にしてスクリーニ
ングを行うようにするや 〔実施例２〕 第４図には、上記リングオシレータの他の一実施例の回
路図が示されている。
れるため、基板はフローティング状態になってしまい、
所望のスクリーニングを行えな（なることが考えられる
。そこで、この実施例においては、所定の電圧を外部が
ら基板に供給して、基板を所定の電位にしてスクリーニ
ングを行うようにするや 〔実施例２〕 第４図には、上記リングオシレータの他の一実施例の回
路図が示されている。
この実施例では、第３図の実施例におけるノアゲート回
路ＮＯＲに代え、ナントゲート回路ＮＡＮＤが用いられ
る。この場合には、第３図の実施例とは逆の論理レベル
によってゲートの開閉が行われるので、制御電圧が供給
される電極Ｉ）と電源電圧Ｖｃｃとの間に高抵抗が設け
られる。
路ＮＯＲに代え、ナントゲート回路ＮＡＮＤが用いられ
る。この場合には、第３図の実施例とは逆の論理レベル
によってゲートの開閉が行われるので、制御電圧が供給
される電極Ｉ）と電源電圧Ｖｃｃとの間に高抵抗が設け
られる。
また、リングオシレータは、そのループ内に遅延回路Ｄ
Ｌが設けられることによって、必要なインバータの数を
減らしている。
Ｌが設けられることによって、必要なインバータの数を
減らしている。
なお、この実施例においては、上記電極Ｐにロウレベル
を与えることによって、ゲートが閉じられ、リングオシ
レータの発振動作が停止させられるものである。
を与えることによって、ゲートが閉じられ、リングオシ
レータの発振動作が停止させられるものである。
＋ｌ） ＣＭ ＯＳ隼留回路装置において、その基板バ
ンクバイアス電圧発生回路の動作を停止させることによ
って、電源電圧供給端子から流れる電流は、リーク電流
のみとなる。したがって、それを測定することによって
、ゲート絶縁膜不良、ジャンクション不良等の識別が行
えるから、リーク電流がトリガ電流となって発生するラ
ンチアンプの虞れのあるＣＭＯ３ＩＪ禎回路装置の識別
を正確に、かつ簡単に行えるという効果が得られる。
ンクバイアス電圧発生回路の動作を停止させることによ
って、電源電圧供給端子から流れる電流は、リーク電流
のみとなる。したがって、それを測定することによって
、ゲート絶縁膜不良、ジャンクション不良等の識別が行
えるから、リーク電流がトリガ電流となって発生するラ
ンチアンプの虞れのあるＣＭＯ３ＩＪ禎回路装置の識別
を正確に、かつ簡単に行えるという効果が得られる。
＋２１ ＣＭ ＯＳ集積回路装置に内臓する基板バック
バイアス電圧発生回路として、リングオシレータにゲー
ト回路を挿入するとともに、その制御電極を設けること
によって、ＷＩＰＬにリングオシレータの発振状態を停
止できるから、ＣＭＯ３集禎回路装置のリーク電流の測
定が極めて簡単に行うことができるという効果が得られ
る。
バイアス電圧発生回路として、リングオシレータにゲー
ト回路を挿入するとともに、その制御電極を設けること
によって、ＷＩＰＬにリングオシレータの発振状態を停
止できるから、ＣＭＯ３集禎回路装置のリーク電流の測
定が極めて簡単に行うことができるという効果が得られ
る。
（３）上記（１１，（２＋により、従来見逃していたリ
ーク電流によるラフチアツブの生しる虞れのあるＣＭＯ
８集積回路装置のスクリーニングを行うことができるた
め、高信幀性のＣＭＯ３集積回路装置を１！？ることが
できるという効果が得られる。
ーク電流によるラフチアツブの生しる虞れのあるＣＭＯ
８集積回路装置のスクリーニングを行うことができるた
め、高信幀性のＣＭＯ３集積回路装置を１！？ることが
できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、基板バンクバ
イアス電圧発生回路を構成する発振回路は、種々の実施
形態を採ることができるものである。この場合、発振回
路の動作を停止させる回路は、その回路機能に応じて設
けられるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、基板バンクバ
イアス電圧発生回路を構成する発振回路は、種々の実施
形態を採ることができるものである。この場合、発振回
路の動作を停止させる回路は、その回路機能に応じて設
けられるものである。
この発明は、基板バンクバイアス電圧発生回路を内臓し
たＣＭＯ３集積回路装置及びその検査方法として広く利
用できるものである。
たＣＭＯ３集積回路装置及びその検査方法として広く利
用できるものである。
第１図は、ＣＭＯ３回路の一例を示す構造断面図、
第２図は、その等価回路図、
第３図は、この発明の一実施例の基板バンクバイアス電
圧発生回路の回路図、 第４図は、この発明の他の一実施例を示すリングオシレ
ータの回路図である。 ＩＶＯ，ＩＶＩ 〜ＩＶ４− ・ＣＭＯＳインバータ、
ＮＯＲ・・ノアゲート回路、ＮＡＮＤ・・ナントゲート
回路、ＤＬ・・遅延回路
圧発生回路の回路図、 第４図は、この発明の他の一実施例を示すリングオシレ
ータの回路図である。 ＩＶＯ，ＩＶＩ 〜ＩＶ４− ・ＣＭＯＳインバータ、
ＮＯＲ・・ノアゲート回路、ＮＡＮＤ・・ナントゲート
回路、ＤＬ・・遅延回路
Claims (1)
- 【特許請求の範囲】 １、基板バックバイアス電圧発生回路と、この基板バッ
クバイアス電圧を形成する発振回路の動作を停止させる
制御電圧を与える電極とを含むことを特徴とするＣＭＯ
３集積回路装置。 ２、上記発振回路は、その帰還ループにゲート回路が設
けられたリングオシレータにより構成され、上記電極に
よって制ｗＩ電圧を供給するものであることを特徴とす
る特許請求の範囲第１項記載のＣＭＯ３集積回路装置。 ３、基板バンクバイアス電圧発生回路を内臓したＣＭＯ
３集積回路において、その基板バックバイアス電圧発生
回路の動作を停止させた状態で、そのリーク電流を測定
することを特徴とするＣＭＯ３集積回路装置の検査方法
。 ４、上記リーク電流の測定は、その有無によりゲートリ
ーク、ジャンクションリークにより発生するラッチアン
プの識別を行うものであることを特徴とする特許請求の
範囲第３項記載のＣＭＯ３集積回路装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166633A JPS6058658A (ja) | 1983-09-12 | 1983-09-12 | Ｃｍｏｓ集積回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58166633A JPS6058658A (ja) | 1983-09-12 | 1983-09-12 | Ｃｍｏｓ集積回路の検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6058658A true JPS6058658A (ja) | 1985-04-04 |
| JPH0481867B2 JPH0481867B2 (ja) | 1992-12-25 |
Family
ID=15834896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58166633A Granted JPS6058658A (ja) | 1983-09-12 | 1983-09-12 | Ｃｍｏｓ集積回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720670A (en) * | 1986-12-23 | 1988-01-19 | International Business Machines Corporation | On chip performance predictor circuit |
| US5343454A (en) * | 1991-11-22 | 1994-08-30 | Matsushita Electric Industrial Co., Ltd. | Tracking control apparatus for correcting tracking error signal according to approximate equation of a function of track address |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5691531A (en) * | 1979-12-26 | 1981-07-24 | Toshiba Corp | Controller for gate threshold value |
| JPS56137667A (en) * | 1980-03-29 | 1981-10-27 | Toshiba Corp | Self substrate bias circuit |
| JPS57121269A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Substrate bias generating circuit |
| JPS57186351A (en) * | 1981-05-12 | 1982-11-16 | Fujitsu Ltd | Semiconductor device |
-
1983
- 1983-09-12 JP JP58166633A patent/JPS6058658A/ja active Granted
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4720670A (en) * | 1986-12-23 | 1988-01-19 | International Business Machines Corporation | On chip performance predictor circuit |
| US5343454A (en) * | 1991-11-22 | 1994-08-30 | Matsushita Electric Industrial Co., Ltd. | Tracking control apparatus for correcting tracking error signal according to approximate equation of a function of track address |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481867B2 (ja) | 1992-12-25 |
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