JPH0498173A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0498173A JPH0498173A JP2215429A JP21542990A JPH0498173A JP H0498173 A JPH0498173 A JP H0498173A JP 2215429 A JP2215429 A JP 2215429A JP 21542990 A JP21542990 A JP 21542990A JP H0498173 A JPH0498173 A JP H0498173A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Engineering & Computer Science (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の概要］
半導体回路、特に半導体装置の試験モード用入力検出回
路に関し、 入力端子に電源電圧より高い電圧を加えるとき確実に試
験モード用信号を出力し、電源電圧を加えた程度では誤
動作せず、リーク電流を流すこともない回路を提供する
ことを目的とし、トランジスタの閾値をＶｔｈ、個数を
ｎとして、ｎＶｔｈを生じるトランジスタ群と負荷素子
を直列にして電源と入力端子との間に接続し、その直列
接続点を出力端（Ｎ１）としてなる第１の回路と、該出
力端の出力をケートに受けるトランジスタと、電源電圧
をゲートに受けるトランジスタとを直列にして電源とグ
ランド間に接続し、その直列接続点を出力端としてなる
第２の回路と、該第２の回路の出力を受け、試験モード
信号を出力するインバークとを備える構成とする。
路に関し、 入力端子に電源電圧より高い電圧を加えるとき確実に試
験モード用信号を出力し、電源電圧を加えた程度では誤
動作せず、リーク電流を流すこともない回路を提供する
ことを目的とし、トランジスタの閾値をＶｔｈ、個数を
ｎとして、ｎＶｔｈを生じるトランジスタ群と負荷素子
を直列にして電源と入力端子との間に接続し、その直列
接続点を出力端（Ｎ１）としてなる第１の回路と、該出
力端の出力をケートに受けるトランジスタと、電源電圧
をゲートに受けるトランジスタとを直列にして電源とグ
ランド間に接続し、その直列接続点を出力端としてなる
第２の回路と、該第２の回路の出力を受け、試験モード
信号を出力するインバークとを備える構成とする。
本発明は半導体回路、特に半導体装置の試験モード用入
力検出回路に関する。
力検出回路に関する。
半導体記憶装置などでは通常入力より電圧値が高い入力
を加えたときのみ反応する回路を用いることによって、
特殊な試験モードなどを起動させることが行なわれてい
る。
を加えたときのみ反応する回路を用いることによって、
特殊な試験モードなどを起動させることが行なわれてい
る。
従来の試験モード用入力検出回路の一例を第３図に示す
。Ｔ、〜Ｔｎはゲートとドレインを短絡したｎチャネル
エンハンスメントのＭＯＳ）ランジスタ、Ｔ１．はゲー
トとソースを短絡したｎチャネルデプリーションのＭＯ
Ｓ）ランジスタであり、これらｎ＋１個のトランジスタ
は直列になって端子１０とグランドとの間に接続される
。Ｔ１２はデプリーション、Ｔ、３はエンハンスメント
の各ｎチャネルＭＯ３Ｉ−ランジスタで、これらは直列
になって電源ＶＣＣとグランドとの間に接続され、イン
バータを構成する。トランジスタＴ１１のゲートはトラ
ンジスタＴ７と’Ｉ’１１との接続点Ｎ、へ接続され、
トランジスタＴ１゜のゲートはソースへ接続され、この
ソースが出力端面になる。端子１０は半導体装置の通常
の回路（当該試験では使用しない回路など）への入力端
子ともなるもので、この端子ＩＯに加える電圧ＶＩＮが
通常の電圧（電源電圧ＶＣＣ以下）なら通常の回路２０
が動作して試験用回路は動作せず、端子１０に加える電
圧ＶＩＮが通常の電圧より高いどき試験用回路が動作す
る。
。Ｔ、〜Ｔｎはゲートとドレインを短絡したｎチャネル
エンハンスメントのＭＯＳ）ランジスタ、Ｔ１．はゲー
トとソースを短絡したｎチャネルデプリーションのＭＯ
Ｓ）ランジスタであり、これらｎ＋１個のトランジスタ
は直列になって端子１０とグランドとの間に接続される
。Ｔ１２はデプリーション、Ｔ、３はエンハンスメント
の各ｎチャネルＭＯ３Ｉ−ランジスタで、これらは直列
になって電源ＶＣＣとグランドとの間に接続され、イン
バータを構成する。トランジスタＴ１１のゲートはトラ
ンジスタＴ７と’Ｉ’１１との接続点Ｎ、へ接続され、
トランジスタＴ１゜のゲートはソースへ接続され、この
ソースが出力端面になる。端子１０は半導体装置の通常
の回路（当該試験では使用しない回路など）への入力端
子ともなるもので、この端子ＩＯに加える電圧ＶＩＮが
通常の電圧（電源電圧ＶＣＣ以下）なら通常の回路２０
が動作して試験用回路は動作せず、端子１０に加える電
圧ＶＩＮが通常の電圧より高いどき試験用回路が動作す
る。
即ちトランジスタＴ、−Ｔ、、はその閾値電圧をＶいと
すると、ｎ個直列であるから全体でｎＶｔ。
すると、ｎ個直列であるから全体でｎＶｔ。
になり、これ以上の電圧でないとオンしない。ｎＶい〉
ＶＣＣにしておくと条件が満足され、端子１０にＶＣＣ
以下の通常電圧（信号）が印加されるときはＴ１〜Ｔｎ
はオフ、従ってノードＮ１の電位はＬ（グランド）レベ
ル、出力画はＨレベルになる。これは非試験モードであ
り、本デバイスがメモリならリード／ライトモードをと
る。端子１０にＶＣＣより高い電圧（試験電圧）■１を
加えるとＴ１〜Ｔｌｌはオン、／−ＦＮ、はＶＴ ｎ
Ｖｔｂになる。トランジスタＴＩ３はこれを受けてオン
になり、出力画はＬになる。これは試験モードを指示す
る。
ＶＣＣにしておくと条件が満足され、端子１０にＶＣＣ
以下の通常電圧（信号）が印加されるときはＴ１〜Ｔｎ
はオフ、従ってノードＮ１の電位はＬ（グランド）レベ
ル、出力画はＨレベルになる。これは非試験モードであ
り、本デバイスがメモリならリード／ライトモードをと
る。端子１０にＶＣＣより高い電圧（試験電圧）■１を
加えるとＴ１〜Ｔｌｌはオン、／−ＦＮ、はＶＴ ｎ
Ｖｔｂになる。トランジスタＴＩ３はこれを受けてオン
になり、出力画はＬになる。これは試験モードを指示す
る。
端子１０に加える試験電圧■７はｖｃｃ＝５■に対して
ＩＯＶなどの高電圧とするが、ｎＶｔｈにバラつきがあ
るとＶ、−ｎＶいも変わり、それが低すぎるとトランジ
スタ’Ｉ”１３はオンしないことになる。これでは５Ｉ
Ｇ−Ｌにならず、試験モードにすることができない。ま
たｎ”ｔｈが低過ぎると、通常モードで端子１０にＶｃ
ｃ（これも変動がある）を加えてもＴ１〜Ｔイがオンに
なり、端子１ｏがらグランドへのパスができて、リーク
電流が流れる恐れがある。
ＩＯＶなどの高電圧とするが、ｎＶｔｈにバラつきがあ
るとＶ、−ｎＶいも変わり、それが低すぎるとトランジ
スタ’Ｉ”１３はオンしないことになる。これでは５Ｉ
Ｇ−Ｌにならず、試験モードにすることができない。ま
たｎ”ｔｈが低過ぎると、通常モードで端子１０にＶｃ
ｃ（これも変動がある）を加えてもＴ１〜Ｔイがオンに
なり、端子１ｏがらグランドへのパスができて、リーク
電流が流れる恐れがある。
本発明はか−る点を改善し、入力端子に電源電圧より高
い電圧を加えるとき確実に試験モード用信号を出力し、
電源電圧を加えた程度では誤動作廿ず、リーク電流を流
すこともない回路を提供することを目的とするものであ
る。
い電圧を加えるとき確実に試験モード用信号を出力し、
電源電圧を加えた程度では誤動作廿ず、リーク電流を流
すこともない回路を提供することを目的とするものであ
る。
第１図に示すように本発明ではトランジスタＴ１のゲー
ト、ソースを、第３図ではグランドへ接続していたもの
を、電源Ｖ’ｃｃへ接続する。また第３図の斗うンジス
タＴ Ｉｉ ＋ ’ Ｔ （３は第１図ではいずれもエ
ンハンスメントのｎチャネルＭＯ３）ランジスタＴ、、
、’、Ｔ、、とし、ＴＩ４のゲートをノードＮ。
ト、ソースを、第３図ではグランドへ接続していたもの
を、電源Ｖ’ｃｃへ接続する。また第３図の斗うンジス
タＴ Ｉｉ ＋ ’ Ｔ （３は第１図ではいずれもエ
ンハンスメントのｎチャネルＭＯ３）ランジスタＴ、、
、’、Ｔ、、とし、ＴＩ４のゲートをノードＮ。
へ、Ｔ１５のゲートをＶＣＣへ接続する。またこれらの
直列接続点Ｎ２の出力を試験モード信号面とせず、この
ノードＮ２の出力を受けるインバータＩＮＶの出力を試
験モード信号流とする。
直列接続点Ｎ２の出力を試験モード信号面とせず、この
ノードＮ２の出力を受けるインバータＩＮＶの出力を試
験モード信号流とする。
トランジスタＴＩ４とＴ’１５の、ゲート長りとゲート
幅Ｗの比Ｌ／Ｗは、ＴＩ４のゲート電圧もＶＣＣのとき
出力端Ｎ２はＬレベルであるように選定する。
幅Ｗの比Ｌ／Ｗは、ＴＩ４のゲート電圧もＶＣＣのとき
出力端Ｎ２はＬレベルであるように選定する。
この第１図では第３図と同じ部分には同じ符号が付して
あり、従って１０は入力端子、２０は通常の回路である
。ゲート、ソース短絡のｎチャネルデプリーションＭＯ
３）ランジスタＴＩｌは常時オンで、抵抗として働く。
あり、従って１０は入力端子、２０は通常の回路である
。ゲート、ソース短絡のｎチャネルデプリーションＭＯ
３）ランジスタＴＩｌは常時オンで、抵抗として働く。
（作用〕
この第１図の回路ではトランジスタ’Ｉ’１１のソース
電位がＶＣＣであるから、端子１０にＶＣＣ以下の電圧
を加えたのではトランジスタＴ１〜Ｔｎ、（Ｔｎは図示
しない）がオンになることはなく、従って通常モードで
リーク電流が流れることはない。
電位がＶＣＣであるから、端子１０にＶＣＣ以下の電圧
を加えたのではトランジスタＴ１〜Ｔｎ、（Ｔｎは図示
しない）がオンになることはなく、従って通常モードで
リーク電流が流れることはない。
試験モードにするには端子ＩＯにＶＣＣ＋α（α〉０）
を加えてＴ１〜Ｔ７をオンにし、ノードＮ。
を加えてＴ１〜Ｔ７をオンにし、ノードＮ。
の電位を上昇させる。このときトランジスタＴＩ４は一
層オンになり、ノードＮ２はＨレベルになり、インバー
タＩＮＶの出力ＳＩＧはＬになって試験モードを指示す
る。こうして確実にＶＣＣ＋αで試験に入ることができ
る。また、端子１０にＶＣＣ以下の電圧を加えたのでは
リークする事はないから、直列トランジスタＴ１〜Ｔｆ
ｉの個数は少なくてよく、少なければ試験時のノードＮ
１の電位■７ｎＶｔｈは高いので、ｎＶいに多少のバラ
つきがあってもノードＮ１は充分Ｈレベルになり、つれ
てノードＮ２も充分Ｈレベルになって試験モード信号面
を確実に発生することができる。
層オンになり、ノードＮ２はＨレベルになり、インバー
タＩＮＶの出力ＳＩＧはＬになって試験モードを指示す
る。こうして確実にＶＣＣ＋αで試験に入ることができ
る。また、端子１０にＶＣＣ以下の電圧を加えたのでは
リークする事はないから、直列トランジスタＴ１〜Ｔｆ
ｉの個数は少なくてよく、少なければ試験時のノードＮ
１の電位■７ｎＶｔｈは高いので、ｎＶいに多少のバラ
つきがあってもノードＮ１は充分Ｈレベルになり、つれ
てノードＮ２も充分Ｈレベルになって試験モード信号面
を確実に発生することができる。
第１図の回路を詳述すると、Ｔ１・・・・・・はｎ個直
列の、ゲート、ドレイン短絡のエンハンスメントｎチャ
ネルＭＯ３Ｉ−ランジスタ、Ｔｌｌはゲート、ソース短
絡のデプリーションｎチャネルＭＯＳトランジスタで、
これらは直列に接続され、Ｔ１のゲート、ドレインが端
子１０に、Ｔｌｌのゲート、ソースが電源ＶＣＣに接続
され、Ｔ、（図示しない）とＴｌｌの接続点Ｎ、が出力
端になる。トランジスタＴ１４．Ｔ、、はｎチャネルエ
ンハンスメントのＭＯＳ）ランジスタで、これらは直列
になって電源ＶＣＣとグランドとの間に接続され、これ
らの直列接続点Ｎ２が出力端になり、ＴＩ４のゲートは
出力端Ｎ１に、ＴＩ５のゲートはＶＣＣへ接続される。
列の、ゲート、ドレイン短絡のエンハンスメントｎチャ
ネルＭＯ３Ｉ−ランジスタ、Ｔｌｌはゲート、ソース短
絡のデプリーションｎチャネルＭＯＳトランジスタで、
これらは直列に接続され、Ｔ１のゲート、ドレインが端
子１０に、Ｔｌｌのゲート、ソースが電源ＶＣＣに接続
され、Ｔ、（図示しない）とＴｌｌの接続点Ｎ、が出力
端になる。トランジスタＴ１４．Ｔ、、はｎチャネルエ
ンハンスメントのＭＯＳ）ランジスタで、これらは直列
になって電源ＶＣＣとグランドとの間に接続され、これ
らの直列接続点Ｎ２が出力端になり、ＴＩ４のゲートは
出力端Ｎ１に、ＴＩ５のゲートはＶＣＣへ接続される。
試験モード信号面は、ノードＮ２の出力をインバータＩ
ＮＶで反転して得る。
ＮＶで反転して得る。
トランジスタＴＩ４とＴ１５は、そのゲート長しとゲー
ト幅Ｗの比Ｌ／Ｗを、ＴＩ４のゲート電圧が■。。
ト幅Ｗの比Ｌ／Ｗを、ＴＩ４のゲート電圧が■。。
のときノードＮ２の出力がＬになるようにする。
つまりこの場合トランジスタ’Ｉ”＋４とＴＩ５は同じ
ゲート電圧ＶＣＣを受けるが、このゲート電圧ではトラ
ンジスタＴＩ４よりＴＩ５の方が低抵抗で、ノードＮ２
に現われる電源ＶＣＣの分割電圧はインバータＩＮＶの
閾値電圧以下となるようにする。
ゲート電圧ＶＣＣを受けるが、このゲート電圧ではトラ
ンジスタＴＩ４よりＴＩ５の方が低抵抗で、ノードＮ２
に現われる電源ＶＣＣの分割電圧はインバータＩＮＶの
閾値電圧以下となるようにする。
今、端子１０に電源■ｃｃ以下の通常電圧を印加すると
、トランジスタＴ、〜Ｔ７はオフ、従ってノードＮ１は
■。になる。このときノードＮ２はＬレベル、出力流は
Ｈレベルである。
、トランジスタＴ、〜Ｔ７はオフ、従ってノードＮ１は
■。になる。このときノードＮ２はＬレベル、出力流は
Ｈレベルである。
端子ＩＯにＶＣＣより高い試験電圧■、を加えるとトラ
ンジスタＴ、−Ｔ１１はオン、ノードＮ、はＶ、−ｎＶ
ｔｈになる。これはＶＣＣより高いのでトランジスタＴ
Ｉ４は一層導通的になり、Ｔ”ｔｓと’Ｉ”＋４による
電源■ｃｃの分割電圧であるノードＮ２の電圧はＨレベ
ルになる。従って信号面はＬレベルになり、試験モード
を指示する。
ンジスタＴ、−Ｔ１１はオン、ノードＮ、はＶ、−ｎＶ
ｔｈになる。これはＶＣＣより高いのでトランジスタＴ
Ｉ４は一層導通的になり、Ｔ”ｔｓと’Ｉ”＋４による
電源■ｃｃの分割電圧であるノードＮ２の電圧はＨレベ
ルになる。従って信号面はＬレベルになり、試験モード
を指示する。
この回路では直列トランジスタＴ、〜Ｔ□、Ｔｌｌの一
端１０がＶ １ Ｈを、他端がＶＣＣを受けるので、Ｖ
ＩＮ＞ＶＣｅでなければ動作しない（Ｔ１〜Ｔｎ、オフ
）ことは明らかで、従って端子１０にＶＣＣ以上の通常
電圧が印加されてもリーク電流を生じることはない。試
験モードに入るには■ＩＨ−■ｃＣ＋α（α〉０）であ
る電圧ＶＩＮを、端子ｌＯに加える必要がある。
端１０がＶ １ Ｈを、他端がＶＣＣを受けるので、Ｖ
ＩＮ＞ＶＣｅでなければ動作しない（Ｔ１〜Ｔｎ、オフ
）ことは明らかで、従って端子１０にＶＣＣ以上の通常
電圧が印加されてもリーク電流を生じることはない。試
験モードに入るには■ＩＨ−■ｃＣ＋α（α〉０）であ
る電圧ＶＩＮを、端子ｌＯに加える必要がある。
またリーク電流の恐れがなければトランジスタＴ１〜Ｔ
ｎの個数は少なくてよく、これで試験時のノードＮ１の
電圧Ｖ、−ｎＶｔｈを高くすることができ、ｎＶいが少
々バラついても確実にノードＮ２をＨ１出力藷をＬにす
ることができる。
ｎの個数は少なくてよく、これで試験時のノードＮ１の
電圧Ｖ、−ｎＶｔｈを高くすることができ、ｎＶいが少
々バラついても確実にノードＮ２をＨ１出力藷をＬにす
ることができる。
トランジスタＴＩ３とＴＩ４は通常時はそのＬ／Ｗで出
力ノードＮ２の電位をＬレベルにするので、ＬまたはＷ
の一方は同一にしてプロセスバラっきに強くしておくと
よい。
力ノードＮ２の電位をＬレベルにするので、ＬまたはＷ
の一方は同一にしてプロセスバラっきに強くしておくと
よい。
トランジスタＴ５．はトランジスタＴ、〜Ｔ７の負荷に
なるもので、従って抵抗で置き換えてもよい。またトラ
ンジスタＴ 、、、 Ｔ、、は抵抗比が重要で、従って
エンハンスメント型の代りにデプリージョン型でもよい
。
なるもので、従って抵抗で置き換えてもよい。またトラ
ンジスタＴ 、、、 Ｔ、、は抵抗比が重要で、従って
エンハンスメント型の代りにデプリージョン型でもよい
。
第１図は本発明回路を示す回路図、
第２図は動作説明用の波形図、
第３図は従来例を示す回路図である。
第１図でＴ１．・・・・・・はｎ（ｌ）直列のトランジ
スタ、’Ｉ”Ｉ＋は負荷となるトランジスタ、１０は入
力端子、Ｔ１４．’Ｔ、５はトランジスタ、ＩＮＶはイ
ンバータである。
スタ、’Ｉ”Ｉ＋は負荷となるトランジスタ、１０は入
力端子、Ｔ１４．’Ｔ、５はトランジスタ、ＩＮＶはイ
ンバータである。
Claims (1)
- 【特許請求の範囲】 １、トランジスタの閾値をＶ＿ｔ＿ｈ、個数をｎとして
、ｎＶ＿ｔ＿ｈを生じるトランジスタ群（Ｔ＿１〜Ｔ＿
ｎ）と負荷素子（Ｔ＿１＿１）を直列にして電源（Ｖ＿
ｃ＿ｃ）と入力端子（１０）との間に接続し、その直列
接続点を出力端（Ｎ＿１）としてなる第１の回路と、該
出力端（Ｎ＿１）の出力をゲートに受けるトランジスタ
（Ｔ＿１＿４）と、電源電圧（Ｖ＿ｃ＿ｃ）をゲートに
受けるトランジスタ（Ｔ＿１＿５）とを直列にして電源
とグランド間に接続し、その直列接続点（Ｎ＿２）を出
力端としてなる第２の回路と、 該第２の回路の出力を受け、試験モード信号を出力する
インバータ（ＩＮＶ）とを備えることを特徴とする半導
体回路。 ２、第１の回路は、ゲートとドレインを短絡したｎ個の
エンハンスメント型ＭＯＳトランジスタ（Ｔ＿１〜Ｔ＿
ｎ）と、ゲートとソースを短絡したデプリーションＭＯ
Ｓトランジスタ（Ｔ＿１＿１）からなる負荷素子で構成
されることを特徴とする請求項１記載の半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215429A JPH0743399B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体回路 |
| US07/746,148 US5111136A (en) | 1990-08-15 | 1991-08-14 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215429A JPH0743399B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498173A true JPH0498173A (ja) | 1992-03-30 |
| JPH0743399B2 JPH0743399B2 (ja) | 1995-05-15 |
Family
ID=16672193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215429A Expired - Fee Related JPH0743399B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5111136A (ja) |
| JP (1) | JPH0743399B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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